JPH11308100A - 位相ロックループ回路 - Google Patents
位相ロックループ回路Info
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- JPH11308100A JPH11308100A JP10109129A JP10912998A JPH11308100A JP H11308100 A JPH11308100 A JP H11308100A JP 10109129 A JP10109129 A JP 10109129A JP 10912998 A JP10912998 A JP 10912998A JP H11308100 A JPH11308100 A JP H11308100A
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Abstract
(57)【要約】
【課題】 広帯域の周波数に対応でき、かつ回路規模を
小さいまま実現する。 【解決手段】 ローパスフィルタ１の出力を電圧制御発
振器２に入力するとともに、基板電圧制御回路１５に入
力する。基板電圧制御回路１５の出力により電圧制御発
振器２内トランジスタの基板電圧を変化させることで対
応する周波数帯域を変化させる電圧制御発振器２の出力
クロック５と基準クロック７とを位相比較器８で比較
し、その位相比較結果をローパスフィルタ１に入力し、
その出力を電圧制御発振器２内可変抵抗成分に入力する
ことで、周波数の調整を行う。基板電圧を変化させるこ
とで広帯域の周波数に対応でき、かつ回路規模を小さい
まま実現することができる。
小さいまま実現する。 【解決手段】 ローパスフィルタ１の出力を電圧制御発
振器２に入力するとともに、基板電圧制御回路１５に入
力する。基板電圧制御回路１５の出力により電圧制御発
振器２内トランジスタの基板電圧を変化させることで対
応する周波数帯域を変化させる電圧制御発振器２の出力
クロック５と基準クロック７とを位相比較器８で比較
し、その位相比較結果をローパスフィルタ１に入力し、
その出力を電圧制御発振器２内可変抵抗成分に入力する
ことで、周波数の調整を行う。基板電圧を変化させるこ
とで広帯域の周波数に対応でき、かつ回路規模を小さい
まま実現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、位相ロックループ
（以下、ＰＬＬと略す）回路に関し、特に周波数シンセ
サイザ、同期信号の発生等を必要とする半導体装置に関
するものである。
（以下、ＰＬＬと略す）回路に関し、特に周波数シンセ
サイザ、同期信号の発生等を必要とする半導体装置に関
するものである。
【０００２】
【従来の技術】図５（Ａ）は、従来のＰＬＬ回路の構成
を示すブロック図である。図５（Ａ）において、１はロ
ーパスフィルタ、２と３は電圧によって出力周波数を制
御することのできる電圧制御発振器（以下、ＶＣＯと略
す）、４はＶＣＯ２，３の中から一つのＶＣＯを選択し
て出力する選択回路、５は出力クロック、６は選択回路
に入力される選択信号、７は基準クロック、８は基準ク
ロックの逓倍率の調整及び２つの入力クロックの位相を
比較する位相比較器である。ここで、選択回路４で選択
された発振クロックは出力クロック５として用いると同
時に位相比較器８に入力する。さらに基準クロック７も
位相比較器８に入力することで２つの位相の差を検出
し、検出結果の出力をローパスフィルタ１に入力し、Ｖ
ＣＯ２とＶＣＯ３に入力する電圧を制御する構成となっ
ている。なお、ＶＣＯは複数個使用することができる
が、ここでは２種類のＶＣＯ２及びＶＣＯ３を用いた場
合について説明する。
を示すブロック図である。図５（Ａ）において、１はロ
ーパスフィルタ、２と３は電圧によって出力周波数を制
御することのできる電圧制御発振器（以下、ＶＣＯと略
す）、４はＶＣＯ２，３の中から一つのＶＣＯを選択し
て出力する選択回路、５は出力クロック、６は選択回路
に入力される選択信号、７は基準クロック、８は基準ク
ロックの逓倍率の調整及び２つの入力クロックの位相を
比較する位相比較器である。ここで、選択回路４で選択
された発振クロックは出力クロック５として用いると同
時に位相比較器８に入力する。さらに基準クロック７も
位相比較器８に入力することで２つの位相の差を検出
し、検出結果の出力をローパスフィルタ１に入力し、Ｖ
ＣＯ２とＶＣＯ３に入力する電圧を制御する構成となっ
ている。なお、ＶＣＯは複数個使用することができる
が、ここでは２種類のＶＣＯ２及びＶＣＯ３を用いた場
合について説明する。
【０００３】次にＶＣＯの基本構成図を図５（Ｂ）に示
す。９は出力周波数の微調整を行う可変抵抗、１０は遅
延回路、１１はローパスフィルタ１の出力であり可変抵
抗９の抵抗値の調節を行う信号、１２はＶＣＯの出力信
号である。遅延回路１０については様々な回路構成があ
るが、ここでは３個のインバータを用いて構成された場
合について説明する。
す。９は出力周波数の微調整を行う可変抵抗、１０は遅
延回路、１１はローパスフィルタ１の出力であり可変抵
抗９の抵抗値の調節を行う信号、１２はＶＣＯの出力信
号である。遅延回路１０については様々な回路構成があ
るが、ここでは３個のインバータを用いて構成された場
合について説明する。
【０００４】以上のように構成された従来のＰＬＬ回路
について、以下その動作を説明する。
について、以下その動作を説明する。
【０００５】図５（Ｃ）はＶＣＯ２及びＶＣＯ３の動作
特性を表すグラフである。グラフ１３は図５（Ａ）にお
けるＶＣＯ２を用いたときの周波数特性、グラフ１４は
図５（Ａ）におけるＶＣＯ３を用いたときの周波数特性
を示すものである。横軸を周波数の調整のための制御電
圧（ローパスフィルタ１の出力電圧）、縦軸を図５
（Ａ）における出力クロック５の出力周波数とする。位
相比較器８でＶＣＯの出力クロック５と基準クロック７
の位相を比較し、基準クロック７よりも出力クロック５
の方が位相が進んでいる場合にはローパスフィルタ１を
介してＶＣＯ２及びＶＣＯ３への入力電圧を低くし可変
抵抗９の抵抗を上げることで出力クロック５の周波数を
下げ、基準クロック７の周波数に近づける。また逆に、
基準クロック７よりも出力クロック５の方が位相が遅れ
ている場合にはローパスフィルタ１を介してＶＣＯ２及
びＶＣＯ３への入力電圧を高くし可変抵抗９の抵抗を下
げることで出力クロック５の周波数を上げ、基準クロッ
ク７の周波数に近づける。このようにして、制御電圧を
調節することにより、所望のＶＣＯの出力周波数を得る
ことができる。複数個のＶＣＯ回路を用い、所望の周波
数帯域に適切なＶＣＯを選択して用いることで、広帯域
の周波数に対応できる出力信号１２を得る。
特性を表すグラフである。グラフ１３は図５（Ａ）にお
けるＶＣＯ２を用いたときの周波数特性、グラフ１４は
図５（Ａ）におけるＶＣＯ３を用いたときの周波数特性
を示すものである。横軸を周波数の調整のための制御電
圧（ローパスフィルタ１の出力電圧）、縦軸を図５
（Ａ）における出力クロック５の出力周波数とする。位
相比較器８でＶＣＯの出力クロック５と基準クロック７
の位相を比較し、基準クロック７よりも出力クロック５
の方が位相が進んでいる場合にはローパスフィルタ１を
介してＶＣＯ２及びＶＣＯ３への入力電圧を低くし可変
抵抗９の抵抗を上げることで出力クロック５の周波数を
下げ、基準クロック７の周波数に近づける。また逆に、
基準クロック７よりも出力クロック５の方が位相が遅れ
ている場合にはローパスフィルタ１を介してＶＣＯ２及
びＶＣＯ３への入力電圧を高くし可変抵抗９の抵抗を下
げることで出力クロック５の周波数を上げ、基準クロッ
ク７の周波数に近づける。このようにして、制御電圧を
調節することにより、所望のＶＣＯの出力周波数を得る
ことができる。複数個のＶＣＯ回路を用い、所望の周波
数帯域に適切なＶＣＯを選択して用いることで、広帯域
の周波数に対応できる出力信号１２を得る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、広帯域の周波数に対応できるようにす
るためには、ＶＣＯ回路を多数設ける必要があり、使用
しないＶＣＯにも電流が流れてしまうこと、また、回路
規模が大きくなるという欠点を有していた。本発明は上
記従来の問題点を解決するものであり、広帯域の周波数
に対応でき、かつ回路規模を小さいまま実現することが
できるＰＬＬ回路を提供することを目的とする。
従来の構成では、広帯域の周波数に対応できるようにす
るためには、ＶＣＯ回路を多数設ける必要があり、使用
しないＶＣＯにも電流が流れてしまうこと、また、回路
規模が大きくなるという欠点を有していた。本発明は上
記従来の問題点を解決するものであり、広帯域の周波数
に対応でき、かつ回路規模を小さいまま実現することが
できるＰＬＬ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明のＰＬＬ回路は、発振回路の基板電圧を制御
する基板電圧制御回路を設け、ＶＣＯ内トランジスタの
能力を変化させることで周波数帯域を変化させるという
作用を有する。
に、本発明のＰＬＬ回路は、発振回路の基板電圧を制御
する基板電圧制御回路を設け、ＶＣＯ内トランジスタの
能力を変化させることで周波数帯域を変化させるという
作用を有する。
【０００８】
【発明の実施の形態】以下本発明の各実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【０００９】（実施の形態１）図１（Ａ）は本発明の実
施の形態１におけるＰＬＬ回路の構成を示すブロック図
であり、１個のＶＣＯ２で構成される。そして１５はＶ
ＣＯ回路内トランジスタの基板電圧を制御するため基板
電圧制御信号１６，１７を生成する基板電圧制御回路で
ある。その他、前記従来例の図５（Ａ），（Ｂ）と同じ
機能のブロック、信号等に同じ符号を付し、その説明を
省略する。
施の形態１におけるＰＬＬ回路の構成を示すブロック図
であり、１個のＶＣＯ２で構成される。そして１５はＶ
ＣＯ回路内トランジスタの基板電圧を制御するため基板
電圧制御信号１６，１７を生成する基板電圧制御回路で
ある。その他、前記従来例の図５（Ａ），（Ｂ）と同じ
機能のブロック、信号等に同じ符号を付し、その説明を
省略する。
【００１０】また、図１（Ｂ）は図１（Ａ）に示したＶ
ＣＯの基本構成図を示し、３個のインバータで構成され
た例を示す。ここで１個のインバータには基本電圧制御
信号１６が、また他の２個のインバータには基板電圧制
御信号１７が、それぞれ入力される構成である。
ＣＯの基本構成図を示し、３個のインバータで構成され
た例を示す。ここで１個のインバータには基本電圧制御
信号１６が、また他の２個のインバータには基板電圧制
御信号１７が、それぞれ入力される構成である。
【００１１】次に図１の動作を説明する。出力クロック
５と基準クロック７との位相を位相比較器８でもって比
較し、比較結果をローパスフィルタ１に入力すると、そ
の出力は基板電圧制御回路１５に入力される。基板電圧
制御回路１５で生成された基板電圧制御信号１６及び基
板電圧制御信号１７によってＶＣＯ２内の遅延回路１０
のトランジスタの基板電圧を制御し、トランジスタの能
力を変化させることで出力するクロックの周波数を変化
させる。いま、Ｐ型トランジスタの基板電圧を電源電圧
（以下、ＶＤＤと略す）と等しくした場合の周波数帯域
を最高周波数帯域とする。周波数帯域を低くしたい場合
には、Ｐ型トランジスタの基板電圧をＶＤＤより少し低
くするとトランジスタの能力が下がり、周波数が下が
る。さらに、基板電圧制御信号１６，１７による基板電
圧の制御の度合を変化させることで複数の周波数帯域に
対応できる回路にすることが可能となる。
５と基準クロック７との位相を位相比較器８でもって比
較し、比較結果をローパスフィルタ１に入力すると、そ
の出力は基板電圧制御回路１５に入力される。基板電圧
制御回路１５で生成された基板電圧制御信号１６及び基
板電圧制御信号１７によってＶＣＯ２内の遅延回路１０
のトランジスタの基板電圧を制御し、トランジスタの能
力を変化させることで出力するクロックの周波数を変化
させる。いま、Ｐ型トランジスタの基板電圧を電源電圧
（以下、ＶＤＤと略す）と等しくした場合の周波数帯域
を最高周波数帯域とする。周波数帯域を低くしたい場合
には、Ｐ型トランジスタの基板電圧をＶＤＤより少し低
くするとトランジスタの能力が下がり、周波数が下が
る。さらに、基板電圧制御信号１６，１７による基板電
圧の制御の度合を変化させることで複数の周波数帯域に
対応できる回路にすることが可能となる。
【００１２】図２（Ａ）は図１の基板電圧制御回路１５
とＶＣＯ２の回路構成一例を示す。図２（Ａ）に示すよ
うにローパスフィルタ１の出力は可変抵抗１８とバッフ
ァ１９に入力される。ＶＤＤから可変抵抗１８を介して
得られる出力を基板電圧制御信号１６とする。またバッ
ファ１９の出力は可変抵抗２０に入力される。ＶＤＤか
ら可変抵抗２０を介して得られる出力を基板電圧制御信
号１７とする。ここで、基板電圧制御信号１６，１７は
可変抵抗により、電圧降下した値をとる。
とＶＣＯ２の回路構成一例を示す。図２（Ａ）に示すよ
うにローパスフィルタ１の出力は可変抵抗１８とバッフ
ァ１９に入力される。ＶＤＤから可変抵抗１８を介して
得られる出力を基板電圧制御信号１６とする。またバッ
ファ１９の出力は可変抵抗２０に入力される。ＶＤＤか
ら可変抵抗２０を介して得られる出力を基板電圧制御信
号１７とする。ここで、基板電圧制御信号１６，１７は
可変抵抗により、電圧降下した値をとる。
【００１３】基板電圧制御信号１６，１７の変化を図２
（Ｂ）に示す。可変抵抗１８，２０の抵抗値はローパス
フィルタ１の出力電圧によって変化させる。基板電圧制
御信号１６はＶＤＤ-△Ｖとなるようにする。ここで△
Ｖは変動値である。またバッファ１９の出力は、ローパ
スフィルタ１の出力電圧によってＨｉｇｈかＬｏｗかに
切り分けられる。バッファ１９の出力がＨｉｇｈの場合
には、基板電圧制御信号１７がＶＤＤになるようにす
る。またバッファ１９の出力がＬｏｗの場合には、基板
電圧制御信号１７がＶＤＤ−αになるようにする（αは
ある固定値）。基板電圧制御信号１６，１７の信号状態
と、そのときの周波数特性のグラフの関係を図２（Ｂ）
に示す。
（Ｂ）に示す。可変抵抗１８，２０の抵抗値はローパス
フィルタ１の出力電圧によって変化させる。基板電圧制
御信号１６はＶＤＤ-△Ｖとなるようにする。ここで△
Ｖは変動値である。またバッファ１９の出力は、ローパ
スフィルタ１の出力電圧によってＨｉｇｈかＬｏｗかに
切り分けられる。バッファ１９の出力がＨｉｇｈの場合
には、基板電圧制御信号１７がＶＤＤになるようにす
る。またバッファ１９の出力がＬｏｗの場合には、基板
電圧制御信号１７がＶＤＤ−αになるようにする（αは
ある固定値）。基板電圧制御信号１６，１７の信号状態
と、そのときの周波数特性のグラフの関係を図２（Ｂ）
に示す。
【００１４】図２（Ｃ）は、ＶＣＯ２の特性を変化させ
て得られる出力クロック５の出力周波数特性の一例を示
す。横軸はローパスフィルタ１の出力電圧、縦軸は出力
クロック５の周波数である。一例として２種類のグラフ
２１，２２について説明する。グラフ２１，２２は基板
電圧制御信号１６，１７を図２（Ｂ）のように変化させ
ることで周波数特性を変化させたものである。トランジ
スタの能力が最大になるのは、Ｐ型トランジスタの基板
電圧をＶＤＤとした時である。２種類のグラフのうち、
遅延回路１０内のトランジスタの能力が高いのはグラフ
２１の場合であるので周波数帯域も高くなる。一方、ト
ランジスタ能力が低いのはグラフ２２の場合であるので
周波数帯域も低くなる。ここの例では、大きな調整を基
板電圧制御信号１７で行い、微調整を基板電圧制御信号
１６で行うことで、周波数帯域を変動させかつ微調整も
行っている。
て得られる出力クロック５の出力周波数特性の一例を示
す。横軸はローパスフィルタ１の出力電圧、縦軸は出力
クロック５の周波数である。一例として２種類のグラフ
２１，２２について説明する。グラフ２１，２２は基板
電圧制御信号１６，１７を図２（Ｂ）のように変化させ
ることで周波数特性を変化させたものである。トランジ
スタの能力が最大になるのは、Ｐ型トランジスタの基板
電圧をＶＤＤとした時である。２種類のグラフのうち、
遅延回路１０内のトランジスタの能力が高いのはグラフ
２１の場合であるので周波数帯域も高くなる。一方、ト
ランジスタ能力が低いのはグラフ２２の場合であるので
周波数帯域も低くなる。ここの例では、大きな調整を基
板電圧制御信号１７で行い、微調整を基板電圧制御信号
１６で行うことで、周波数帯域を変動させかつ微調整も
行っている。
【００１５】以上のように、基板電圧制御回路を設け、
その出力でＶＣＯ内トランジスタの基板電圧を変化させ
ることでＶＣＯの周波数帯域を変化させることにより、
広帯域に対応できるＰＬＬ回路を実現できる。
その出力でＶＣＯ内トランジスタの基板電圧を変化させ
ることでＶＣＯの周波数帯域を変化させることにより、
広帯域に対応できるＰＬＬ回路を実現できる。
【００１６】（実施の形態２）図３（Ａ）は本発明の実
施の形態２におけるＰＬＬ回路の構成を示すブロック図
である。前記実施の形態１（図１（Ａ））との違いは、
ローパスフィルタ１の出力をＶＣＯ２と基板電圧制御回
路１５に入力する構成である。また図３（Ｂ）は図３
（Ａ）のＶＣＯ２の構成図であり、可変抵抗９には基板
電圧制御回路１５からの可変抵抗制御信号２３が入力さ
れ、遅延回路１０には基板電圧制御回路１５からの基板
電圧制御信号２４が入力される構成である。
施の形態２におけるＰＬＬ回路の構成を示すブロック図
である。前記実施の形態１（図１（Ａ））との違いは、
ローパスフィルタ１の出力をＶＣＯ２と基板電圧制御回
路１５に入力する構成である。また図３（Ｂ）は図３
（Ａ）のＶＣＯ２の構成図であり、可変抵抗９には基板
電圧制御回路１５からの可変抵抗制御信号２３が入力さ
れ、遅延回路１０には基板電圧制御回路１５からの基板
電圧制御信号２４が入力される構成である。
【００１７】なおここでも、遅延回路１０を実現する回
路の一例としてインバータを３個接続した回路で説明す
る。出力クロック５と基準クロック７との位相を位相比
較器８で比較し、比較結果をローパスフィルタ１に入力
すると、その出力はＶＣＯ２と基板電圧制御回路１５の
両方に入力される。基板電圧制御回路１５で生成された
基板電圧制御信号２４によってＶＣＯ２内の遅延回路１
０のトランジスタの基板電圧を制御し、トランジスタの
能力を変化させることで出力するクロックの周波数を変
化させ、ＶＣＯ２の周波数帯域の微調整を行う。いま、
Ｐ型トランジスタの基板電圧をＶＤＤと等しくした場合
の周波数帯域を最高周波数帯域とする。周波数帯域を低
くしたい場合には、Ｐ型トランジスタの基板電圧をＶＤ
Ｄより少し低くするとトランジスタの能力が下がり、Ｖ
ＣＯ２の周波数帯域が下がる。
路の一例としてインバータを３個接続した回路で説明す
る。出力クロック５と基準クロック７との位相を位相比
較器８で比較し、比較結果をローパスフィルタ１に入力
すると、その出力はＶＣＯ２と基板電圧制御回路１５の
両方に入力される。基板電圧制御回路１５で生成された
基板電圧制御信号２４によってＶＣＯ２内の遅延回路１
０のトランジスタの基板電圧を制御し、トランジスタの
能力を変化させることで出力するクロックの周波数を変
化させ、ＶＣＯ２の周波数帯域の微調整を行う。いま、
Ｐ型トランジスタの基板電圧をＶＤＤと等しくした場合
の周波数帯域を最高周波数帯域とする。周波数帯域を低
くしたい場合には、Ｐ型トランジスタの基板電圧をＶＤ
Ｄより少し低くするとトランジスタの能力が下がり、Ｖ
ＣＯ２の周波数帯域が下がる。
【００１８】図４（Ａ）は図３の基板電圧制御回路１５
とＶＣＯ２の回路構成例を示す。ローパスフィルタ１の
出力は、可変抵抗９とバッファ２５とに入力され、その
出力は可変抵抗２６に入力される。バッファ２５の出力
は、ローパスフィルタ１の出力電圧によってＨｉｇｈか
Ｌｏｗかに切り分けられる。バッファ２５の出力がＨｉ
ｇｈの場合には基板電圧制御信号２４はＶＤＤになるよ
うにする。またバッファ２５の出力がＬｏｗの場合には
基板電圧制御信号２４はＶＤＤーαになるようにする
（αはある固定値）。可変抵抗制御信号２３と基板電圧
制御信号２４の信号状態と、その時の周波数特性のグラ
フの関係を図４（Ｂ）に示す。
とＶＣＯ２の回路構成例を示す。ローパスフィルタ１の
出力は、可変抵抗９とバッファ２５とに入力され、その
出力は可変抵抗２６に入力される。バッファ２５の出力
は、ローパスフィルタ１の出力電圧によってＨｉｇｈか
Ｌｏｗかに切り分けられる。バッファ２５の出力がＨｉ
ｇｈの場合には基板電圧制御信号２４はＶＤＤになるよ
うにする。またバッファ２５の出力がＬｏｗの場合には
基板電圧制御信号２４はＶＤＤーαになるようにする
（αはある固定値）。可変抵抗制御信号２３と基板電圧
制御信号２４の信号状態と、その時の周波数特性のグラ
フの関係を図４（Ｂ）に示す。
【００１９】図４（Ｃ）は上記ＰＬＬ回路の動作特性を
グラフに示したものである。横軸はローパスフィルタ１
の出力電圧、縦軸は出力クロック５の周波数である。Ｖ
ＣＯ２の周波数帯域を変化させた一例として２種類のグ
ラフ２７，２８について説明する。
グラフに示したものである。横軸はローパスフィルタ１
の出力電圧、縦軸は出力クロック５の周波数である。Ｖ
ＣＯ２の周波数帯域を変化させた一例として２種類のグ
ラフ２７，２８について説明する。
【００２０】図４（Ｂ）に示すように、グラフ２７，２
８は基板電圧制御信号２４を変化させることで周波数特
性を変化させたものである。グラフ２７はＰ型トランジ
スタの基板電圧をＶＤＤにして、微調整を可変抵抗制御
信号２３で行う。グラフ２８はＰ型トランジスタの基板
電圧をＶＤＤーαにして、微調整を可変抵抗制御信号２
３で行う。遅延回路１０のトランジスタ能力はグラフ２
７の方が高いため、周波数帯域もグラフ２７の方が高く
なっている。このようにしてＶＣＯ２が対応できる周波
数帯域を拡張することが可能である。
８は基板電圧制御信号２４を変化させることで周波数特
性を変化させたものである。グラフ２７はＰ型トランジ
スタの基板電圧をＶＤＤにして、微調整を可変抵抗制御
信号２３で行う。グラフ２８はＰ型トランジスタの基板
電圧をＶＤＤーαにして、微調整を可変抵抗制御信号２
３で行う。遅延回路１０のトランジスタ能力はグラフ２
７の方が高いため、周波数帯域もグラフ２７の方が高く
なっている。このようにしてＶＣＯ２が対応できる周波
数帯域を拡張することが可能である。
【００２１】以上のように、電圧制御発振器（ＶＣＯ）
に対する基板電圧制御回路を設け、その出力で電圧制御
発振器内トランジスタの基板電圧を変化させることで発
振回路の周波数帯域を変化させることにより、広帯域に
対応できるＰＬＬ回路を実現できる。
に対する基板電圧制御回路を設け、その出力で電圧制御
発振器内トランジスタの基板電圧を変化させることで発
振回路の周波数帯域を変化させることにより、広帯域に
対応できるＰＬＬ回路を実現できる。
【００２２】
【発明の効果】以上説明したように本発明は、広帯域に
おいて周波数変動の少ないクロックを出力することので
きる優れたＰＬＬ回路を実現するものであり、前記のよ
うなＰＬＬ回路をシステムに組み込むことで、回路規模
も小さく抑えることが可能となる。
おいて周波数変動の少ないクロックを出力することので
きる優れたＰＬＬ回路を実現するものであり、前記のよ
うなＰＬＬ回路をシステムに組み込むことで、回路規模
も小さく抑えることが可能となる。
【図１】本発明の実施の形態１におけるＰＬＬ回路の構
成を示すブロック図
成を示すブロック図
【図２】図１のＰＬＬ回路の構成図及びそのＶＣＯの動
作特性を示すグラフ
作特性を示すグラフ
【図３】本発明の実施の形態２におけるＰＬＬ回路の構
成を示すブロック図
成を示すブロック図
【図４】図３のＰＬＬの構成図及びそのＶＣＯの動作特
性を示すグラフ
性を示すグラフ
【図５】従来のＰＬＬ回路の構成を示すブロック図及び
そのＶＣＯの動作特性を示すグラフ
そのＶＣＯの動作特性を示すグラフ
１ ローパスフィルタ ２ 電圧制御発振器（ＶＣＯ） ５ 出力クロック ７ 基準クロック ８ 位相比較器 ９，１８，２０，２６ 可変抵抗 １０ 遅延回路 １５ 基板電圧制御回路 １６，１７，２４ 基板電圧制御信号 １９，２５ バッファ ２１，２７ 高周波数側の周波数特性 ２２，２８ 低周波数側の周波数特性 ２３ 可変抵抗制御信号
Claims (2)
- 【請求項１】 遅延回路からなる電圧制御発振器と、前
記電圧制御発振器の出力クロックと基準クロックとの位
相比較を行い位相差を出力する位相比較器と、前記位相
比較器からの出力が入力され基板電圧制御回路を制御す
る電圧を出力するローパスフィルタと、前記ローパスフ
ィルタの出力が入力され前記電圧制御発振器内トランジ
スタの基板電圧を制御する信号を生成する基板電圧制御
回路を有し、前記基板電圧制御回路の出力を前記電圧制
御発振器の基板電圧制御に用いることによって、前記電
圧制御発振器の特性を変化させて出力周波数の微調整を
行うことを特徴とする位相ロックループ回路。 - 【請求項２】 遅延回路と可変抵抗からなる電圧制御発
振器と、前記電圧制御発振器の出力クロックと基準クロ
ックとの位相比較を行い位相差を出力する位相比較器
と、前記位相比較器からの出力が入力され前記電圧制御
発振器及び基板電圧制御回路を制御する電圧を出力する
ローパスフィルタと、前記ローパスフィルタの出力が入
力され前記電圧制御発振器内トランジスタの基板電圧を
制御する信号を生成する基板電圧制御回路を有し、前記
基板電圧制御回路の出力を前記電圧制御発振器の基板電
圧の制御に用いることによって、前記電圧制御発振器の
特性を変化させて出力周波数の微調整を行うことを特徴
とする位相ロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109129A JPH11308100A (ja) | 1998-04-20 | 1998-04-20 | 位相ロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109129A JPH11308100A (ja) | 1998-04-20 | 1998-04-20 | 位相ロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308100A true JPH11308100A (ja) | 1999-11-05 |
Family
ID=14502319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10109129A Pending JPH11308100A (ja) | 1998-04-20 | 1998-04-20 | 位相ロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11308100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004007642A (ja) * | 2002-05-03 | 2004-01-08 | Altera Corp | プログラム可能な位相ロックループ（ｐｌｌ）におけるアナログ構成の拡散スペクトル周波数変調 |
-
1998
- 1998-04-20 JP JP10109129A patent/JPH11308100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004007642A (ja) * | 2002-05-03 | 2004-01-08 | Altera Corp | プログラム可能な位相ロックループ（ｐｌｌ）におけるアナログ構成の拡散スペクトル周波数変調 |
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