JP4536734B2 - サブμ技術に適したデジタル位相同期回路 - Google Patents

Description

発明の詳細な説明

本発明は、デジタル制御発振器によって出力周波数を生成するためのデジタル位相同期回路に関するものである。

ＰＬＬとして知られているデジタル位相同期回路は、多くの集積回路に用いられている。ＰＬＬは、クロックシンセサイザ、周波数シンセサイザ、クロック発振器、周波数発振器、クロック乗算器、および、周波数乗算器として用いられる。これらは、時間修復回路、日付修復回路、および、クロック修復回路に用いられ、さらに、位相変調システムまたは周波数変調システムの送受信回路に用いられる。

今日、応用としては、通常、位相／周波数検出器（ＰＦＤ）を含むアナログＰＬＬを使用する。この位相／周波数検出器は、電圧制御発振器（ＶＣＯ）の出力周波数を基準周波数と比較し、電圧制御発振器の出力周波数と基準周波数との位相差および周波数の差の情報を含む電圧を、出力信号として生成する。この電圧信号は、該電圧信号を電流信号に変換するチャージポンプ（ＣＰ）に供給される。この電流信号は、ループフィルタ（ＬＦ）に供給される。このループフィルタの出力信号は、電圧制御発振器を駆動する。電圧制御発振器と位相／周波数検出器との間のフィードバック経路には、分周係数Ｎを有する周波数分周器が設けられている。ＰＬＬが同期状態にある場合、電圧制御発振器の出力周波数は、基準周波数のＮ倍に相当する。

近年、完全に集積されたＰＬＬの設計および実現が試みられてきた。この状況において、近年のＣＭＯＳ技術を用いる場合の条件（例えば、電圧・電力供給量が少ない、ゲートの漏れ電流、ｇｍ×ｒの積（ゲイン）が小さい）がある。これらの条件は、デジタル回路よりもアナログ回路にとってあまり有効ではない。次世代のＣＭＯＳ技術は、デジタル回路に見事に適した高速のｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを提供するだろう。さらに、らせん状のインダクタ構造を実現した８つよりも多い金属層が採用されるだろうし、ＭＯＳバラクタ領域が実現される可能性がある。このことが、アナログ発振器と比べて、デジタル制御ＶＣＯ（いわゆるＤＣＯ（デジタル制御発振器））の実現にとって有利に作用する。

特許明細書ＤＥ １００ ２２ ４８６ Ｃ１から、集積されて実現可能なデジタル位相同期回路が知られている。この回路の位相検出器装置は、ほぼアナログの位相／周波数検出器を含んでいる。

また、明細書ＵＳ ６，４２９，６９３ Ｂ１は、近年のサブμＣＭＯＳ技術と互換性のある他のデジタルＰＬＬを開示している。このデジタル位相／周波数検出器は、時間デジタル変換器を含んでいる。この変換器の分解能は、ＣＭＯＳプロセスによって採用されたインバータのスイッチング遅延によって規定されている。

このようなデジタル位相／周波数検出器では、基準周波数を示すデジタルワードを、（場合によっては分周された）デジタル制御発振器の出力周波数に相当するデジタルワードから減算する。これにより、アナログ位相／周波数検出器の出力信号に相当する位相／周波数エラー値が得られる。本方法の主な不都合は、制御不可能なスプリアス周波数が生じることである。該スプリアス周波数は、互いに減算されるデジタル語の有限ワード長に基づいて生じるものである。

また、出版物「Delta-Sigma Modulation in Fractional-N Frequency Synthesis」（T. A. Riley, M. A. Copeland und T. A. Kwasniewski, Journal of Solid-State Circuits (JSSC)、２８巻、５号、５５３〜５５９ページ、１９９３年５月）は、周波数分周器を駆動する信号を変調するデルタシグマ変換器を使用することについて記載している。この周波数分周器は、複数係数（dual-modulus）周波数分周器として実現されている。このデルタシグマ変換により、位相同期回路における公知の分数Ｎ分周器と比べて、スプリアス周波数の影響が低減される。

また、出版物「An Oversampling Delta-Sigma Frequency Discriminator」（R. D. Beards, M. A. Copeland, IEEE Transactions on Circuits and Systems-II. : Analog and Digital Signal Processing、４１巻、１号、２６〜３２ページ、１９９４年１月）では、複数係数周波数分周器と該周波数分周器の下流に接続された位相比較器とからなる周波数決定回路が示されている。この回路を採用する利点は、この複数係数周波数分周器というものが、消費電力が少なく、かつ、周波数が高い（数ギガヘルツ）状態で動作可能な比較的簡単なデジタル回路であるという点にある。この周波数決定器は、中間周波数ヘテロダイン受信器に用いられる。

本発明は、ハイレベルのデジタル化を行うにもかかわらず様々な条件（製造条件および／または操作条件）の下で優れたＰＬＬ特性を示すデジタル位相同期回路を提供するという目的に基づく。特に、スプリアス（spurious）周波数の発生はできるだけ少なくすべきである。また、ジッタ（位相ノイズ）、ジッタ許容値、安定状態でのバンド幅、周波数分解能、位相／周波数変調などのＰＬＬ特性の制御や設定が、簡単に、かつ、適切な設計パラメータを用いて各使用分野に応じて、行えるようにすべきである。

本発明が依っている目的は、請求項１の構成によって達成される。本発明の有利な改良や発展は下位請求項に記載してある。

請求項１に基づいて、本発明のデジタル位相同期回路は、出力周波数を生成するデジタル制御発振器を備えている。また、デジタル位相同期回路は、基準周波数と上記デジタル制御発振器の出力周波数に依存した周波数との間のフェーズ差を検出するとともに、上記フェーズ差をデジタル制御信号に変換するものである、フェーズ検出器を備えている。また、上記出力周波数を設定するために、上記デジタル制御発振器に上記デジタル制御信号またはそのデジタル制御信号由来のデジタル信号を供給する、デジタルループフィルタが用いられている。本発明のデジタル位相同期回路では、上記フェーズ検出器がデルタシグマ周波数決定器を有することを特徴としている。

フェーズ検出器にデルタシグマ周波数決定器を使うということは、フェーズ検出器が、サブμＣＭＯＳプロセスへの集積に適した簡素な設計となることを意味する。さらなる基本的な利点として、周波数量子化により生成するノイズが、安定状態のＰＬＬの伝送バンド限界を超えた高周波領域へとシフトする。これにより、スプリアス周波数の除去が著しく改善する。本発明のＰＬＬのさらなる利点として、デルタシグマ周波数決定器は、周波数決定器の下流の信号経路におけるチャージポンプ回路を不要にすることができる。これにより、デジタル位相同期回路全体において、集積された、あるいは別個の、キャパシタ的なものを含まないようにすることが可能になる。さらに、本発明のデジタル位相同期回路は、ジッタや過渡応答に関して優れた特性を有する。

一つの有利な改良についていえば、デルタシグマ周波数決定器は、その下流に、ループフィルタを駆動するために、周波数値を含むデジタル信号を生成する、デジタル周波数制御器を備えている。このデジタル周波数制御器は、簡素なデュアルパスマルチプレクサを用いて実現できる。

本発明の特に好ましい改良についていえば、デジタルループフィルタは、３次またはそれより高い次数のものである。３次のループフィルタにより、−６０ｄＢ／ｄｅｃａｄｅの減衰を実現でき、これにより、周波数量子化ノイズを、好ましい範囲にまで濾し取ることができる。

デジタルループフィルタは、好ましくは、バターワース（Butterworth）、ベッセル（Bessel）、チェビシェフ（Chebishev）またはカウア（Cauer）タイプである。これらのうち、チェビシェフ（Chebishev）またはカウア（Cauer）タイプのフィルタは、急峻なカットアウト（cutout）特性を有するので特に好ましい。

本発明のさらなる有利な改良は、デジタルループフィルタとして、ウエーブデジタルフィルタ（wave digital filter）を選ぶことである。ウエーブデジタルフィルタは、フィルタ係数のワード長や、内部条件変数に対するワード長として、短いワード長しか必要としない。さらに、ウエーブデジタルフィルタは、通常のデジタルフィルタよりも必要な消費電力が小さい。ウエーブデジタルフィルタの使用のさらなる利点は、それが、例えばノイズパルスで起こる、オーバーフロー後の優れた回復（recovery）応答を有することである。ウエーブデジタルフィルタの固有の受動性は、入力ノイズパルスへのフィルタ応答が完全に消えるべきであることを意味する。ウエーブデジタルフィルタは、「Explicit Formulas for Lattice Wave Digital Filters、L. Gazsi、IEEE Transactions on Circuits and Systems, volume 32、No.1、６８〜８８ページ、１９８５年１月」という文献に見ることができる。

本発明のさらなる有利な改良は、デジタル周波数制御器とループフィルタとの間に積分器を備えることである。デジタル積分器は、周波数情報を位相情報に変換する処理を行う。デジタル積分器は、信号経路上の異なる部位、すなわち、ループフィルタの下流や、サンプリングレート変換器（後に詳述する）とノイズシェーパ（ノイズシェイピング段階（stage））との間に設けてもよいが、最適な部位は、デジタル周波数制御器とループフィルタとの間である。これは、この部位では、最適な動的制御範囲と低消費電力とが得られるからである。

本発明のさらなる有利な改良は、ループフィルタの下流の信号経路が、入力値を、ワード長が減少した出力値へと、再度量子化する、量子化器を備えていることである。量子化器は、まず、デジタルループフィルタの通常長いワード長を、デジタル制御発振器の入力の、短いワード長に一致させる。次いで、量子化器の特に好ましい改良においては、量子化器のサンプリングレートを増加させることにより、量子化エラーにより起こる位相ノイズ（ジッタ）が高周波側へシフトする。もし量子化器がさらにノイズシェーパを備えている場合には、特に有利である。というのは、ノイズシェーパは、低周波では位相ノイズを減少させるが、高周波では位相ノイズを増幅してしまうからである。

以下に、本発明を、図面を参照しながら実施形態およびその変形例に基づいて説明する。

図１は、デジタル制御発振器を用いた本発明のデジタルＰＬＬの体系を示す図である。

図２は、図１に示したデジタルプロセッサの構造を示す図である。

図３は、図２に示したオーバーサンプリングのデルタシグマ周波数決定器を示す回路図である。

図４は、図２に示した周波数制御器を示す回路図である。

図５は、図２に示した量子化器およびレート変換器を示す回路図である。

図６は、図２に示した量子化器およびレート変換器の第１変形例を示す図である。

図７は、図２に示した量子化器およびレート変換器の第２変形例を示す図である。

図８は、位相ノイズまたは累積された位相ノイズ（絶対ジッタ（absolute jitter））を周波数に対して示すグラフである。

図９は、デジタル制御発振器のシミュレートされた出力信号を時間に対して示すグラフである。

図１０は、図９に相当するデジタル制御発振器のデジタル入力信号を時間に対して示すグラフである。

図１は、本発明のデジタルＰＬＬの一般的な構造を示している。このデジタルＰＬＬは、デジタルプロセッサ１を含んでいる。このデジタルプロセッサ１は、デジタル制御バス２を介して、デジタル制御発振器（ＤＣＯ）４の入力部３に接続されている。デジタル制御発振器の出力部５から、アナログ周波数信号を出力する。このアナログ周波数信号を電気的接続６によって、デジタルプロセッサ１の第１入力部７に入力する。デジタルプロセッサ１の第２入力部８には、基準周波数または基準クロックＦｒｅｆを入力する。

図１に示した回路を、単一の集積回路に完全に集積された状態で形成できる。

図２は、デジタルプロセッサ１のブロック回路図を示している。デジタルプロセッサ１は、デジタルシグマ周波数決定器１１と、デジタル周波数制御器１２と、デジタル積分器１３と、デジタルループフィルタ１４と、デジタル量子化・レート変換器１５とを含んでいる。

基準周波数Ｆｒｅｆとデジタル制御発振器４の出力信号とを、デルタシグマ周波数決定器１１に入力する。デジタル周波数制御器１２は、入力部１６を介して、周波数シンセサイザパラメータを受信する。フィルタパラメータを、入力部１７を介してデジタルループフィルタ１４に入力する。以下では、個々のブロックの構造と図２に示した回路の機能とについて、図３〜７に基づいて詳述する。

図３は、デルタシグマ周波数決定器１１の回路構造を示している。デジタル制御発振器４のアナログ出力信号を、適切に選択された分周係数ＮおよびＮ-Ｌを有する複数係数（dual-modulus）周波数分周器回路２０の入力部に入力する。複数係数周波数分周器回路２０の周波数分周出力信号Ｆｄｉｆは、一方では、位相比較器２１のクロック入力部に接続されており、他方では、遅延素子２２のクロックを規定する。この遅延素子２２を介して、位相比較器２１の出力信号Ｆ＿ｄｉｇｉｔａｌを、分周係数を選択するための複数係数周波数分周器回路２０の入力部２３に入力する。周波数比較器２１は、例えば、簡単なＤフリップフロップとして実現されている。ここで、基準周波数Ｆｒｅｆを、フリップフロップ２１のＤ入力部８に入力する。

（１次）デルタシグマ周波数決定器１１は、デジタル制御発振器４の周波数／位相情報をデジタルドメインに変換するために用いられる。デルタシグマ周波数決定器１１では、基準周波数Ｆｒｅｆと、デジタル制御発振器４の出力周波数との周波数誤差を、１ビットの正確さで粗く（coarse）量子化できる。さらに、（２値の）出力ビット電流Ｆ＿ｄｉｇｉｔａｌをノイズシェーピングに付す。つまり、周波数の量子化に起因するノイズが、より高い周波数範囲にシフトする。

図３に示したデルタシグマ周波数決定器１１の機能は、従来技術によって知られており、例えば、冒頭部で述べたR. D. BeardsおよびA. Copelandの論文「An Oversampling Delta-Sigma Frequency Discriminator」に詳述されている。この論文には、図３に示した回路が、１次の従来のデルタシグマ変調器と同じ特性を有する、つまり、出力部における量子化ノイズがハイパスフィルタによって除去されるということが示されている。ここでは、フリップフロップ２１の出力信号（ビットストリーム）Ｆ＿ｄｉｇｉｔａｌを、基準周波数Ｆｒｅｆとデジタル制御発振器４の出力周波数信号との位相差を表すものとみなすことができる。つまり、フリップフロップ２１は、この位相差を１ビット近似に生成する位相量子化器（位相決定器）として機能する。さらに、ＰＬＬが安定状態にあるときに、フリップフロップ２１および遅延素子２２のクロックとなる、フリップフロップ２１のデジタル（２値の）出力ビットストリームＦ＿ｄｉｇｉｔａｌのサンプリングレートを示すクロック周波数Ｆｄｉｖが、基準周波数Ｆｒｅｆにほぼ相当していることが、分かる。またさらに、過渡プロセスにおいて制御ループを安定状態に変えるためには、位相比較器２１が、実際にはより複雑に形成され、Ｄフリップフロップに加えて、位相／周波数検出器を備えているように構成することができることが、分かる。

ビットストリームＦ＿ｄｉｇｉｔａｌを、周波数制御器１２に入力する。この周波数制御器１２について、図４に詳述する。該周波数制御器１２は、デジタル制御発振器４の出力周波数を規定するために備えられている。該周波数制御器１２は、基本的に、デュアルパス（dual-path）マルチプレクサＭＵＸ３０からなる。このデュアルパスマルチプレクサＭＵＸ３０の入力部に、異なる２つの周波数制御パラメータｖｘおよびｖｙを入力する。制御信号Ｆ＿ｄｉｇｉｔａｌの論理値が０であるときに、このマルチプレクサの入力０（つまり、周波数制御パラメータｖｙ）を選択する。他の場合には、つまり、制御信号Ｆ＿ｄｉｇｉｔａｌの論理状態が１であるときには、マルチプレクサの入力１（つまり、周波数制御パラメータｖｘ）を選択する。選択された周波数制御パラメータｖｘまたはｖｙは、デジタルワードとして（例えばワード長２０で）示され、周波数制御器１２の出力信号Ｆ＿ｓｙｎｔを構成する。

図３および図４から、デルタシグマ周波数決定器１１の出力ビットストリームＦ＿ｄｉｇｉｔａｌが、複数係数周波数分周器回路２０とマルチプレクサ３０とを制御していることが分かる。Ｆ＿ｄｉｇｉｔａｌが０である場合、次のサンプリング時間での複数係数周波数分周器回路２０の分周係数は、値Ｎであり、マルチプレクサ３０の出力値は、一定値ｖｙである。Ｆ＿ｄｉｇｉｔａｌの値が１である場合、複数係数周波数分周器回路２０は、次のサンプリング時間において分周値Ｎ−Ｌを用い、Ｆ＿ｓｙｎｔの値はｖｘである。

ｖｙおよびｖｘの値は一定である。これらの値を、予め計算でき、ＲＯＭ、ＲＡＭ、または、フラッシュメモリチップに格納できる。

デジタル制御発振器４の有効な周波数範囲は、プロセッサ１からデジタル制御バス２を介して発振器４に伝送可能な許容最大値および許容最小値に応じて決まる。一般的に、時間領域（time domain）での平均化により、デジタル制御発振器４の出力信号の周波数の分解能が、微調整され、実質的にデジタルプロセッサ１のビットの正確さにのみ依存するということが、知られている。ＰＬＬを周波数シンセサイザとして駆動すると、発振器４の合成された出力周波数は、
Ｆｇｏａｌ＝ｎ×Ｆｒｅｆ （１）
となる。ここで、ｎは、任意の実数であり、Ｆｇｏａｌは、発振器４の所望の出力周波数である。

このように、周波数を連続的に同調（tuning）できる。そのために、Ｆｇｏａｌが周波数シンセサイザの許容同調領域（tuning range）を含むように、ｎの値を選択する必要がある。

ＦｇｏａｌおよびＦｒｅｆの値が明らかな場合、周波数制御回路１２の周波数制御パラメータｖｘおよびｖｙを、以下のように計算できる。

整数分周係数Ｎは、方程式
Ｎ＝[Ｆｇｏａｌ／Ｆｒｅｆ] （２）
から得られる。ここで、[・]は、括弧でくくられた表現の整数部分＋１を示している。Ｌは、分周係数Ｎｆｒａｃの値を適切に決定するために選択される整数設計パラメータ（integer design parameter）を示している。Ｎｆｒａｃは、
Ｎｆｒａｃ＝（Ｎ−Ｆｇｏａｌ／Ｆｒｅｆ）／Ｌ （３）
に基づいて得られる。

方程式（１）〜（３）に基づく次の関係
ｎ＝Ｎ−Ｎｆｒａｃ×Ｌ （４）
では、Ｎｆｒａｃは、Ｌを基準にした分数分周係数である。

周波数制御パラメータｖｙおよびｖｘは、次の方程式
ｖｙ＝Ｎｆｒａｃ、 ｖｘ＝Ｎｆｒａｃ−１ （５）
に従って規定される。

方程式（１）〜（５）から、様々な値のＬを用いた場合、Ｆｇｏａｌ／Ｆｒｅｆの所定の比（つまり、所定の分周係数ｎ）に関して、基準化された様々な分数分周係数Ｎｆｒａｃ、さらに様々な周波数制御パラメータｖｘおよびｖｙが得られる。

周波数制御器１２は、さらに、デジタル制御発振器４の出力信号に周波数変調を施すのに用いることもできる。この可能性について説明するために、基準化された分数分周係数Ｎｆｒａｃは、
Ｎｆｒａｃ＝Ｎｆｒａｃ０＋ｍｏｄ＿Ｎｆｒａｃ （６）
のように記載される。ここで、Ｎｆｒａｃ０は、変調のない（基準化された）分数分周値（fractional division value）であり、ｍｏｄ＿Ｎｆｒａｃは、周波数変調の（基準化された）デジタル入力値である。デジタル制御発振器４の変調された出力周波数が
Ｆｇｏａｌ＝Ｆｇｏａｌ０＋ｍｏｄ＿ｆｒｅｑ （７）
によって与えられると仮定する。ここで、Ｆｇｏａｌ０は、変調のない発振器４の出力周波数であり、ｍｏｄ＿ｆｒｅｑは、発振器４の出力周波数の変調成分であり、方程式（４）から、以下の関係
ｍｏｄ＿ｆｒｅｑ＝−ｍｏｄ＿Ｎｆｒａｃ×Ｌ×Ｆｒｅｆ （８）
が得られる。

ＬおよびＦｒｅｆは変調している間一定であるので、可変周波数制御パラメータｖｘおよびｖｙを適切にデジタル信号処理することによって、デジタル制御発振器４の出力周波数をデジタル変調できる。

図２では、周波数制御器１２のデジタル出力信号Ｆ＿ｓｙｎｔは、デジタル積分器１３に入力される。このデジタル積分器１３は、積分によって、デジタル周波数情報を位相情報に変換する。積分器１３の出力部から出力される位相情報は、ＰＬＬのトラッキング特性に関連した線形応答を有する位相エラー信号を示している。デジタル積分器１３は、信号経路上の異なる部位、例えば、ループフィルタ１４の下流、または、後で詳述するレート変換器とノイズシェーパ（ノイズシェーピング段）との間に配置されていてもよい。

積分器１３の出力部での位相エラー信号が線形性を有するので、よく知られたやり方でデジタルループフィルタ１４を実現できる。デジタルループフィルタ１４を使用することにより、アナログフィルタ構造と比べて、全く新しい可能性が得られる。第１に、デジタルＰＬＬに、チャージポンプを用いる必要がなく、さらに、（集積された、または、離散的な）キャパシタを用いる必要もない。第２に、閉ループの伝達関数を、インダクタまたはアクティブループフィルタの位相（topologies）を用いることなく、より高い次数（３次または４次）で実現できる。第３に、閉ループの伝達関数の形式（shape）を、バターワースフィルタ規格、ベッセルフィルタ規格、チェビシェフフィルタ規格、および、カウアフィルタ規格に従って規定できる。したがって、デジタルフィルタを用いて、チャージポンプを用いたアナログＰＬＬによって達成できない、高選択的な伝達関数の遮断特性を達成することができる。なぜなら、アナログＰＬＬには、寄生極（parasitic poles）およびヌルポイント（null point）が存在しているからである。これらの寄生極およびヌルポイントは、閉ＰＬＬの伝達関数に２次の影響を与え、それにより、アナログＰＬＬの安定性を、許容できないほど妨げる。

本発明では、閉ループに関する（デジタル）ＰＬＬの急峻な遮断周波数を有する高次の（３次または４次の）伝達関数を用いることが、非常に有効である。なぜなら、上記したように、デジタルプロセッサの主な不都合は、有限ワード長によって規定されたスプリアス周波数の存在にあるからである。これらのスプリアス周波数、または、ＰＬＬを製造または駆動している間に生じる全てのプロセスおよび温度変化に関連したノイズを、制御または克服できることが重要である。なぜなら、ノイズが、ＰＬＬの出力周波数のスペクトルを破壊し、ＰＬＬのノイズレベル（ノイズフロア）を上げるからである。言い換えると、ノイズが、ＰＬＬの位相ノイズの質（ジッタの質）を下げるのである。

上述したように、デルタシグマ周波数決定器１１の主な利点は、デジタルＰＬＬの伝達関数の遮断領域（stopband）にノイズをシフトすることにより、ループフィルタを用いてＰＬＬを効果的に減衰（damp）できるようになる点である。しかし、デルタシグマ周波数決定器１１のノイズシェーピング機能がノイズを＋２０ｄＢ／ｄｅｃａｄｅ増幅することにより、２次の通常のループフィルタは、周波数量子化によって生じるノイズを、遮断領域において本来なら−４０ｄＢ／ｄｅｃａｄｅ減衰するところを、たった−２０ｄＢ／ｄｅｃａｄｅしか減衰しない。したがって、遮断領域において−４０ｄＢ／ｄｅｃａｄｅを減衰できるようにするには、−６０ｄＢ／ｄｅｃａｄｅを減衰する少なくとも１つのループフィルタ（つまり、少なくとも１つの３次のフィルタ）が必要である。ここで、上記のフィルタ次数のチェビシェフフィルタおよびカウアフィルタによって、エッジの鋭い遮断応答（cutoff response）が得られる。

アナログＰＬＬにとってノイズ分析が非常に重要であることが知られている。この点だけは、デジタル信号処理を伴うＰＬＬにも当てはまる。しかし、デジタルアプローチとアナログアプローチとには、違いがある。デジタルループフィルタを使用する場合、２つの観点で、つまり、最下位ビット（ＬＳＢ）の側でのビットの切り捨て（truncation）（遮断）と、最上位ビット（ＭＳＢ）の位置でのあふれの修正とに関して、いわゆる「ビットトゥルー」（bit true）分析を行う必要がある。さらに、ループ内の内部デジタル信号を基準化することにより、個々のデジタル回路素子のダイナミックレンジを最適化して用いる必要があり、互いに調整する必要がある。これらのメカニズムには、デジタル技術の分野の比較的高いノウハウが必要である。したがって、フィルタ係数および内部の状態変数のワード長の必要性を低減するために、ループフィルタ１４としてウエーブデジタルフィルタ（wave digital filter）を採用することが有効である。これにより、入力信号における突然のあふれに対して、フィルタの消費電力と、該フィルタの回復特性（recovery properties）とに有効な影響を与えることができる。

図５は、図２に示した量子化・レート変換器１５の第１変形例１５．１を示している。この量子化・レート変換器１５．１は、レート変換段４１に信号を供給する量子化器４０を含んでいる。レート変換段４１の出力部は、デジタル制御バス２に接続されている。

デジタルフィルタは、周波数Ｆｄｉｖでクロック駆動される。この周波数は、通常、デジタル制御発振器４の出力信号の周波数Ｆｇｏａｌとは異なっている。このため、デジタルループフィルタ１４の出力部と、デジタル制御発振器４の入力部３との間には、サンプリングレート変換が必要である。さらに、デジタルループフィルタ１４にて処理されたデジタル信号のワード長は、通常、デジタル制御発振器４の許容入力ワード長よりも大きい（２０ビットまたはそれ以上）。デジタル制御発振器４の許容入力ワード長は、通常、１４ビット未満である。したがって、周波数／位相情報を、（積分器１３が図２に示した位置にあるか、それとも量子化・位相変換器１５のところまでには無いかに応じて、）もう一度量子化する必要がある（個々のビットへの１回目の量子化は、デルタシグマ周波数決定器１１において行われていた）。以下では、量子化器４０を、ＤＣＯ量子化器と呼ぶ。

ＤＣＯ量子化器４０に起因する量子化エラーが、極わずかである（例えば、ｎ≒１）場合、デジタルループフィルタ１４の出力周波数信号を、直接量子化できる（サンプリングレートは周波数Ｆｄｉｖであり、定常状態では、基準周波数Ｆｒｅｆにほぼ相当している）。レート変換を、簡単な中継器（リピータ）４１によって行うことができる。

図６は、ｎ≫１である場合の、量子化・レート変換器１５の変形例１５．２を示している。この場合、Ｆｇｏａｌは、Ｆｒｅｆよりも著しく大きい。このことは、位相変調システムまたは周波数変調システムの送信回路および受信回路では一般的である。ＤＣＯ量子化器４０の影響が極わずかではない場合、この影響を、図６に示した構造によって著しく低減または回避できる。量子化エラーとそのスペクトル出力密度とがＤＣＯ量子化器４０のクロック周波数に反比例しているので、ＤＣＯ量子化器４０のクロック周波数をより高い周波数にシフトすることによって、ＤＣＯ量子化器４０の量子化エラーを低減できる。このために、図６に示した量子化・レート変換器１５．２は、ＤＣＯ量子化器４０に適したクロックを生成する分周器回路４２を含んでいる。分周器回路４２は、デジタル制御発振器４の入力側に入力される出力信号の分周を、整数分周係数Ｍによって行い、周波数が分周された信号をＤＣＯ量子化器４０のクロック入力部に供給する。値Ｍは、量子化エラーを十分に低減できるように選択する必要がある。この場合、異なる変換係数ＡおよびＢを有する２つのサンプリングレート変換段４３、４４が必要である。変換係数Ａを有するサンプリングレート変換段４３は、ＤＣＯ量子化器４０の上流に設けられている。一方、変換係数Ｂを有するサンプリングレート変換段４４は、ＤＣＯ量子化器４０の下流に接続されている。サンプリングレート変換段４３は、ループフィルタＦｄｉｖの出力部のサンプリングレートを、Ｍによって分周されたデジタル制御発振器４の出力周波数に相当するサンプリングレートに挿入（補間）（interpolate）する。第２サンプリングレート変換段４４は、サンプリングレートの補間を係数Ｍだけ行う。２つのサンプリングレート変換は、簡単な中継器を用いて実現される。

適切な分周係数Ｍを選択することにより、消費電力とＤＣＯ量子化器４０の量子化エラーの除去との妥協を行うことができる。ＤＣＯ量子化器のクロック周波数が高いほど、消費電力が上がり、図６に示した回路の量子化エラーが低減される。

図７は、量子化・レート変換器１５の第３変形例１５．３を示している。第３変形例は、ＤＣＯ量子化器４５がさらにノイズシェーパを含んでいるという点でのみ、第２変形例１５．２と異なっている。この解決策は、ＤＣＯ量子化器４０のクロック速度が（Ｆｄｉｖよりも）速いにもかかわらず、量子化エラーが多く残存しすぎている場合（つまり、Ｍに小さな値が選択されている場合）、または、Ｍの値が小さいせいで実施上の問題が起きる場合に有効である。ノイズシェーパ４５を備えたＤＣＯ量子化器は、２つの機能を有している。１つには、該量子化器は、必要な量子化を行う。もう１つには、該量子化器は、位相ノイズ（ジッタ）をより高い周波数にシフトすることにより、量子化エラーの影響を低減する。したがって、このノイズシェーパは、低周波数側では量子化エラー（位相ノイズ）の影響を低減するが、同時に、高周波数側では位相ノイズを増幅する。１次のノイズシェーパでは、ゲインは、高周波数側では＋２０ｄＢ／ｄｅｃａｄｅである。したがって、分周係数Ｍとノイズシェーパの次数とを選択して組み合わせることにより、量子化エラーを（各ノイズシェーパによる増幅を考慮して）最適の周波数範囲にシフトさせることができる。

上記の説明は、各用途に対して、製造または動作中に生じるプロセス変化または温度変化に対して最適な応答を示すＰＬＬを設計するうえで、多くの設計パラメータ（デジタルループフィルタ１４のＬ、型（type）、次数、積分器１３の位置、ＤＣＯ量子化器４５におけるノイズシェーパのＭ、次数、個々のデジタル回路素子のワード長の規定、など）があることを示しており、μよりもはるかに小さい形状の将来のＣＭＯＳ技術の要件を守り用いることができる。

以下では、本発明の、一般性を制限していない具体的な例を示す。デジタルプロセッサの基本的なパラメータは、例えば、
Ｆｒｅｆ＝３００ＭＨｚ、Ｆｇｏａｌ＝４．８６４８ＧＨｚ
である。Ｌ＝２を選択すると、
ｎ＝４８６８．８／３００＝１６．２１６
が得られ、したがって、
Ｎ＝１７、Ｎ−Ｌ＝１５
である。

したがって、
Ｎｆｒａｃ＝（Ｎ−ｎ）／Ｌ＝（１７−１６．２１６）／２＝０．３９２
となる。

この値により、周波数制御パラメータｖｙおよびｖｘに関して、以下の値
ｖｙ＝Ｎｆｒａｃ＝０．３９２
ｖｘ＝Ｎｆｒａｃ−１＝−０．６０８
が得られる。

周波数制御器１２の２０ビットの内部ワード長を使用する場合、周波数制御パラメータｖｘおよびｖｙは、次の値
ｖｙ＿ｉｎｔ＝ｒｏｕｎｄ（ｖｙ×５２４２８８）＝２０５５２１
ｖｘ＿ｉｎｔ＝ｒｏｕｎｄ（ｖｘ×５２４２８８）＝−３１８７６７
によって示される。ここで、ｖｙ＿ｉｎｔおよびｖｘ＿ｉｎｔは、丸め演算（rounding operation）５２４２８８＝２¹⁹（２０ビット表現に相当する）を用いて最下位ビットにおいて表現された周波数制御パラメータｖｙおよびｖｘである。また、
ＫＴ＝１／４００ＭＨｚ、Ｆ０＝４．９１３４４８ＧＨｚ
は、デジタル制御発振器４のパラメータである。ＫＴは、利得係数であり、Ｆ０は、発振器のフリーホイール周波数（freewheel frequency）である。

ＰＬＬを完成させるために、さらに、デジタルフィルタ１４とＤＣＯ量子化器４０（図５）との設計パラメータが必要である。量子化器４０は、１４ビットのワード長を有している必要がある。閉ＰＬＬの伝達関数が、
ｆｃｏ＝８００ｋＨｚ
の遮断周波数を有する３次のバターワース形状（−６０ｄＢ／ｄｅｃａｄｅの減衰）を示すと仮定する。

図８〜図１０に、このようなＰＬＬのシミュレーション結果を示す。デルタシグマ周波数決定器１１のヒステリシスを、２ｐｓであると仮定した。

図８の上部部分に、周波数Ｈｚに対する、デジタル制御発振器４の周波数出力による定常状態におけるＰＬＬの全ての位相ノイズを示す。図８の下部部分に、周波数Ｈｚに対する積分された（integrated）平均（ＲＭＳ）ジッタを示す。これら２つの図では、ｘ軸は搬送周波数Ｆｇｏａｌからの周波数オフセットを示している。これらの図から、スプリアス（spurious）周波数トーンのない優れたジッタ応答であることが分かる。

図９は、時間（ｓ）に対するＰＬＬの出力周波数を示した図である。この曲線は、すでに示したパラメータを用いたシミュレーション計算によって得た。ＰＬＬの過渡応答、および、デジタル制御発振器４において突然パラメータが変化した場合のＰＬＬの反応を示す。

デジタル制御発振器４は、ｔ＝０において、４．９１３４４８ＧＨｚのフリーホイール周波数で始まる。図９から、２μｓ後に目的の周波数Ｆｇｏａｌ４．８６４８ＧＨｚに達することが分かる。過渡プロセスにおける周波数変化は、４８．６４８ＭＨｚである。

デジタルＰＬＬのパラメータは、製造工程の間または動作中に（例えば温度ドリフトとして）変化しうる。基本的に、２つのパラメータにのみ（ＫＴ値およびフリーホイール周波数）、著しい変化が生じる。これら２つのパラメータは、デジタル制御発振器４に関連している。デジタルプロセッサ１は、温度ドリフトおよび他の変化の影響を受けない。

時刻ｔ＝１．６８μｓにおいて、デジタル制御発振器４におけるＫＴ利得係数の１０％分の突然の階段状の変化が、シミュレーションにより規定されている。図９は、デジタル制御発振器４が短い遷移時間の後に目標周波数Ｆｇｏａｌに戻ることを示している。

図１０に、デジタル制御発振器４の入力部（つまり、量子化・レート変換器１５の出力部）での関連する変化を示す。１．６８μｓに生じた変化がそのまま続いていることが分かる。なぜなら、閉ループにおけるＫＴ利得係数のシミュレートされた変化を補償する必要があるからである。類似の結果が、デジタル制御発振器４のフリーホイール周波数の変化についても得られる。

要約すれば、本発明は、μ領域よりはるかに小さい形状を有する将来のＣＭＯＳ技術にも適した技術によって、送受信器の中央回路部分の設計を実現することができ、特に、集積された、または、離散的な容量を回避することができる。

デジタル制御発振器を用いた本発明のデジタルＰＬＬの体系を示す図である。 図１に示したデジタルプロセッサの構造を示す図である。 図２に示したオーバーサンプリングのデルタシグマ周波数決定器を示す回路図である。 図２に示した周波数制御器を示す回路図である。 図２に示した量子化器およびレート変換器を示す回路図である。 図２に示した量子化器およびレート変換器の第１変形例を示す図である。 図２に示した量子化器およびレート変換器の第２変形例を示す図である。 位相ノイズまたは累積された位相ノイズ（絶対ジッタ（absolute jitter））を周波数に対して示すグラフである。 デジタル制御発振器のシミュレートされた出力信号を時間に対して示すグラフである。 図９に相当するデジタル制御発振器のデジタル入力信号を時間に対して示すグラフである。

Claims (21)

1. 出力周波数を生成するデジタル制御発振器（４）と、
   基準周波数と上記デジタル制御発振器（４）の出力周波数に依存した周波数との間のフェーズ差を検出するとともに、上記フェーズ差をデジタル制御信号に変換して出力するものであり、デルタシグマ周波数決定器（１１）を有する、フェーズ検出器（１１、１２、１３）と、
   上記デジタル制御信号をフィルタ処理して出力部から出力するデジタルループフィルタ（１４）であって、該デジタルループフィルタの入力部が上記フェーズ検出器（１１、１２、１３）の出力部に接続され、該デジタルループフィルタの出力部がデジタル量子化・レート変換器（１５）の入力部に接続されているデジタルループフィルタ（１４）とを備え、
   上記デジタル量子化・レート変換器（１５）が、上記デジタルループフィルタ（１４）の出力部に接続された入力部と、上記デジタル制御発振器（４）の入力部に接続された出力部とを有し、上記デジタル量子化・レート変換器（１５）が、上記出力周波数を設定するために、入力値である、上記デジタルループフィルタ（１４）にてフィルタ処理された信号を、ワード長が減少した出力値へと、再度量子化し、上記デジタル制御発振器（４）の入力部に出力する、量子化器（４０、４５）を備えていることを特徴とするデジタル位相同期回路。
2. 上記量子化器（４０、４５）が、上記量子化器（４０、４５）の入力部への入力信号または上記量子化器（４０、４５）の出力部からの出力信号に対してサンプリングレートを増加させるサンプリングレート変換器（４１；４３、４４）を備えていることを特徴とする、請求項１に記載のデジタル位相同期回路。
3. 上記量子化器（４０、４５）のクロックが、分周器（４２）を用いて上記デジタル制御発振器（４）の出力周波数から導き出されることを特徴とする、請求項１または２に記載のデジタル位相同期回路。
4. 上記量子化器（４５）が、ノイズシェーパを備えていることを特徴とする、請求項１ないし３のいずれかに記載のデジタル位相同期回路。
5. 上記デルタシグマ周波数決定器（１１）は、
   マルチモード分周器（２０）と、
   上記マルチモード分周器の出力部に接続された入力部を有するフェーズ比較器であって、上記マルチモード分周器（２０）の分周比を選択するために、上記マルチモード分周器（２０）の制御入力部（２３）に、該フェーズ比較器からの出力信号がフィードバックされるようになっている、フェーズ比較器（２１）とを備えていることを特徴とする、請求項１ないし４のいずれかに記載のデジタル位相同期回路。
6. 上記デルタシグマ周波数決定器（１１）の出力部に接続された入力部を有し、上記デジタルループフィルタ（１４）を駆動するために、周波数値を含むデジタル信号を生成する、デジタル周波数制御器（１２）を備えていることを特徴とする、請求項１ないし５のいずれかに記載のデジタル位相同期回路。
7. 上記デジタルループフィルタ（１４）が、３次またはそれより高い次数のものであることを特徴とする、請求項１ないし６のいずれかに記載のデジタル位相同期回路。
8. 上記デジタルループフィルタ（１４）が、バターワース（Butterworth）、ベッセル（Bessel）、チェビシェフ（Chebishev）またはカウア（Cauer）タイプであることを特徴とする、請求項１ないし７のいずれかに記載のデジタル位相同期回路。
9. 上記デジタルループフィルタ（１４）が、ウエーブデジタルフィルタであることを特徴とする、請求項１ないし８のいずれかに記載のデジタル位相同期回路。
10. 上記デジタル周波数制御器（１２）と上記デジタルループフィルタ（１４）との間に配置されたデジタル積分器（１３）を備えていることを特徴とする、請求項６に記載のデジタル位相同期回路。
11. 出力周波数を生成するデジタル制御発振器（４）と、
    基準周波数と上記デジタル制御発振器（４）の出力周波数に依存した周波数との間のフェーズ差を検出するとともに、上記フェーズ差をデジタル制御信号に変換して出力するものであり、デルタシグマ周波数決定器（１１）を有する、フェーズ検出器（１１、１２、１３）と、
    上記デジタル制御信号をフィルタ処理して出力部から出力するデジタルループフィルタ（１４）であって、該デジタルループフィルタの入力部が上記フェーズ検出器（１１、１２、１３）の出力部に接続され、該デジタルループフィルタの出力部がデジタル量子化・レート変換器（１５）の入力部に接続されているデジタルループフィルタ（１４）とを備え、
    上記デジタル量子化・レート変換器（１５）が、上記デジタルループフィルタ（１４）の出力部と上記デジタル制御発振器（４）の入力部との間に配置され、上記デジタル量子化・レート変換器（１５）が、上記出力周波数を設定するために、サンプリングレートを増加させるサンプリングレート変換器（４１；４３、４４）を備えていることを特徴とするデジタル位相同期回路。
12. 上記デジタル量子化・レート変換器（１５）が、
    上記デジタルループフィルタ（１４）の出力部と上記サンプリングレート変換器（４１）の入力部との間に接続され、または、上記サンプリングレート変換器の第１段（４３）の出力部と上記サンプリングレート変換器の第２段（４４）の入力部との間に接続されて、入力値を、ワード長が減少した出力値へと、再度量子化する、量子化器（４０、４５）を備えていることを特徴とする、請求項１１に記載のデジタル位相同期回路。
13. 上記量子化器（４０、４５）のクロックが、分周器（４２）を用いて上記デジタル制御発振器（４）の出力周波数から導き出されることを特徴とする、請求項１２に記載のデジタル位相同期回路。
14. 上記サンプリングレート変換器の第１段（４３）の出力部と上記サンプリングレート変換器の第２段（４４）の入力部との間に接続された上記量子化器（４５）が、ノイズシェーパを備えていることを特徴とする、請求項１２または１３に記載のデジタル位相同期回路。
15. 上記デルタシグマ周波数決定器（１１）は、
    マルチモード分周器（２０）と、
    上記マルチモード分周器の出力部に接続された入力部を有するフェーズ比較器であって、上記マルチモード分周器（２０）の分周比を選択するために、上記マルチモード分周器（２０）の制御入力部（２３）に、該フェーズ比較器からの出力信号がフィードバックされるようになっている、フェーズ比較器（２１）とを備えていることを特徴とする、請求項１１ないし１４のいずれかに記載のデジタル位相同期回路。
16. 上記デルタシグマ周波数決定器（１１）の出力部に接続された入力部を有し、上記デジタルループフィルタ（１４）を駆動するために、周波数値を含むデジタル信号を生成する、デジタル周波数制御器（１２）を備えていることを特徴とする、請求項１１ないし１５のいずれかに記載のデジタル位相同期回路。
17. 上記デジタルループフィルタ（１４）が、３次またはそれより高い次数のものであることを特徴とする、請求項１１ないし１６のいずれかに記載のデジタル位相同期回路。
18. 上記デジタルループフィルタ（１４）が、バターワース（Butterworth）、ベッセル（Bessel）、チェビシェフ（Chebishev）またはカウア（Cauer）タイプであることを特徴とする、請求項１１ないし１７のいずれかに記載のデジタル位相同期回路。
19. 上記デジタルループフィルタ（１４）が、ウエーブデジタルフィルタであることを特徴とする、請求項１１ないし１８のいずれかに記載のデジタル位相同期回路。
20. 上記デジタル周波数制御器（１２）と上記デジタルループフィルタ（１４）との間に配置されたデジタル積分器（１３）を備えていることを特徴とする、請求項１６に記載のデジタル位相同期回路。
21. 出力周波数を生成するデジタル制御発振器（４）と、
    基準周波数と上記デジタル制御発振器（４）の出力周波数に依存した周波数との間のフェーズ差を検出するとともに、上記フェーズ差をデジタル制御信号に変換して出力するものであり、デルタシグマ周波数決定器（１１）を有する、フェーズ検出器（１１、１２、１３）と、
    上記出力周波数を設定するために、上記デジタル制御信号をフィルタ処理して出力部から出力するデジタルループフィルタ（１４）であって、該デジタルループフィルタの入力部が上記フェーズ検出器（１１、１２、１３）の出力部に接続され、該デジタルループフィルタの出力部が上記デジタル制御発振器（４）の入力部に接続されているデジタルループフィルタ（１４）と、
    上記デルタシグマ周波数決定器（１１）の出力部に接続された入力部を有し、上記デジタルループフィルタ（１４）を駆動するために、周波数値を含むデジタル信号を出力するマルチプレクサ（３０）を有するデジタル周波数制御器（１２）を備えていることを特徴とするデジタル位相同期回路。

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