JP2002100981A - Ｐｌｌ回路、位相固定方法、記録媒体 - Google Patents
Ｐｌｌ回路、位相固定方法、記録媒体Info
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- JP2002100981A JP2002100981A JP2000289840A JP2000289840A JP2002100981A JP 2002100981 A JP2002100981 A JP 2002100981A JP 2000289840 A JP2000289840 A JP 2000289840A JP 2000289840 A JP2000289840 A JP 2000289840A JP 2002100981 A JP2002100981 A JP 2002100981A
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Abstract
(57)【要約】
【課題】 非同期ディジタル回路あるいはアナログ回路
の使用を回避して高集積化を図るＰＬＬ回路を提供す
る。 【解決手段】 入力アナログ信号の電圧に基づき出力ア
ナログ信号を出力するＶＣＯ１０と、出力アナログ信号
の周波数Fa+Δfからローカルアナログ信号の周波数を現
じた周波数Floの比較用デジタル信号を出力する比較用
デジタル信号出力部２０と、比較用デジタル信号とＤＤ
Ｓ５０の出力する目標ディジタル信号とを乗算するディ
ジタル掛け算器３０と、ディジタル掛け算手段の出力の
内、低い周波数帯域の成分を抽出するディジタルループ
フィルタ３２と、ディジタルループフィルタ３２の出力
に基づき、入力アナログ信号を出力する入力アナログ信
号出力部４０と、を備え、比較用デジタル信号と目標デ
ィジタル信号との位相差の計測に、ディジタル回路を用
いることができ、ＰＬＬ回路の高集積化を可能とする。
の使用を回避して高集積化を図るＰＬＬ回路を提供す
る。 【解決手段】 入力アナログ信号の電圧に基づき出力ア
ナログ信号を出力するＶＣＯ１０と、出力アナログ信号
の周波数Fa+Δfからローカルアナログ信号の周波数を現
じた周波数Floの比較用デジタル信号を出力する比較用
デジタル信号出力部２０と、比較用デジタル信号とＤＤ
Ｓ５０の出力する目標ディジタル信号とを乗算するディ
ジタル掛け算器３０と、ディジタル掛け算手段の出力の
内、低い周波数帯域の成分を抽出するディジタルループ
フィルタ３２と、ディジタルループフィルタ３２の出力
に基づき、入力アナログ信号を出力する入力アナログ信
号出力部４０と、を備え、比較用デジタル信号と目標デ
ィジタル信号との位相差の計測に、ディジタル回路を用
いることができ、ＰＬＬ回路の高集積化を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop）回路に関する。
cked Loop）回路に関する。
【０００２】
【従来の技術】従来のＰＬＬ回路の構成は、特開2000-1
83731にも記載されており、図７に特開2000-183731に記
載のＰＬＬ回路を示す。
83731にも記載されており、図７に特開2000-183731に記
載のＰＬＬ回路を示す。
【０００３】図７に記載のＰＬＬ回路は、DATAとCLKと
の位相差を位相比較回路１２１でとり、ループフィルタ
１２２で平滑化して、ＶＣＯ（Voltage Controlled Osc
illator）１２３に与える。ＶＣＯ１２３は、位相差を
一定の値に保つために、CLK周波数を高くあるいは低く
する。ここで、特開2000-183731には特に記載がない
が、位相比較回路１２１、ループフィルタ１２２には非
同期デジタル回路あるいはアナログ回路が使用される。
の位相差を位相比較回路１２１でとり、ループフィルタ
１２２で平滑化して、ＶＣＯ（Voltage Controlled Osc
illator）１２３に与える。ＶＣＯ１２３は、位相差を
一定の値に保つために、CLK周波数を高くあるいは低く
する。ここで、特開2000-183731には特に記載がない
が、位相比較回路１２１、ループフィルタ１２２には非
同期デジタル回路あるいはアナログ回路が使用される。
【０００４】
【発明が解決しようとする課題】しかしながら、非同期
デジタル回路あるいはアナログ回路の使用は、ＰＬＬ回
路の高集積化を妨げる。
デジタル回路あるいはアナログ回路の使用は、ＰＬＬ回
路の高集積化を妨げる。
【０００５】そこで、本発明は、非同期ディジタル回路
あるいはアナログ回路の使用を回避して高集積化を図る
ＰＬＬ回路等を提供することを課題とする。
あるいはアナログ回路の使用を回避して高集積化を図る
ＰＬＬ回路等を提供することを課題とする。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、入力アナログ信号の電圧に基づき出力アナログ信号
を出力する電圧制御発振手段と、出力アナログ信号に基
づき比較用デジタル信号を出力する比較用デジタル信号
出力手段と、比較用デジタル信号と目標ディジタル信号
とを乗算するディジタル掛け算手段と、ディジタル掛け
算手段の出力の内、低い周波数帯域の成分を積分するデ
ィジタル積分フィルタと、ディジタル積分フィルタの出
力に基づき、入力アナログ信号を出力する入力アナログ
信号出力手段と、を備えるように構成される。
は、入力アナログ信号の電圧に基づき出力アナログ信号
を出力する電圧制御発振手段と、出力アナログ信号に基
づき比較用デジタル信号を出力する比較用デジタル信号
出力手段と、比較用デジタル信号と目標ディジタル信号
とを乗算するディジタル掛け算手段と、ディジタル掛け
算手段の出力の内、低い周波数帯域の成分を積分するデ
ィジタル積分フィルタと、ディジタル積分フィルタの出
力に基づき、入力アナログ信号を出力する入力アナログ
信号出力手段と、を備えるように構成される。
【０００７】上記のように構成されたＰＬＬ回路によれ
ば、ディジタル掛け算手段が比較用デジタル信号と目標
ディジタル信号とを乗算し、ディジタル積分フィルタが
ディジタル掛け算手段の出力の内の低い周波数帯域の成
分を積分することにより、比較用デジタル信号と目標デ
ィジタル信号との位相差を計測する。よって、比較用デ
ジタル信号と目標ディジタル信号との位相差の計測に、
ディジタル回路を用いることができ、ＰＬＬ回路の高集
積化を可能とする。
ば、ディジタル掛け算手段が比較用デジタル信号と目標
ディジタル信号とを乗算し、ディジタル積分フィルタが
ディジタル掛け算手段の出力の内の低い周波数帯域の成
分を積分することにより、比較用デジタル信号と目標デ
ィジタル信号との位相差を計測する。よって、比較用デ
ジタル信号と目標ディジタル信号との位相差の計測に、
ディジタル回路を用いることができ、ＰＬＬ回路の高集
積化を可能とする。
【０００８】請求項２に記載の発明は、請求項１に記載
の発明であって、比較用デジタル信号出力手段は、ロー
カルアナログ信号を生成するローカル信号源と、出力ア
ナログ信号と、ローカルアナログ信号とを混合するミキ
サと、ミキサの出力の内、低い周波数帯域の成分を抽出
するローパスフィルタと、ローパスフィルタの出力をデ
ジタルの信号に変換するＡ／Ｄコンバータと、を有する
ように構成される。
の発明であって、比較用デジタル信号出力手段は、ロー
カルアナログ信号を生成するローカル信号源と、出力ア
ナログ信号と、ローカルアナログ信号とを混合するミキ
サと、ミキサの出力の内、低い周波数帯域の成分を抽出
するローパスフィルタと、ローパスフィルタの出力をデ
ジタルの信号に変換するＡ／Ｄコンバータと、を有する
ように構成される。
【０００９】請求項３に記載の発明は、請求項１に記載
の発明であって、入力アナログ信号出力手段は、ディジ
タル積分フィルタの出力をアナログの信号に変換するＤ
／Ａコンバータを有するように構成される。
の発明であって、入力アナログ信号出力手段は、ディジ
タル積分フィルタの出力をアナログの信号に変換するＤ
／Ａコンバータを有するように構成される。
【００１０】請求項４に記載の発明は、請求項１に記載
の発明であって、目標ディジタル信号は、ダイレクトデ
ィジタルシンセサイザから出力されるように構成され
る。
の発明であって、目標ディジタル信号は、ダイレクトデ
ィジタルシンセサイザから出力されるように構成され
る。
【００１１】請求項５に記載の発明は、請求項２に記載
の発明であって、出力アナログ信号の周波数が、ローカ
ルアナログ信号の周波数と目標ディジタル信号の周波数
を加えた値になるような、調節入力アナログ信号を電圧
制御発振手段にを与える周波数調節手段を備えるように
構成される。
の発明であって、出力アナログ信号の周波数が、ローカ
ルアナログ信号の周波数と目標ディジタル信号の周波数
を加えた値になるような、調節入力アナログ信号を電圧
制御発振手段にを与える周波数調節手段を備えるように
構成される。
【００１２】請求項６に記載の発明は、請求項５に記載
の発明であって、周波数調節手段は、調節入力アナログ
信号のディジタルデータを記録する調節用データ記録メ
モリと、電圧値記録メモリの出力をアナログの信号に変
換するＤ／Ａコンバータと、を有するように構成され
る。
の発明であって、周波数調節手段は、調節入力アナログ
信号のディジタルデータを記録する調節用データ記録メ
モリと、電圧値記録メモリの出力をアナログの信号に変
換するＤ／Ａコンバータと、を有するように構成され
る。
【００１３】請求項７に記載の発明は、請求項６に記載
の発明であって、入力アナログ信号出力手段は、ディジ
タル積分フィルタの出力をアナログの信号に変換するＤ
／Ａコンバータを有し、調節用データ記録メモリの出力
とディジタルローパスフィルタの出力がマルチプレクサ
に接続されており、入力アナログ信号出力手段のＤ／Ａ
コンバータと周波数調節手段のＤ／Ａコンバータとは共
用であり、Ｄ／Ａコンバータはマルチプレクサの出力を
アナログの信号に変換するように構成される。
の発明であって、入力アナログ信号出力手段は、ディジ
タル積分フィルタの出力をアナログの信号に変換するＤ
／Ａコンバータを有し、調節用データ記録メモリの出力
とディジタルローパスフィルタの出力がマルチプレクサ
に接続されており、入力アナログ信号出力手段のＤ／Ａ
コンバータと周波数調節手段のＤ／Ａコンバータとは共
用であり、Ｄ／Ａコンバータはマルチプレクサの出力を
アナログの信号に変換するように構成される。
【００１４】請求項８に記載の発明は、請求項１に記載
の発明であって、比較用デジタル信号出力手段は、出力
アナログ信号の周波数を１／Ｎ倍（Ｎは０を超える正
数）したアナログ信号を出力する分周手段と、分周手段
の出力をデジタルの信号に変換するＡ／Ｄコンバータ
と、を有するように構成される。
の発明であって、比較用デジタル信号出力手段は、出力
アナログ信号の周波数を１／Ｎ倍（Ｎは０を超える正
数）したアナログ信号を出力する分周手段と、分周手段
の出力をデジタルの信号に変換するＡ／Ｄコンバータ
と、を有するように構成される。
【００１５】請求項９に記載の発明は、請求項１に記載
の発明であって、目標ディジタル信号は、比較用デジタ
ル信号出力手段および入力アナログ信号出力手段に与え
られる基準クロックの周波数を１／Ｍ倍（Ｍは０を超え
る正数）し、Ａ／Ｄ変換して得られるように構成され
る。
の発明であって、目標ディジタル信号は、比較用デジタ
ル信号出力手段および入力アナログ信号出力手段に与え
られる基準クロックの周波数を１／Ｍ倍（Ｍは０を超え
る正数）し、Ａ／Ｄ変換して得られるように構成され
る。
【００１６】請求項１０に記載の発明は、請求項１ない
し９のいずれか一項に記載の発明であって、ディジタル
積分フィルタはディジタルループフィルタであるもので
ある。
し９のいずれか一項に記載の発明であって、ディジタル
積分フィルタはディジタルループフィルタであるもので
ある。
【００１７】請求項１１に記載の発明は、入力アナログ
信号の電圧に基づき出力アナログ信号を出力する電圧制
御発振工程と、出力アナログ信号に基づき比較用デジタ
ル信号を出力する比較用デジタル信号出力工程と、比較
用デジタル信号と目標ディジタル信号とを乗算するディ
ジタル掛け算工程と、ディジタル掛け算工程の出力の
内、低い周波数帯域の成分を積分するディジタル積分フ
ィルタと、ディジタル積分フィルタの出力に基づき、入
力アナログ信号を出力する入力アナログ信号出力工程
と、を備えた位相固定方法である。
信号の電圧に基づき出力アナログ信号を出力する電圧制
御発振工程と、出力アナログ信号に基づき比較用デジタ
ル信号を出力する比較用デジタル信号出力工程と、比較
用デジタル信号と目標ディジタル信号とを乗算するディ
ジタル掛け算工程と、ディジタル掛け算工程の出力の
内、低い周波数帯域の成分を積分するディジタル積分フ
ィルタと、ディジタル積分フィルタの出力に基づき、入
力アナログ信号を出力する入力アナログ信号出力工程
と、を備えた位相固定方法である。
【００１８】請求項１２に記載の発明は、入力アナログ
信号の電圧に基づき出力アナログ信号を出力する電圧制
御発振手段と、出力アナログ信号に基づき比較用デジタ
ル信号を出力する比較用デジタル信号出力手段と、入力
に基づき入力アナログ信号を出力する入力アナログ信号
出力手段と、を有するＰＬＬ回路において、位相固定処
理をコンピュータに実行させるためのプログラムを記録
したコンピュータによって読み取り可能な記録媒体であ
って、比較用デジタル信号と目標ディジタル信号とを乗
算するディジタル掛け算処理と、ディジタル掛け算工程
の出力の内、低い周波数帯域の成分を積分して、入力ア
ナログ信号出力手段に供給するディジタル積分フィルタ
リング処理と、をコンピュータに実行させるためのプロ
グラムを記録したコンピュータによって読み取り可能な
記録媒体である。
信号の電圧に基づき出力アナログ信号を出力する電圧制
御発振手段と、出力アナログ信号に基づき比較用デジタ
ル信号を出力する比較用デジタル信号出力手段と、入力
に基づき入力アナログ信号を出力する入力アナログ信号
出力手段と、を有するＰＬＬ回路において、位相固定処
理をコンピュータに実行させるためのプログラムを記録
したコンピュータによって読み取り可能な記録媒体であ
って、比較用デジタル信号と目標ディジタル信号とを乗
算するディジタル掛け算処理と、ディジタル掛け算工程
の出力の内、低い周波数帯域の成分を積分して、入力ア
ナログ信号出力手段に供給するディジタル積分フィルタ
リング処理と、をコンピュータに実行させるためのプロ
グラムを記録したコンピュータによって読み取り可能な
記録媒体である。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２０】第一の実施形態 図１は、本発明の第一の実施形態にかかるＰＬＬ（Phas
e Locked Loop）回路の構成を示すブロック図である。
本発明の第一の実施形態にかかるＰＬＬ回路は、ＶＣＯ
（Voltage Controlled Oscillator：電圧制御発振器）
１０、比較用デジタル信号出力部２０、ディジタル掛け
算器３０、ディジタルループフィルタ３２、マルチプレ
クサ３４、入力アナログ信号出力部４０、ＤＤＳ（Dire
ct Digital Synthesizer：ダイレクトディジタルシンセ
サイザ）５０、周波数調節部６０、クロック基準源７０
を備える。
e Locked Loop）回路の構成を示すブロック図である。
本発明の第一の実施形態にかかるＰＬＬ回路は、ＶＣＯ
（Voltage Controlled Oscillator：電圧制御発振器）
１０、比較用デジタル信号出力部２０、ディジタル掛け
算器３０、ディジタルループフィルタ３２、マルチプレ
クサ３４、入力アナログ信号出力部４０、ＤＤＳ（Dire
ct Digital Synthesizer：ダイレクトディジタルシンセ
サイザ）５０、周波数調節部６０、クロック基準源７０
を備える。
【００２１】ＶＣＯ１０は、入力アナログ信号に基づ
き、出力アナログ信号を出力する。より詳細には、入力
アナログ信号の電圧に基づき、出力アナログ信号の周波
数を変更する。ＶＣＯ１０の出力する出力アナログ信号
の周波数は、後述する周波数調節部６０によって、Faに
設定される。しかし、温度、電源電圧等の変動による誤
差により、出力アナログ信号の周波数はFa＋Δｆとな
る。ただし、Δｆは誤差である。しかし、後に出力アナ
ログ信号の周波数はFaに固定される。
き、出力アナログ信号を出力する。より詳細には、入力
アナログ信号の電圧に基づき、出力アナログ信号の周波
数を変更する。ＶＣＯ１０の出力する出力アナログ信号
の周波数は、後述する周波数調節部６０によって、Faに
設定される。しかし、温度、電源電圧等の変動による誤
差により、出力アナログ信号の周波数はFa＋Δｆとな
る。ただし、Δｆは誤差である。しかし、後に出力アナ
ログ信号の周波数はFaに固定される。
【００２２】比較用デジタル信号出力部２０は、出力ア
ナログ信号に基づき、比較用デジタル信号を出力する。
より詳細には、出力アナログ信号の周波数に所定の変換
を行った値を比較用デジタル信号の周波数とする。比較
用デジタル信号出力部２０は、ローカル信号源２２、ミ
キサ２４、ローパスフィルタ２６、Ａ／Ｄコンバータ２
８を有する。
ナログ信号に基づき、比較用デジタル信号を出力する。
より詳細には、出力アナログ信号の周波数に所定の変換
を行った値を比較用デジタル信号の周波数とする。比較
用デジタル信号出力部２０は、ローカル信号源２２、ミ
キサ２４、ローパスフィルタ２６、Ａ／Ｄコンバータ２
８を有する。
【００２３】ローカル信号源２２は、所定の周波数Flo
の正弦波のローカルアナログ信号を生成する。ミキサ２
４は、出力アナログ信号とローカルアナログ信号とを混
合して出力する。ミキサ２４の出力する信号の周波数
は、Fa＋Δｆ±Floとなる。ローパスフィルタ２６は、
ミキサ２４の出力のうち低周波の帯域の成分を抽出す
る。すなわち、Fa＋Δｆ‐Floの周波数の信号を抽出す
る。Ａ／Ｄコンバータ２８は、ローパスフィルタ２６の
出力をＡ／Ｄ変換する。すなわち、アナログデータから
デジタルデータに変換する。Ａ／Ｄコンバータ２８の出
力が比較用ディジタル信号となる。
の正弦波のローカルアナログ信号を生成する。ミキサ２
４は、出力アナログ信号とローカルアナログ信号とを混
合して出力する。ミキサ２４の出力する信号の周波数
は、Fa＋Δｆ±Floとなる。ローパスフィルタ２６は、
ミキサ２４の出力のうち低周波の帯域の成分を抽出す
る。すなわち、Fa＋Δｆ‐Floの周波数の信号を抽出す
る。Ａ／Ｄコンバータ２８は、ローパスフィルタ２６の
出力をＡ／Ｄ変換する。すなわち、アナログデータから
デジタルデータに変換する。Ａ／Ｄコンバータ２８の出
力が比較用ディジタル信号となる。
【００２４】ディジタル掛け算器３０は、比較用ディジ
タル信号と、後述するＤＤＳ５０が出力する目標ディジ
タル信号とを乗算して出力する。ここで仮に、比較用デ
ィジタル信号をsin(ωt+θ)、目標ディジタル信号をsin
(ω’t+θ’)とすると、ディジタル掛け算器３０の出力
は、図２に示す式（１）のようになる。
タル信号と、後述するＤＤＳ５０が出力する目標ディジ
タル信号とを乗算して出力する。ここで仮に、比較用デ
ィジタル信号をsin(ωt+θ)、目標ディジタル信号をsin
(ω’t+θ’)とすると、ディジタル掛け算器３０の出力
は、図２に示す式（１）のようになる。
【００２５】ディジタルループフィルタ３２は、ディジ
タル回路で構成された積分回路である。ディジタルルー
プフィルタ３２は、ディジタル掛け算器３０の出力のう
ち、高い周波数帯域の成分は、積分回路の周波数特性に
よって無視しても良い程度まで減衰され、低い周波数帯
域の成分のみを積分する。よって、ディジタルループフ
ィルタ３２の出力は、図２に示す式（１）から高周波成
分を取り除いた、式（２）を積分したものとなる。ここ
で、比較用ディジタル信号と、目標ディジタル信号との
周波数が十分に近ければ、式（２）は、式（３）のよう
になる。すなわち、ディジタルループフィルタ３２の出
力は、比較用ディジタル信号と、目標ディジタル信号と
の位相差θ−θ’の積分となる。
タル回路で構成された積分回路である。ディジタルルー
プフィルタ３２は、ディジタル掛け算器３０の出力のう
ち、高い周波数帯域の成分は、積分回路の周波数特性に
よって無視しても良い程度まで減衰され、低い周波数帯
域の成分のみを積分する。よって、ディジタルループフ
ィルタ３２の出力は、図２に示す式（１）から高周波成
分を取り除いた、式（２）を積分したものとなる。ここ
で、比較用ディジタル信号と、目標ディジタル信号との
周波数が十分に近ければ、式（２）は、式（３）のよう
になる。すなわち、ディジタルループフィルタ３２の出
力は、比較用ディジタル信号と、目標ディジタル信号と
の位相差θ−θ’の積分となる。
【００２６】マルチプレクサ３４は、ディジタルループ
フィルタ３２の出力と後述するプリチューンＲＯＭ（Re
ad Only Memory）６２の出力とを入力とする。マルチプ
レクサ３４は、まず、プリチューンＲＯＭ６２の出力を
出力し、一定時間経過後に、ディジタルループフィルタ
３２の出力を出力とする。
フィルタ３２の出力と後述するプリチューンＲＯＭ（Re
ad Only Memory）６２の出力とを入力とする。マルチプ
レクサ３４は、まず、プリチューンＲＯＭ６２の出力を
出力し、一定時間経過後に、ディジタルループフィルタ
３２の出力を出力とする。
【００２７】入力アナログ信号出力部４０は、ディジタ
ルループフィルタ３２の出力およびプリチューンＲＯＭ
６２の出力に基づき、ＶＣＯ１０に与える入力アナログ
信号を出力する。入力アナログ信号出力部４０は、Ｄ／
Ａコンバータ４４、ローパスフィルタ４６を有する。
ルループフィルタ３２の出力およびプリチューンＲＯＭ
６２の出力に基づき、ＶＣＯ１０に与える入力アナログ
信号を出力する。入力アナログ信号出力部４０は、Ｄ／
Ａコンバータ４４、ローパスフィルタ４６を有する。
【００２８】Ｄ／Ａコンバータ４４は、マルチプレクサ
３４の出力をＤ／Ａ変換する。すなわち、デジタルデー
タからアナログデータに変換する。ローパスフィルタ４
６は、Ｄ／Ａコンバータ４４の出力の低周波帯域の成分
を抽出して、出力する。ローパスフィルタ４６の出力
が、入力アナログ信号である。
３４の出力をＤ／Ａ変換する。すなわち、デジタルデー
タからアナログデータに変換する。ローパスフィルタ４
６は、Ｄ／Ａコンバータ４４の出力の低周波帯域の成分
を抽出して、出力する。ローパスフィルタ４６の出力
が、入力アナログ信号である。
【００２９】ＤＤＳ５０は、与えられた周波数データに
基づき目標ディジタル信号を出力する。目標ディジタル
信号の周波数はFddsであり、Fa−Flo＝Fddsである。
基づき目標ディジタル信号を出力する。目標ディジタル
信号の周波数はFddsであり、Fa−Flo＝Fddsである。
【００３０】周波数調節部６０は、出力アナログ信号の
周波数が、ローカルアナログ信号の周波数Floと目標デ
ィジタル信号の周波数Fddsを加えた値Faになるような、
調節入力アナログ信号をＶＣＯ１０に与える。
周波数が、ローカルアナログ信号の周波数Floと目標デ
ィジタル信号の周波数Fddsを加えた値Faになるような、
調節入力アナログ信号をＶＣＯ１０に与える。
【００３１】周波数調節部６０は、プリチューンＲＯＭ
６２、Ｄ／Ａコンバータ６４（４４）、ローパスフィル
タ６６（４６）を有する。プリチューンＲＯＭ６２は、
出力アナログ信号の周波数が、ローカルアナログ信号の
周波数Floと目標ディジタル信号の周波数Fddsを加えた
値Faになるような、調節入力アナログ信号のディジタル
データを記録する。ＶＣＯ１０は、入力信号の電圧で制
御されるので、調節入力アナログ信号のディジタルデー
タは、ＶＣＯ１０へ入力される信号の電圧値が、出力ア
ナログ信号の周波数をFaとするようになっている。Ｄ／
Ａコンバータ６４は、Ｄ／Ａコンバータ４４と共用であ
り、プリチューンＲＯＭ６２の出力をアナログデータに
変換する。ローパスフィルタ６６は、ローパスフィルタ
４６と共用であり、Ｄ／Ａコンバータ６４の出力の低周
波帯域の成分を抽出する。なお、マルチプレクサ３４を
使用しないで、Ｄ／Ａコンバータ６４と、Ｄ／Ａコンバ
ータ４４とを別々に設け、ローパスフィルタ６６と、ロ
ーパスフィルタ４６とを別々に設けてもよい。
６２、Ｄ／Ａコンバータ６４（４４）、ローパスフィル
タ６６（４６）を有する。プリチューンＲＯＭ６２は、
出力アナログ信号の周波数が、ローカルアナログ信号の
周波数Floと目標ディジタル信号の周波数Fddsを加えた
値Faになるような、調節入力アナログ信号のディジタル
データを記録する。ＶＣＯ１０は、入力信号の電圧で制
御されるので、調節入力アナログ信号のディジタルデー
タは、ＶＣＯ１０へ入力される信号の電圧値が、出力ア
ナログ信号の周波数をFaとするようになっている。Ｄ／
Ａコンバータ６４は、Ｄ／Ａコンバータ４４と共用であ
り、プリチューンＲＯＭ６２の出力をアナログデータに
変換する。ローパスフィルタ６６は、ローパスフィルタ
４６と共用であり、Ｄ／Ａコンバータ６４の出力の低周
波帯域の成分を抽出する。なお、マルチプレクサ３４を
使用しないで、Ｄ／Ａコンバータ６４と、Ｄ／Ａコンバ
ータ４４とを別々に設け、ローパスフィルタ６６と、ロ
ーパスフィルタ４６とを別々に設けてもよい。
【００３２】クロック基準源７０は、比較用デジタル信
号出力部２０のＡ／Ｄコンバータ２８、入力アナログ信
号出力部４０のＤ／Ａコンバータ４４、ＤＤＳ５０にク
ロック信号を供給する。
号出力部２０のＡ／Ｄコンバータ２８、入力アナログ信
号出力部４０のＤ／Ａコンバータ４４、ＤＤＳ５０にク
ロック信号を供給する。
【００３３】なお、ディジタル掛け算器３０、ディジタ
ルループフィルタ３２、マルチプレクサ３４、ＤＤＳ５
０、プリチューンＲＯＭ６２はＤＳＰ（Digital Signal
Processor）等によるソフトウェア演算ルーチンまたは
ディジタル同期回路による演算器とすることができる。
ルループフィルタ３２、マルチプレクサ３４、ＤＤＳ５
０、プリチューンＲＯＭ６２はＤＳＰ（Digital Signal
Processor）等によるソフトウェア演算ルーチンまたは
ディジタル同期回路による演算器とすることができる。
【００３４】次に、本発明の第一の実施形態にかかるＰ
ＬＬ回路の動作を図３のフローチャートを参照しながら
説明する。
ＬＬ回路の動作を図３のフローチャートを参照しながら
説明する。
【００３５】まず、ＶＣＯ１０のプリチューン（予備設
定）を行う（Ｓ１０）。すなわち、プリチューンＲＯＭ
６２に記録されたディジタルデータを読み出す。このデ
ィジタルデータは、マルチプレクサ３４を介して、Ｄ／
Ａコンバータ４４に入力される。Ｄ／Ａコンバータ４４
は、このディジタルデータをアナログデータに変換し、
ローパスフィルタ４６により低周波帯域の成分が抽出さ
れて、ＶＣＯ１０に入力される。これにより、ＶＣＯ１
０が出力する出力アナログ信号の周波数がFa（=Flo+Fdd
s）に設定される。しかし、温度、電源電圧などの変動
による誤差により、出力アナログ信号の周波数がFa＋Δ
ｆとなる。なお、このときマルチプレクサ３４は、プリ
チューンＲＯＭ６２の出力を出力とする。
定）を行う（Ｓ１０）。すなわち、プリチューンＲＯＭ
６２に記録されたディジタルデータを読み出す。このデ
ィジタルデータは、マルチプレクサ３４を介して、Ｄ／
Ａコンバータ４４に入力される。Ｄ／Ａコンバータ４４
は、このディジタルデータをアナログデータに変換し、
ローパスフィルタ４６により低周波帯域の成分が抽出さ
れて、ＶＣＯ１０に入力される。これにより、ＶＣＯ１
０が出力する出力アナログ信号の周波数がFa（=Flo+Fdd
s）に設定される。しかし、温度、電源電圧などの変動
による誤差により、出力アナログ信号の周波数がFa＋Δ
ｆとなる。なお、このときマルチプレクサ３４は、プリ
チューンＲＯＭ６２の出力を出力とする。
【００３６】次に、ＶＣＯ１０は周波数がFa＋Δｆの出
力アナログ信号を出力する（Ｓ１２）。比較用デジタル
信号出力部２０は、出力アナログ信号を受けて比較用デ
ジタル信号を出力する（Ｓ１４）。すなわち、ミキサ２
４が、出力アナログ信号とローカルアナログ信号とを混
合し、周波数がFa＋Δｆ±Floとなる信号を出力する。
この信号の内、高周波の成分はローパスフィルタ２６に
より取り除かれ、Fa＋Δｆ‐Floの周波数の信号が、Ａ
／Ｄコンバータ２８により比較用ディジタル信号に変換
されて出力される。
力アナログ信号を出力する（Ｓ１２）。比較用デジタル
信号出力部２０は、出力アナログ信号を受けて比較用デ
ジタル信号を出力する（Ｓ１４）。すなわち、ミキサ２
４が、出力アナログ信号とローカルアナログ信号とを混
合し、周波数がFa＋Δｆ±Floとなる信号を出力する。
この信号の内、高周波の成分はローパスフィルタ２６に
より取り除かれ、Fa＋Δｆ‐Floの周波数の信号が、Ａ
／Ｄコンバータ２８により比較用ディジタル信号に変換
されて出力される。
【００３７】次に、ディジタル掛け算器３０が、比較用
ディジタル信号と目標ディジタル信号とを乗算する（Ｓ
１６）。すなわち、比較用デジタル信号出力部２０が出
力する比較用ディジタル信号と、ＤＤＳ５０が出力する
目標ディジタル信号とを、ディジタル掛け算器３０が乗
算して出力する。比較用ディジタル信号の周波数は、Fa
＋Δｆ‐Floであり、目標ディジタル信号の周波数は、F
ddsである。ＶＣＯ１０のプリチューンが良好であると
仮定すれば、比較用ディジタル信号の周波数と目標ディ
ジタル信号の周波数とは、ほぼ等しい。なぜなら、Δｆ
がほぼ０であり、Fa‐Flo=Fddsだからである。ディジタ
ル掛け算器３０の出力は、図２に示す式（１）のような
ものである。ただし、上記のように、比較用ディジタル
信号をsin(ωt+θ)、目標ディジタル信号をsin(ω’t+
θ’)とする。
ディジタル信号と目標ディジタル信号とを乗算する（Ｓ
１６）。すなわち、比較用デジタル信号出力部２０が出
力する比較用ディジタル信号と、ＤＤＳ５０が出力する
目標ディジタル信号とを、ディジタル掛け算器３０が乗
算して出力する。比較用ディジタル信号の周波数は、Fa
＋Δｆ‐Floであり、目標ディジタル信号の周波数は、F
ddsである。ＶＣＯ１０のプリチューンが良好であると
仮定すれば、比較用ディジタル信号の周波数と目標ディ
ジタル信号の周波数とは、ほぼ等しい。なぜなら、Δｆ
がほぼ０であり、Fa‐Flo=Fddsだからである。ディジタ
ル掛け算器３０の出力は、図２に示す式（１）のような
ものである。ただし、上記のように、比較用ディジタル
信号をsin(ωt+θ)、目標ディジタル信号をsin(ω’t+
θ’)とする。
【００３８】次に、ディジタルループフィルタ３２が、
ディジタル掛け算器３０の出力の内、低い周波数帯域の
成分を積分する（Ｓ１８）。図２に示す式（１）のよう
なディジタル掛け算器３０の出力から、低い周波数帯域
の成分を抽出すると、図２に示す式（２）のようにな
る。上記のように、比較用ディジタル信号の周波数と目
標ディジタル信号の周波数とは、ほぼ等しい。すなわ
ち、ωとω’とは、ほぼ等しい。よって、ディジタルル
ープフィルタ３２の出力は、図２に示す式（３）を積分
したものとなる。よって、ディジタルループフィルタ３
２の出力は、比較用ディジタル信号と、目標ディジタル
信号との位相差θ−θ’の積分となる。
ディジタル掛け算器３０の出力の内、低い周波数帯域の
成分を積分する（Ｓ１８）。図２に示す式（１）のよう
なディジタル掛け算器３０の出力から、低い周波数帯域
の成分を抽出すると、図２に示す式（２）のようにな
る。上記のように、比較用ディジタル信号の周波数と目
標ディジタル信号の周波数とは、ほぼ等しい。すなわ
ち、ωとω’とは、ほぼ等しい。よって、ディジタルル
ープフィルタ３２の出力は、図２に示す式（３）を積分
したものとなる。よって、ディジタルループフィルタ３
２の出力は、比較用ディジタル信号と、目標ディジタル
信号との位相差θ−θ’の積分となる。
【００３９】次に、ディジタルループフィルタ３２の出
力は、マルチプレクサ３４を介して、入力アナログ信号
出力部４０に入力され、入力アナログ信号出力部４０は
ＶＣＯ１０に与える入力アナログ信号を出力する（Ｓ２
０）。なお、このときマルチプレクサ３４は、ディジタ
ルループフィルタ３２の出力を出力とするように切りか
えられている。
力は、マルチプレクサ３４を介して、入力アナログ信号
出力部４０に入力され、入力アナログ信号出力部４０は
ＶＣＯ１０に与える入力アナログ信号を出力する（Ｓ２
０）。なお、このときマルチプレクサ３４は、ディジタ
ルループフィルタ３２の出力を出力とするように切りか
えられている。
【００４０】最後に、入力アナログ信号に基づき、ＶＣ
Ｏ１０が生成する出力アナログ信号の周波数がFa＋Δｆ
からFaに調整され、出力アナログ信号の周波数がFaに固
定される（Ｓ２２）。
Ｏ１０が生成する出力アナログ信号の周波数がFa＋Δｆ
からFaに調整され、出力アナログ信号の周波数がFaに固
定される（Ｓ２２）。
【００４１】なお、出力アナログ信号の周波数が固定さ
れるためには、ディジタルループフィルタ３２の出力が
固定値である必要がある。すなわち、図２に示す式
（３）の値が０である必要がある。よって、位相差θ−
θ’が１／２π（ＶＣＯ１０のＶ／Ｆ感度が逆極性の場
合は、３／２π）のときに、出力アナログ信号の周波数
が固定される。位相差が１／２π（あるいは３／２π）
になる態様を図４のグラフを用いて説明する。
れるためには、ディジタルループフィルタ３２の出力が
固定値である必要がある。すなわち、図２に示す式
（３）の値が０である必要がある。よって、位相差θ−
θ’が１／２π（ＶＣＯ１０のＶ／Ｆ感度が逆極性の場
合は、３／２π）のときに、出力アナログ信号の周波数
が固定される。位相差が１／２π（あるいは３／２π）
になる態様を図４のグラフを用いて説明する。
【００４２】まず、位相差が０から１／２πまでの場合
は、位相差が１／２πに向かって収束する。位相差が１
／２πからπまでの場合も、位相差が１／２πに向かっ
て収束する。位相差０からπまでの場合と、πから２π
までの場合とでは、ディジタル掛け算器３０とディジタ
ルループフィルタ３２とが逆特性で働くため、位相差が
πから３／２πまでの場合は、πになる方向に収束す
る。位相差が３／２πから２πまでの場合は、２π（＝
０）になる方向に収束する。よって、最終的には、位相
差が０から２πまでの場合は位相差が１／２πに向かっ
て収束する。位相差が固定されることで、出力アナログ
信号の周波数も固定される。
は、位相差が１／２πに向かって収束する。位相差が１
／２πからπまでの場合も、位相差が１／２πに向かっ
て収束する。位相差０からπまでの場合と、πから２π
までの場合とでは、ディジタル掛け算器３０とディジタ
ルループフィルタ３２とが逆特性で働くため、位相差が
πから３／２πまでの場合は、πになる方向に収束す
る。位相差が３／２πから２πまでの場合は、２π（＝
０）になる方向に収束する。よって、最終的には、位相
差が０から２πまでの場合は位相差が１／２πに向かっ
て収束する。位相差が固定されることで、出力アナログ
信号の周波数も固定される。
【００４３】ただし、ＶＣＯ１０のＶ／Ｆ感度が逆極性
の場合は、位相差が３／２πに向かって収束する。
の場合は、位相差が３／２πに向かって収束する。
【００４４】第一の実施形態によれば、ディジタル掛け
算器３０が比較用デジタル信号と目標ディジタル信号と
を乗算し、ディジタルループフィルタが積分器としての
機能を果たし、ディジタル掛け算器３０の出力の内の低
い周波数帯域の成分を積分することにより、比較用デジ
タル信号と目標ディジタル信号との位相差を計測する。
よって、比較用デジタル信号と目標ディジタル信号との
位相差の計測に、ディジタル回路を用いることができ、
ＰＬＬ回路の高集積化を可能とする。
算器３０が比較用デジタル信号と目標ディジタル信号と
を乗算し、ディジタルループフィルタが積分器としての
機能を果たし、ディジタル掛け算器３０の出力の内の低
い周波数帯域の成分を積分することにより、比較用デジ
タル信号と目標ディジタル信号との位相差を計測する。
よって、比較用デジタル信号と目標ディジタル信号との
位相差の計測に、ディジタル回路を用いることができ、
ＰＬＬ回路の高集積化を可能とする。
【００４５】第二の実施形態 第二の実施形態は、比較用デジタル信号出力部２０が、
ＶＣＯ１０の生成する出力アナログ信号を分周するとい
う点、およびプリチューンを行わない点で、第一の実施
形態と異なる。以下、第一の実施形態と同様な部分は、
同一の番号を付して説明を省略する。
ＶＣＯ１０の生成する出力アナログ信号を分周するとい
う点、およびプリチューンを行わない点で、第一の実施
形態と異なる。以下、第一の実施形態と同様な部分は、
同一の番号を付して説明を省略する。
【００４６】図５は、本発明の第二の実施形態にかかる
ＰＬＬ（Phase Locked Loop）回路の構成を示すブロッ
ク図である。本発明の第二の実施形態にかかるＰＬＬ回
路は、ＶＣＯ（Voltage Controlled Oscillator：電圧
制御発振器）１０、比較用デジタル信号出力部２０、デ
ィジタル掛け算器３０、ディジタルループフィルタ３
２、入力アナログ信号出力部４０、ＤＤＳ（Direct Dig
ital Synthesizer：ダイレクトディジタルシンセサイ
ザ）５０、クロック基準源７０を備える。
ＰＬＬ（Phase Locked Loop）回路の構成を示すブロッ
ク図である。本発明の第二の実施形態にかかるＰＬＬ回
路は、ＶＣＯ（Voltage Controlled Oscillator：電圧
制御発振器）１０、比較用デジタル信号出力部２０、デ
ィジタル掛け算器３０、ディジタルループフィルタ３
２、入力アナログ信号出力部４０、ＤＤＳ（Direct Dig
ital Synthesizer：ダイレクトディジタルシンセサイ
ザ）５０、クロック基準源７０を備える。
【００４７】ＶＣＯ１０、ディジタル掛け算器３０、デ
ィジタルループフィルタ３２、入力アナログ信号出力部
４０、ＤＤＳ５０、クロック基準源７０は第一の実施形
態と同様である。
ィジタルループフィルタ３２、入力アナログ信号出力部
４０、ＤＤＳ５０、クロック基準源７０は第一の実施形
態と同様である。
【００４８】比較用デジタル信号出力部２０は、分周器
２１、Ａ／Ｄコンバータ２８を有する。分周器２１は、
ＶＣＯ１０の生成する出力アナログ信号の周波数を１／
Ｎ倍（Ｎは０を超える正数）にして出力する。Ａ／Ｄコ
ンバータ２８は、分周器２１の出力をデジタルデータに
変換して出力する。
２１、Ａ／Ｄコンバータ２８を有する。分周器２１は、
ＶＣＯ１０の生成する出力アナログ信号の周波数を１／
Ｎ倍（Ｎは０を超える正数）にして出力する。Ａ／Ｄコ
ンバータ２８は、分周器２１の出力をデジタルデータに
変換して出力する。
【００４９】次に、本発明の第二の実施形態にかかるＰ
ＬＬ回路の動作を図３のフローチャートを参照しながら
説明する。ただし、第二の実施形態においてはプリチュ
ーン（Ｓ１０）を行わない。
ＬＬ回路の動作を図３のフローチャートを参照しながら
説明する。ただし、第二の実施形態においてはプリチュ
ーン（Ｓ１０）を行わない。
【００５０】まず、ＶＣＯ１０は出力アナログ信号を出
力する（Ｓ１２）。このときの出力アナログ信号の周波
数を２００ＭＨｚとする。比較用デジタル信号出力部２
０は、出力アナログ信号を受けて比較用デジタル信号を
出力する（Ｓ１４）。すなわち、分周器２１は、ＶＣＯ
１０の生成する出力アナログ信号の周波数を１／Ｎ倍
（Ｎは０を超える正数）にして出力する。例えば、Ｎ＝
１００とすれば、２００／１００＝２ＭＨｚのアナログ
の信号を出力する。そして、Ａ／Ｄコンバータ２８によ
り比較用ディジタル信号に変換されて出力される。
力する（Ｓ１２）。このときの出力アナログ信号の周波
数を２００ＭＨｚとする。比較用デジタル信号出力部２
０は、出力アナログ信号を受けて比較用デジタル信号を
出力する（Ｓ１４）。すなわち、分周器２１は、ＶＣＯ
１０の生成する出力アナログ信号の周波数を１／Ｎ倍
（Ｎは０を超える正数）にして出力する。例えば、Ｎ＝
１００とすれば、２００／１００＝２ＭＨｚのアナログ
の信号を出力する。そして、Ａ／Ｄコンバータ２８によ
り比較用ディジタル信号に変換されて出力される。
【００５１】次に、ディジタル掛け算器３０が、比較用
ディジタル信号と目標ディジタル信号とを乗算する（Ｓ
１６）。ここで、目標ディジタル信号が３ＭＨｚである
とする。そして、ディジタルループフィルタ３２が、デ
ィジタル掛け算器３０の出力の内、低い周波数帯域の成
分を積分する（Ｓ１８）。
ディジタル信号と目標ディジタル信号とを乗算する（Ｓ
１６）。ここで、目標ディジタル信号が３ＭＨｚである
とする。そして、ディジタルループフィルタ３２が、デ
ィジタル掛け算器３０の出力の内、低い周波数帯域の成
分を積分する（Ｓ１８）。
【００５２】次に、ディジタルループフィルタ３２の出
力は、入力アナログ信号出力部４０に入力され、入力ア
ナログ信号出力部４０はＶＣＯ１０に与える入力アナロ
グ信号を出力する（Ｓ２０）。
力は、入力アナログ信号出力部４０に入力され、入力ア
ナログ信号出力部４０はＶＣＯ１０に与える入力アナロ
グ信号を出力する（Ｓ２０）。
【００５３】最後に、入力アナログ信号に基づき、ＶＣ
Ｏ１０が生成する出力アナログ信号の周波数が調整さ
れ、出力アナログ信号の周波数が固定される（Ｓ２
２）。すなわち、比較用ディジタル信号と目標ディジタ
ル信号との位相差を固定することで、比較用ディジタル
信号の周波数２ＭＨｚが目標ディジタル信号の周波数３
ＭＨｚになるようにする。よって、出力アナログ信号の
周波数が３×Ｎ＝３×１００＝３００ＭＨｚに固定され
る。
Ｏ１０が生成する出力アナログ信号の周波数が調整さ
れ、出力アナログ信号の周波数が固定される（Ｓ２
２）。すなわち、比較用ディジタル信号と目標ディジタ
ル信号との位相差を固定することで、比較用ディジタル
信号の周波数２ＭＨｚが目標ディジタル信号の周波数３
ＭＨｚになるようにする。よって、出力アナログ信号の
周波数が３×Ｎ＝３×１００＝３００ＭＨｚに固定され
る。
【００５４】第二の実施形態によっても、第一の実施形
態同様の効果を奏する。
態同様の効果を奏する。
【００５５】第三の実施形態 第三の実施形態は、目標ディジタル信号の生成を、基準
クロックの周波数を１／Ｍ倍（Ｍは０を超える正数）
し、Ａ／Ｄ変換して行う点で、第二の実施形態と異な
る。以下、第二の実施形態と同様な部分は、同一の番号
を付して説明を省略する。
クロックの周波数を１／Ｍ倍（Ｍは０を超える正数）
し、Ａ／Ｄ変換して行う点で、第二の実施形態と異な
る。以下、第二の実施形態と同様な部分は、同一の番号
を付して説明を省略する。
【００５６】図６は、本発明の第三の実施形態にかかる
ＰＬＬ（Phase Locked Loop）回路の構成を示すブロッ
ク図である。本発明の第三の実施形態にかかるＰＬＬ回
路は、ＶＣＯ（Voltage Controlled Oscillator：電圧
制御発振器）１０、比較用デジタル信号出力部２０、デ
ィジタル掛け算器３０、ディジタルループフィルタ３
２、入力アナログ信号出力部４０、クロック基準源７
０、分周器８２、Ａ／Ｄコンバータ８４を備える。
ＰＬＬ（Phase Locked Loop）回路の構成を示すブロッ
ク図である。本発明の第三の実施形態にかかるＰＬＬ回
路は、ＶＣＯ（Voltage Controlled Oscillator：電圧
制御発振器）１０、比較用デジタル信号出力部２０、デ
ィジタル掛け算器３０、ディジタルループフィルタ３
２、入力アナログ信号出力部４０、クロック基準源７
０、分周器８２、Ａ／Ｄコンバータ８４を備える。
【００５７】ＶＣＯ１０、比較用デジタル信号出力部２
０、ディジタル掛け算器３０、ディジタルループフィル
タ３２、入力アナログ信号出力部４０、クロック基準源
７０（図示省略）は第二の実施形態と同様である。
０、ディジタル掛け算器３０、ディジタルループフィル
タ３２、入力アナログ信号出力部４０、クロック基準源
７０（図示省略）は第二の実施形態と同様である。
【００５８】分周器８２は、クロック基準源の生成する
クロック信号をの周波数を１／Ｍ倍（Ｍは０を超える正
数）にして出力する。Ａ／Ｄコンバータ８４は、分周器
８２の出力をデジタルデータに変換して出力する。
クロック信号をの周波数を１／Ｍ倍（Ｍは０を超える正
数）にして出力する。Ａ／Ｄコンバータ８４は、分周器
８２の出力をデジタルデータに変換して出力する。
【００５９】次に、本発明の第三の実施形態にかかるＰ
ＬＬ回路の動作を図３のフローチャートを参照しながら
説明する。ただし、第三の実施形態においてはプリチュ
ーン（Ｓ１０）を行わない。
ＬＬ回路の動作を図３のフローチャートを参照しながら
説明する。ただし、第三の実施形態においてはプリチュ
ーン（Ｓ１０）を行わない。
【００６０】まず、ＶＣＯ１０は出力アナログ信号を出
力する（Ｓ１２）。このときの出力アナログ信号の周波
数を２００ＭＨｚとする。比較用デジタル信号出力部２
０は、出力アナログ信号を受けて比較用デジタル信号を
出力する（Ｓ１４）。すなわち、分周器２１は、ＶＣＯ
１０の生成する出力アナログ信号の周波数を１／Ｎ倍
（Ｎは０を超える正数）にして出力する。例えば、Ｎ＝
１００とすれば、２００／１００＝２ＭＨｚのアナログ
の信号を出力する。そして、Ａ／Ｄコンバータ２８によ
り比較用ディジタル信号に変換されて出力される。
力する（Ｓ１２）。このときの出力アナログ信号の周波
数を２００ＭＨｚとする。比較用デジタル信号出力部２
０は、出力アナログ信号を受けて比較用デジタル信号を
出力する（Ｓ１４）。すなわち、分周器２１は、ＶＣＯ
１０の生成する出力アナログ信号の周波数を１／Ｎ倍
（Ｎは０を超える正数）にして出力する。例えば、Ｎ＝
１００とすれば、２００／１００＝２ＭＨｚのアナログ
の信号を出力する。そして、Ａ／Ｄコンバータ２８によ
り比較用ディジタル信号に変換されて出力される。
【００６１】次に、ディジタル掛け算器３０が、比較用
ディジタル信号と目標ディジタル信号とを乗算する（Ｓ
１６）。仮にＭ＝２、基準クロック１０ＭＨｚとすれ
ば、目標ディジタル信号が５ＭＨｚである。目標ディジ
タル信号は、クロック基準源７０の生成する基準クロッ
クを分周器８２により、周波数を１／Ｍ倍して、Ａ／Ｄ
コンバータ８４によりディジタルデータに変換して得ら
れる。
ディジタル信号と目標ディジタル信号とを乗算する（Ｓ
１６）。仮にＭ＝２、基準クロック１０ＭＨｚとすれ
ば、目標ディジタル信号が５ＭＨｚである。目標ディジ
タル信号は、クロック基準源７０の生成する基準クロッ
クを分周器８２により、周波数を１／Ｍ倍して、Ａ／Ｄ
コンバータ８４によりディジタルデータに変換して得ら
れる。
【００６２】そして、ディジタルループフィルタ３２
が、ディジタル掛け算器３０の出力の内、低い周波数帯
域の成分を積分する（Ｓ１８）。
が、ディジタル掛け算器３０の出力の内、低い周波数帯
域の成分を積分する（Ｓ１８）。
【００６３】次に、ディジタルループフィルタ３２の出
力は、入力アナログ信号出力部４０に入力され、入力ア
ナログ信号出力部４０はＶＣＯ１０に与える入力アナロ
グ信号を出力する（Ｓ２０）。
力は、入力アナログ信号出力部４０に入力され、入力ア
ナログ信号出力部４０はＶＣＯ１０に与える入力アナロ
グ信号を出力する（Ｓ２０）。
【００６４】最後に、入力アナログ信号に基づき、ＶＣ
Ｏ１０が生成する出力アナログ信号の周波数が調整さ
れ、出力アナログ信号の周波数が固定される（Ｓ２
２）。すなわち、比較用ディジタル信号と目標ディジタ
ル信号との位相差を固定することで、比較用ディジタル
信号の周波数２ＭＨｚが目標ディジタル信号の周波数５
ＭＨｚになるようにする。よって、出力アナログ信号の
周波数が５×Ｎ＝５×１００＝５００ＭＨｚに固定され
る。
Ｏ１０が生成する出力アナログ信号の周波数が調整さ
れ、出力アナログ信号の周波数が固定される（Ｓ２
２）。すなわち、比較用ディジタル信号と目標ディジタ
ル信号との位相差を固定することで、比較用ディジタル
信号の周波数２ＭＨｚが目標ディジタル信号の周波数５
ＭＨｚになるようにする。よって、出力アナログ信号の
周波数が５×Ｎ＝５×１００＝５００ＭＨｚに固定され
る。
【００６５】第三の実施形態によっても、第一の実施形
態同様の効果を奏する。
態同様の効果を奏する。
【００６６】また、上記の実施形態は、以下のようにし
て実現できる。ＣＰＵ、ハードディスク、メディア（フ
ロッピー（登録商標）ディスク、ＣＤ−ＲＯＭなど）読
み取り装置を備えたコンピュータのメディア読み取り装
置に、上記の各部分を実現するプログラムを記録したメ
ディアを読み取らせて、ハードディスクにインストール
する。このような方法でも、上記の機能を実現できる。
て実現できる。ＣＰＵ、ハードディスク、メディア（フ
ロッピー（登録商標）ディスク、ＣＤ−ＲＯＭなど）読
み取り装置を備えたコンピュータのメディア読み取り装
置に、上記の各部分を実現するプログラムを記録したメ
ディアを読み取らせて、ハードディスクにインストール
する。このような方法でも、上記の機能を実現できる。
【００６７】
【発明の効果】本発明によれば、ディジタル掛け算手段
が比較用デジタル信号と目標ディジタル信号とを乗算
し、ディジタルローパスフィルタがディジタル掛け算手
段の出力の内の低い周波数帯域の成分を積分することに
より、比較用デジタル信号と目標ディジタル信号との位
相差を計測する。よって、比較用デジタル信号と目標デ
ィジタル信号との位相差の計測に、ディジタル回路を用
いることができ、ＰＬＬ回路の高集積化を可能とする。
が比較用デジタル信号と目標ディジタル信号とを乗算
し、ディジタルローパスフィルタがディジタル掛け算手
段の出力の内の低い周波数帯域の成分を積分することに
より、比較用デジタル信号と目標ディジタル信号との位
相差を計測する。よって、比較用デジタル信号と目標デ
ィジタル信号との位相差の計測に、ディジタル回路を用
いることができ、ＰＬＬ回路の高集積化を可能とする。
【図１】本発明の第一の実施形態にかかるＰＬＬ（Phas
e Locked Loop）回路の構成を示すブロック図である。
e Locked Loop）回路の構成を示すブロック図である。
【図２】ディジタル掛け算器３０、ディジタルループフ
ィルタ３２の出力を示す式である。
ィルタ３２の出力を示す式である。
【図３】本発明の第一の実施形態にかかるＰＬＬ回路の
動作をを示すフローチャートである。
動作をを示すフローチャートである。
【図４】位相差が１／２π（あるいは３／２π）になる
態様を示すグラフである。
態様を示すグラフである。
【図５】本発明の第二の実施形態にかかるＰＬＬ（Phas
e Locked Loop）回路の構成を示すブロック図である。
e Locked Loop）回路の構成を示すブロック図である。
【図６】本発明の第三の実施形態にかかるＰＬＬ（Phas
e Locked Loop）回路の構成を示すブロック図である。
e Locked Loop）回路の構成を示すブロック図である。
【図７】従来技術である特開2000-183731に記載のＰＬ
Ｌ回路を示すブロック図である。
Ｌ回路を示すブロック図である。
１０ ＶＣＯ ２０ 比較用デジタル信号出力部 ２１ 分周器 ２２ ローカル信号源 ２４ ミキサ ２６ ローパスフィルタ ２８ Ａ／Ｄコンバータ ３０ ディジタル掛け算器 ３２ ディジタルループフィルタ ３４ マルチプレクサ ４０ 入力アナログ信号出力部 ４４ Ｄ／Ａコンバータ ４６ ローパスフィルタ ５０ ＤＤＳ ６０ 周波数調節部 ６２ プリチューンＲＯＭ ６４ Ｄ／Ａコンバータ ６６ ローパスフィルタ ７０ クロック基準源 ８２ 分周器 ８４ Ａ／Ｄコンバータ
Claims (12)
- 【請求項１】入力アナログ信号の電圧に基づき出力アナ
ログ信号を出力する電圧制御発振手段と、 前記出力アナログ信号に基づき比較用デジタル信号を出
力する比較用デジタル信号出力手段と、 前記比較用デジタル信号と目標ディジタル信号とを乗算
するディジタル掛け算手段と、 前記ディジタル掛け算手段の出力の内、低い周波数帯域
の成分を積分するディジタル積分フィルタと、 前記ディジタル積分フィルタの出力に基づき、前記入力
アナログ信号を出力する入力アナログ信号出力手段と、 を備えたＰＬＬ回路。 - 【請求項２】前記比較用デジタル信号出力手段は、 ローカルアナログ信号を生成するローカル信号源と、 前記出力アナログ信号と、前記ローカルアナログ信号と
を混合するミキサと、 前記ミキサの出力の内、低い周波数帯域の成分を抽出す
るローパスフィルタと、 前記ローパスフィルタの出力をデジタルの信号に変換す
るＡ／Ｄコンバータと、 を有する、請求項１に記載のＰＬＬ回路。 - 【請求項３】前記入力アナログ信号出力手段は、 前記ディジタル積分フィルタの出力をアナログの信号に
変換するＤ／Ａコンバータを有する、請求項１に記載の
ＰＬＬ回路。 - 【請求項４】前記目標ディジタル信号は、ダイレクトデ
ィジタルシンセサイザから出力される、請求項１に記載
のＰＬＬ回路。 - 【請求項５】前記出力アナログ信号の周波数が、前記ロ
ーカルアナログ信号の周波数と前記目標ディジタル信号
の周波数を加えた値になるような、調節入力アナログ信
号を前記電圧制御発振手段にを与える周波数調節手段を
備えた請求項２に記載のＰＬＬ回路。 - 【請求項６】前記周波数調節手段は、 前記調節入力アナログ信号のディジタルデータを記録す
る調節用データ記録メモリと、 前記電圧値記録メモリの出力をアナログの信号に変換す
るＤ／Ａコンバータと、 を有する請求項５に記載のＰＬＬ回路。 - 【請求項７】前記入力アナログ信号出力手段は、 前記ディジタル積分フィルタの出力をアナログの信号に
変換するＤ／Ａコンバータを有し、 前記調節用データ記録メモリの出力と前記ディジタル積
分フィルタの出力がマルチプレクサに接続されており、 前記入力アナログ信号出力手段の前記Ｄ／Ａコンバータ
と前記周波数調節手段の前記Ｄ／Ａコンバータとは共用
であり、前記Ｄ／Ａコンバータは前記マルチプレクサの
出力をアナログの信号に変換する、 請求項６に記載のＰＬＬ回路。 - 【請求項８】前記比較用デジタル信号出力手段は、 前記出力アナログ信号の周波数を１／Ｎ倍（Ｎは０を超
える正数）したアナログ信号を出力する分周手段と、 前記分周手段の出力をデジタルの信号に変換するＡ／Ｄ
コンバータと、 を有する、請求項１に記載のＰＬＬ回路。 - 【請求項９】前記目標ディジタル信号は、前記比較用デ
ジタル信号出力手段および前記入力アナログ信号出力手
段に与えられる基準クロックの周波数を１／Ｍ倍（Ｍは
０を超える正数）し、Ａ／Ｄ変換して得られる、請求項
１に記載のＰＬＬ回路。 - 【請求項１０】前記ディジタル積分フィルタはディジタ
ルループフィルタである請求項１ないし９のいずれか一
項に記載のＰＬＬ回路。 - 【請求項１１】入力アナログ信号の電圧に基づき出力ア
ナログ信号を出力する電圧制御発振工程と、 前記出力アナログ信号に基づき比較用デジタル信号を出
力する比較用デジタル信号出力工程と、 前記比較用デジタル信号と目標ディジタル信号とを乗算
するディジタル掛け算工程と、 前記ディジタル掛け算工程の出力の内、低い周波数帯域
の成分を積分するディジタル積分フィルタリング工程
と、 前記ディジタル積分フィルタリング工程の出力に基づ
き、前記入力アナログ信号を出力する入力アナログ信号
出力工程と、 を備えた位相固定方法。 - 【請求項１２】入力アナログ信号の電圧に基づき出力ア
ナログ信号を出力する電圧制御発振手段と、前記出力ア
ナログ信号に基づき比較用デジタル信号を出力する比較
用デジタル信号出力手段と、入力に基づき前記入力アナ
ログ信号を出力する入力アナログ信号出力手段と、を有
するＰＬＬ回路において、位相固定処理をコンピュータ
に実行させるためのプログラムを記録したコンピュータ
によって読み取り可能な記録媒体であって、 前記比較用デジタル信号と目標ディジタル信号とを乗算
するディジタル掛け算処理と、 前記ディジタル掛け算工程の出力の内、低い周波数帯域
の成分を積分して、前記入力アナログ信号出力手段に供
給するディジタル積分フィルタリング処理と、 をコンピュータに実行させるためのプログラムを記録し
たコンピュータによって読み取り可能な記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289840A JP2002100981A (ja) | 2000-09-25 | 2000-09-25 | Ｐｌｌ回路、位相固定方法、記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289840A JP2002100981A (ja) | 2000-09-25 | 2000-09-25 | Ｐｌｌ回路、位相固定方法、記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100981A true JP2002100981A (ja) | 2002-04-05 |
Family
ID=18773166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000289840A Withdrawn JP2002100981A (ja) | 2000-09-25 | 2000-09-25 | Ｐｌｌ回路、位相固定方法、記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100981A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011077910A (ja) * | 2009-09-30 | 2011-04-14 | Nippon Dempa Kogyo Co Ltd | 周波数シンセサイザ |
| JP2011188309A (ja) * | 2010-03-09 | 2011-09-22 | Nippon Dempa Kogyo Co Ltd | 周波数シンセサイザ及び周波数シンセサイザの調整方法 |
| JP2017098708A (ja) * | 2015-11-20 | 2017-06-01 | デ・ファクト・スタンダード合同会社 | 位相同期回路、ｒｆフロントエンド回路、無線送受信回路、携帯型無線通信端末装置 |
-
2000
- 2000-09-25 JP JP2000289840A patent/JP2002100981A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011077910A (ja) * | 2009-09-30 | 2011-04-14 | Nippon Dempa Kogyo Co Ltd | 周波数シンセサイザ |
| JP2011188309A (ja) * | 2010-03-09 | 2011-09-22 | Nippon Dempa Kogyo Co Ltd | 周波数シンセサイザ及び周波数シンセサイザの調整方法 |
| JP2017098708A (ja) * | 2015-11-20 | 2017-06-01 | デ・ファクト・スタンダード合同会社 | 位相同期回路、ｒｆフロントエンド回路、無線送受信回路、携帯型無線通信端末装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071204 |