JP4520937B2 - デッドロック防止回路を備える位相同期ループ回路及びそのデッドロック防止方法 - Google Patents
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- 230000002265 prevention Effects 0.000 title claims description 34
- 238000000034 method Methods 0.000 title claims description 16
- 230000004044 response Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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Description
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
図2を参照すれば、本発明の一実施形態による位相同期ループ回路は、位相周波数検出器21、電荷ポンプ22、ループフィルター23、電圧制御発振器24、主分周器25、及びデッドロック防止回路26を備える。
22 電荷ポンプ
23 ループフィルター
24 電圧制御発振器
25 主分周器
26 デッドロック防止回路
261 副分周器
262 比較器
263 選択器
Claims (10)
- 入力信号と分周された信号とを受信し、これらの位相及び周波数を比較する位相周波数検出器と、
前記位相周波数検出器の出力信号を受信する電荷ポンプと、
前記電荷ポンプの出力電圧に応答して発振する電圧制御発振器と、
前記電圧制御発振器の出力信号を分周し、前記分周された信号を出力する主分周器と、
前記電圧制御発振器の出力端と前記主分周器の入力端との間に連結され、前記電圧制御発振器の出力信号の周波数が、前記電圧制御発振器の動作可能な最大周波数より高い時、前記電圧制御発振器の出力信号を周波数分周して前記主分周器に提供するデッドロック防止回路と、を備えるとともに、
前記デッドロック防止回路は、
前記電圧制御発振器の出力信号を分周する副分周器と、
前記電荷ポンプの出力電圧と基準電圧とを比較し、前記電荷ポンプの出力電圧が前記基準電圧より低い時には、第1論理値を出力し、前記電荷ポンプの出力電圧が前記基準電圧より高い時には、第2論理値を出力する比較器と、
前記比較器が前記第1論理値を出力する時には、前記電圧制御発振器の出力信号を前記副分周器を介さずに前記主分周器に提供し、前記比較器が前記第2論理値を出力する時には、前記副分周器の出力信号を前記主分周器に提供する選択器と、を備え、
前記基準電圧は、デッドロック発生時に前記電荷ポンプのDC出力電圧に隣接したレベルに設定される
ことを特徴とする位相同期ループ回路。 - 前記電荷ポンプの出力端と前記電圧制御発振器の入力端との間に連結されるループフィルターをさらに備えることを特徴とする請求項1に記載の位相同期ループ回路。
- 前記デッドロック防止回路は、
前記基準電圧を発生させる基準電圧発生器をさらに備えることを特徴とする請求項1に記載の位相同期ループ回路。 - 入力信号と分周された信号とを受信し、これらの位相及び周波数を比較する位相周波数検出器と、
前記位相周波数検出器の出力信号を受信する電荷ポンプと、
前記電荷ポンプの出力電圧に応答して発振する電圧制御発振器と、
前記電荷ポンプの出力電圧を基準電圧に比較して、前記電荷ポンプの出力電圧が前記基準電圧より低い時には、前記電圧制御発振器の出力信号をそのまま出力し、前記電荷ポンプの出力電圧が前記基準電圧より高い時には、前記電圧制御発振器の出力信号を分周して出力するデッドロック防止回路と、
前記デッドロック防止回路の出力信号を分周し、前記分周された信号を出力する主分周器と、を備えるとともに、
前記デッドロック防止回路は、
前記電圧制御発振器の出力信号を分周する副分周器と、
前記電荷ポンプの出力電圧と前記基準電圧とを比較して前記電荷ポンプの出力電圧が前記基準電圧より低い時には、第1論理値を出力し、前記電荷ポンプの出力電圧が前記基準電圧より高い時には、第2論理値を出力する比較器と、
前記比較器が前記第1論理値を出力する時には、前記電圧制御発振器の出力信号を前記副分周器を介さずに前記主分周器に提供し、前記比較器が前記第2論理値を出力する時には、前記副分周器の出力信号を前記主分周器に提供する選択器と、を備え、
前記基準電圧は、デッドロック発生時に前記電荷ポンプのDC出力電圧に隣接したレベルに設定される
ことを特徴とする位相同期ループ回路。 - 前記電荷ポンプの出力端と前記電圧制御発振器の入力端との間に連結されるループフィルターをさらに備えることを特徴とする請求項4に記載の位相同期ループ回路。
- 前記デッドロック防止回路は、
前記基準電圧を発生させる基準電圧発生器をさらに備えることを特徴とする請求項5に記載の位相同期ループ回路。 - 入力信号と分周された信号とを受信し、これらの位相及び周波数を比較する位相周波数検出器、前記位相周波数検出器の出力信号を受信する電荷ポンプ、前記電荷ポンプの出力電圧に応答して発振する電圧制御発振器、及び前記電圧制御発振器の出力信号を分周し、前記分周された信号を出力する分周器を備える位相同期ループ回路のデッドロック防止方法において、
前記電圧制御発振器の出力信号の周波数が、前記電圧制御発振器の動作可能な最大周波数より高い時、前記電圧制御発振器の出力信号を周波数分周し、前記分周器に提供する段階を含むとともに、
前記分周器に提供する段階は、
前記電圧制御発振器の出力信号を分周する段階と、
前記電荷ポンプの出力電圧と基準電圧とを比較して、前記電荷ポンプの出力電圧が前記基準電圧より低い時には、第1論理値を出力し、前記電荷ポンプの出力電圧が前記基準電圧より高い時には、第2論理値を出力する段階と、
前記第1論理値が出力される時には、前記電圧制御発振器の出力信号を前記副分周器を介さずにそのまま前記分周器に提供し、前記第2論理値が出力される時には前記電圧制御発振器の分周された出力信号を前記分周器に提供する段階と、を含み、
前記基準電圧は、デッドロック発生時に前記電荷ポンプのDC出力電圧に隣接したレベルに設定される
ことを特徴とするデッドロック防止方法。 - 前記分周器に提供する段階は、
前記基準電圧を発生させる段階をさらに含むことを特徴とする請求項7に記載のデッドロック防止方法。 - 入力信号と分周された信号とを受信し、これらの位相及び周波数を比較する位相周波数検出器、前記位相周波数検出器の出力信号を受信する電荷ポンプ、前記電荷ポンプの出力電圧に応答して発振する電圧制御発振器、及び前記電圧制御発振器の出力信号を分周し、前記分周された信号を出力する分周器を備える位相同期ループ回路のデッドロック防止方法において、
前記電荷ポンプの出力電圧を基準電圧に比較する段階と、
比較の結果、前記電荷ポンプの出力電圧が前記基準電圧より低い時には、前記電圧制御発振器の出力信号を追加的な分周器を介さずにそのまま前記分周器に提供する段階と、
比較の結果、前記電荷ポンプの出力電圧が前記基準電圧より高い時には、前記電圧制御発振器の出力信号を分周し、前記分周器に提供する段階と、を備え、
前記基準電圧は、デッドロック発生時に前記電荷ポンプのDC出力電圧に隣接したレベルに設定される
ことを特徴とするデッドロック防止方法。 - 前記基準電圧を発生させる段階をさらに含むことを特徴とする請求項9に記載のデッドロック防止方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040104633A KR100652390B1 (ko) | 2004-12-11 | 2004-12-11 | 데드락 방지회로를 구비하는 위상동기 루프 회로 및 이의데드락 방지방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006174459A JP2006174459A (ja) | 2006-06-29 |
JP4520937B2 true JP4520937B2 (ja) | 2010-08-11 |
Family
ID=36583093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005358194A Expired - Fee Related JP4520937B2 (ja) | 2004-12-11 | 2005-12-12 | デッドロック防止回路を備える位相同期ループ回路及びそのデッドロック防止方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7310009B2 (ja) |
JP (1) | JP4520937B2 (ja) |
KR (1) | KR100652390B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4623678B2 (ja) * | 2005-09-08 | 2011-02-02 | パナソニック株式会社 | Pll回路 |
US7719330B2 (en) * | 2007-12-26 | 2010-05-18 | Ali Corporation | Phase locked loop device and control method thereof |
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KR100253153B1 (ko) | 1996-12-23 | 2000-04-15 | 윤종용 | 협대역전압제어발진기를이용한광대역위상동기루프회로 |
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KR100493000B1 (ko) | 1998-05-12 | 2005-09-26 | 삼성전자주식회사 | 광학 시스템의 에러 성분에 대한 안정화 기능을 갖는 위상 동기루프 및 그 안정화 방법 |
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-
2004
- 2004-12-11 KR KR1020040104633A patent/KR100652390B1/ko not_active IP Right Cessation
-
2005
- 2005-12-01 US US11/291,415 patent/US7310009B2/en not_active Expired - Fee Related
- 2005-12-12 JP JP2005358194A patent/JP4520937B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2006174459A (ja) | 2006-06-29 |
KR100652390B1 (ko) | 2006-12-01 |
US7310009B2 (en) | 2007-12-18 |
US20060125536A1 (en) | 2006-06-15 |
KR20060065996A (ko) | 2006-06-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081125 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100311 |
|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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