JPH0425912A - タイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はタイミング発生回路に関し、特に他のタイミン
グ発生回路の出力に対する遅延量の調整可能なタイミン
グ発生回路に関する。

［従来の技術］ この種のタイミング発生回路の従来例の構成とその動作
例のタイミングチャートを、第６図と第７図にそれぞれ
示す。

従来、遅延量の設定のためダウンカウンタが用いられて
おり、いま４ビツトのダウンカウンタを用いて説明する
。

４個のロードイネーブル機能付Ｔ型フリップフロップ（
以下Ｔ−ＦＦと称する）１，２，３．４はカスケード接
続されて４ビツトダウンカウンタを構成している。初期
位相調整用レジスタ１０と遅延量設定用レジスタ１１と
は、それぞれ、目的とするタイミングクロック信号の他
のタイミング発生回路の出力に対する初期位相値とスタ
ート後の遅延量とをｃｐｕ　（不図示）により設定され
る。セレクタ１２はＣＰＵからのセレクタ制御信号１３
により初期位相調整用レジスタ１０または遅延量設定用
レジスタ１１のいずれか一方を選択し、その設定値をＴ
−ＦＦＩ〜４のＤ端子に転送する。オア回路１４はＣＰ
Ｕからの初期位相設定イネーブル信号１５とボロー出力
信号１６とを２入力として、各Ｔ−ＦＦ１〜４のＬＥ線
端子ロードイネーブル信号１７を入力させる。各Ｔ−Ｆ
Ｆ１〜４はロートイネーブル信号１７が入力されると、
Ｄｉ子よりセレクタ１２からの設定値を取り込み、一方
、それぞれのＴ端子に他のタイミング発生回路と共通の
クロック信号ＣＬにまたは前段のＱ出力６，７．８を入
力して、その立ち上がりごとにＱ出力６〜９を反転させ
る。ノア回路５は各Ｔ−ＦＦＩ〜４からのＱ出力６〜９
を４入力として、４入力がすべて０のときボロー出力信
号１６を出力する。

次に、タイミングチャートを用いて、まず初期位相調整
時作を説明する。いま、予め初期位相調整用レジスタ１
０に例えば初期位相値として００１０を設定し、セレク
タ制御信号１３によりセレクタ１２に初期位相調整用レ
ジスタ１０を選択させる。時刻ｔｏで初期位相設定イネ
ーブル信号１５をオンとするとロードイネーブル信号１
７が立ちＦがり、各Ｔ−ＦＦＩ〜４に００１０が設定さ
れる。

時刻ｔ１でクロック信号ＣＬにが入力されると各Ｔ−Ｆ
ＦＩ〜４はダウンカウントを開始して、クロック信号Ｃ
ＬＫが１個入力されごとに００１０→１】００→０１０
０→１０００→００００とり゛ランカウントして、時刻
ｔ２てすべてのＱ出力６〜９が０となると、若干遅れて
ノア回路５からボロー出力信号１６か出力される。ここ
までは、時刻ｔ２において他のタイミング発生回路の出
力と位相を合わせるための初期位相値の設定について説
明したもので、公知の技術（例えば特開昭６１−２４６
６７９号公報記載の「デジタル信号間のタイミング関係
設定方法」参照）による。

次に、ボロー出力信号１６が出力されるとオア回路１４
を介してロートイネーブル信号１７がオンとされ、この
時点まで予め切替えられていたセレクタ１２を介して遅
延量設定用レジスタ１１からその設定値０１１０か各Ｔ
−ＦＦＩ〜４に設定され、ポロー信号１６は０に戻る。

以後、次のクロック信号ＣＬＫＯケち上がりから、クロ
ック伝号ＣＬＫが入力されるごとに、各Ｑ出力６〜９は
０］１０−Ｐ＋０１０→００１０→１１００→０１００
→１０００→００００と移行して、時刻ｔ３に到って、
再びホロー信号１６か出力される。そこで、再びロード
イネーブル信号１７が各Ｔ−ＦＦＩ〜４をイネーブルと
し、セレクタ１２を介して遅延設定用レジスタ１１の遅
延量を各Ｔ−ＦＦＩ〜４に設定し、同じ動作を繰り返す
。このようにして、初期位相調整時のスタート点ｔ２か
ら６クロツク周期の遅延量を付加したタイミングクロッ
ク信号を得ることができる。

［発明が解決しようとする３題］ 上記した従来例では、設定可能な遅延量の分解能はクロ
ック信号の周期によって決定される。そこで、設定可能
な遅延量の分解能を上げるためには、クロック信号の周
波数を上げてその周期を小さくすることか必要である。

タイミング発生回路としては常に同じ遅延を生成″１−
ることか必要なため、ホロー出力信号か出力された後で
、その都度設定遅延値をダウンカウンタに設定する。と
ころか高速動作をさせようとすると、このポロー信号検
出後、設定遅延値をダウンカウンタに設定する動作をク
ロック信号の１周期て完了することが困難になるため、
遅延量の設定可能な分解能を上げることが容易でないと
いう欠点がある。また、ポロー信号の立ち上がりタイミ
ングも各Ｔ−ＦＦの遅延の影響を大きく受けるという欠
点がある。

本発明の目的は、上述した遅延量設定用レジスタを不要
とするとともに、Ｔ−ＦＦの遅延の影響の小さい構成と
して、よりすぐれた分解能を有する遅延量の設定可能な
タイミング発生回路を提供することである。

［課題を解決するための手段］ 本発明のタイミング発生回路は、請求項１のものは、カ
スケード接続されたｎ個（ｎは任意の正整数）のロート
イネーブル機能付フリップフロップブより構成され、前
記化のタイミング発生回路と共通のクロック信号により
設定値をダウンカウントする分周回路と、ＣＰＵにより
前記タイミングクロック信号の初期位相値を設定され、
ロードイネーブル４３号により分周回路がイネーブルと
されたとき、そのテータ端子に該初期位相値を入力させ
る初期位相調整用レジスタと、分周回路各段のフリップ
フロップの出力と前記クロック信号とを入力して、別途
にＣＰＵから入力される前記各段のフリップフロップの
出力の組合せを指定するコントロール信号にしたがい、
分周回路のカウント値が該コントロール信号の指定する
値と一致したときタイミングクロック信号を出力する論
理回路とを有している。

請求項２のものは、請求項１のものにおいて、分周回路
各段のフリップフロップの出力のうちの任意のものをマ
スクする手段を存している。

請求項３のものは、請求項１または２において、タイミ
ングクロック信号の遅延量の最小分解能を決定するフリ
ップフロップとして、ダイナミック型フリップフロップ
を用いている。

［作用］ 本発明は、初期位相調整用レジスタを介して分周回路内
に、目的とするタイミングクロック信号を他のタイミン
グ発生回路の発生するタイミングクロック信号と同期さ
せるための初期位相値を設定してタウンカウントさせる
。そこで、すべての桁が０となった時点（同期時点）で
遅延量設定用レジスタを介して所定の遅延量を分周回路
に設定してカウントを開始させ、論理回路により分周回
路の出力が所定の遅延蓋に達した時点を検出して目的と
するタイミングクロック信号を生成し、出力する。この
ように、論理回路を用いてタイミングクロック信号を出
力しているので各フリップフロップによる遅延の影響を
受けず、設定可能な遅延量の分解能は初段のフリップフ
ロップの動作スピードによってのみ制限されるため、従
来例に比してよりすぐれた分解能を得ることができる（
請求項１）。

請求項２のものは各段のフリップフロップの出力を適宜
マスクすることにより、同様に所定の遅延蓋を論理回路
で検出しているが、請求項１と比較して、他のタイミン
グ発生回路の信号に対するクロック信号の周波数の比を
、マスクに対応してさらに広く選択することかできる。

請求項３のものは、高速動作のきめ手である初段のフリ
ップフロップに高速動作の可能なダイナミック型フリッ
プフロップを用いているので、より一層のタイミング発
生回路の高速化か図れ、設定分解能を向上させることが
できる。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のタイミング発生回路の第１の実施例の
構成を示すブロック図、第２図は本実施例の動作例を示
すタイミングチャートである。

４個のＴ−ＦＦＩ、２，３．４は上述した従来例の場合
と同様のロードイネーブル機能付Ｔ型フリップフロップ
で、カスケード接続されてダウンカウンタ（分周回路）
を構成しており、上位のＣＰＵよりロートイネーブル信
号１７をＬＥ端子に入力されたとき、イネーブルとされ
て初期位相調整用レジスタ１０から初期位相設定値をＤ
端子より設定されることは従来例と同様である。論理回
路２５はクロック信号ＣＬＫと同期して、各段のＴ−Ｆ
ＦＩ〜４のＱ出力６〜９を入力して各Ｑ出力６〜９より
なるカウント値がＣＰＵからのコントロール信号２７の
示す指令値と一致したとき、出力信号２６を出力する。

次に、本実施例の動作例をタイミングチャートを参照し
て説明する。

従来例の場合と同様に、各Ｔ−ＦＦＩ〜４は時刻ｔ０に
ロートイネーブル信号１７を入力して、初期位相調整用
レジスタ１０から００１０が設定される。次のクロック
信号ＣＬにの立ち上がり時刻１、よりダウンカウントを
開始して、００００に到って初期位相調整を完了する。

換言すれば、他のタイミング発生回路に対する同期をと
るため、オール０を検出したとき初期位相調整が完了す
るように初期位相調整用レジスタの値を設定する。そこ
で１次のクロック信号ＣＬＫの立ち上がり時刻ｔ２を目
的とする遅延タイミングの遅延量設定の基準時刻として
、その後、各Ｔ−ＦＦＩ〜４のＱ出力６〜９はクロック
信号ＣＬにの分周動作を行い、時刻ｔ２より時刻ｔ３ま
での範囲のパターンを綬り返す。いまの場合は４ビツト
なので１６分周の場合であり、したがって、各Ｑ出力６
〜９の組合せは１６通りあり、論理回路２５はＣＰＵか
ら入力されるコントロール信号２７による指令にもとづ
いてこの組合せを検出したあと、クロック信号ＣＬにの
立ち下かりで出力信号２６を圧力する。例えば、時刻ｔ
３で各Ｑ出力６〜９の組合せ１０１１を検出すると、次
のクロック信号ＣＬＫの立ち上がりで３クロック周期の
遅延量を有す、る出力信号２６を発生し、以下同様にし
て１６クロツク周期のタイミングクロック信号として出
力する。

このようにして、ＣＰＵからコントロール信号２７で論
理回路２５に指示することにより、初期位相調整完了時
点から１クロック周期、２クロック周期、・−，１５ク
ロック周期の遅延を付加することが可能なのは明白であ
る。一般に、ダウンカウンタのビット数をｎ個とすると
、１クロツタ周期、２クロック周期　＋＋＋、２ｎ−１
クロック周期の遅延を付加することが可能となる。

以上説明したように本実施例の構成をとると、従来例の
ようにホロー出力信号によりその都度遅延量を設定する
必要がないため、遅延量設定用レジスタが不要となる。

また、各Ｔ−ＦＦはクロック信号ＣＬにの立ち上がりで
動作し、その立ち下がりまでに論理を確定するので、ク
ロック信号ＣＬＫの立ち下がりで各Ｔ−ＦＦの出力の組
み合わせをコントロール信号２７で検出すれば、従来例
の場合に比し各Ｔ−ＦＦの遅延の影響を受けないことに
なり、Ｔ−ＦＦの動作限界まで遅延量の設定分解能を向
上させることができる。

次に第３図と第４図は、それぞれ、本発明のタイミング
発生回路の第２の実施例の構成を示すブロック図とその
動作を示すタイミングチャートである。

本実施例は上述した第１の実施例において、各Ｔ−ＦＦ
Ｉ〜４と論理回路２５との間に４個のアンド回路３１，
３２，３３．３４を追加設置して、Ｑ出力６〜９とアン
ド回路イネーブル信号４１．４２，４３．４４とを、そ
れぞれ対応するアント回路３１〜３４の２入力とし、ア
ンド回路３１〜３４の出力５１，５２，５３．５４を論
理回路２５に出力するようにしたものである。

次に、本実施例の動作をタイミングチャートを参照して
説明する。

時刻ｔ。に、ロードイネーブル信号１７により初期位相
調整用レジスタ１０から各Ｔ−ＦＦＩ〜４に００ＩＯを
設定したとする。クロック信号ＣＬにか４個入力される
とＱｆｆｌ力６〜９のすへてが０となり、次のクロック
信号ＣＬＫの立ち上かり時刻ｔ、が他のタイミング発生
回路の信号との同期時点となることは第１の実施例と同
様である。この時刻ｔ、より遅延量を設定する際のアン
ド回路３１〜３４によるマスク機能の動作について具体
的に説明する。

本実施例はダウンカウンタが４ビツトであるから、時刻
ｔ２を出発点としてクロック信号ＣＬＫの１６周期に対
してＱ出力６〜９の出力波形は縁り返されるにこて、Ｑ
出力６〜９のうちＱ出カフ〜９の３個をアンド回路イネ
ーブル信号４２〜４４の論理偵“０”を用いてマスクす
ると、３個の出力５２〜５４は常に０となる。そこで時
刻ｔ２に出力５１が最初に０となったことを論理回路３
５が検出して、次のクロック信号ＣＬにの立ち上がり時
刻ｔ３で出力信号３６を出力するので、初期位相調整完
了時刻ｔ、に２クロック周期の遅延を付加したタイミン
グ信号が生成されたことになる。同様にしてアンドゲー
ト３２，３４をマスクし、時刻ｔ４に最初に出力５１．
５３の組合せがＯとなったことを論理回路３５で検出し
て時刻ｔ、で出力信号３６を出力すると、６クロツク周
期の遅延を付加したことになる。同様に、コントロール
信号２７と論理回路３７を用いて出力５１〜５４の組合
せを適宜に選択することにより、１クロック周期、２ク
ロック周期、−，１５クロック周期の遅延を付加するこ
とができることは明白である。一般に、ダウンカウンタ
のビット数をｎ個としてそのうちのｍ個のＴ−ＦＦのＱ
出力のみをイネーブルとし、その他のｎ−ｍ個のＴ−Ｆ
Ｆをマスクして、１クロック周期、２クロック周期　＋
＋＋、２ｍ−１クロック周期の遅延を付加することかで
きる。本実施例では第１の実施例と比較して、他のタイ
ミング発生回路の信号に対するクロック信号の周波数の
比を１／２’（ｋ＝１゜２、・・・、ｎ）の中から選択
できるという利点がある。

今まで述べてきたように、第１および第２の実施例とも
各Ｔ−ＦＦの遅延の影響および段数の影響を受けない。

特に高速動作が要求されるのは初段のＴ−ＦＦであり、
次段以降のＴ−ＦＦは初段のＴ−ＦＦはどの高速性は要
求されず、全て同等のスピードを有するＴ−ＦＦを使用
する必要がない。したがって、高速性を要求される初段
には高速動作の可能なバイポーラ素子を用い、次段以降
をＭＯＳ化することが可能であり、タイミング発生回路
の動作速度を落すことなく、低電力化が図れるという大
きな効果がある。この場合、初段のＴ−ＦＦの性能でタ
イミング発生回路の動作速度か決定されるので、第１お
よび第２の実施例においてより高速動作が可能なダイナ
ミック型のフリップフロップを用いることにより、より
一層のタイミング発生回路の高速化が図れ、設定分解能
か向上する。具体的なワードイネーブル機能付ダイナミ
ック型フリップフロップ例を第５図に示す。

インバータ８１，８２．８３とトランスファゲート８７
．８８でフリップフロップ回路を構成し、トランスファ
ゲート８９．９０とインバータ８４とでフリップフロッ
プ回路に所望の設定埴０または１を設定するための入力
回路を構成している。各トランスファゲート８７．８８
．８９゜９０にはクロックイ言号ＣＬＫ、ＣＬＫまたは
ロード信号り、Ｌが対で接続されるが、図では各クロッ
ク信号ＣＬＫ、ＣＬＫ、Ｌ、Ｌの接続は見易くするため
省略している６外部からＰＤ端子を介して１または０の
初期値を入力させ、ロード信号り、Ｌをオンとすること
により、トランスファゲート８９．９０をそれぞれ介し
てインバータ８２゜８３の入力端に、それぞれ対応する
初期値１または０を設定することかできる。以下、クロ
ック信号ＣＬに、ＣＬＫが入力されるごとに、その立ち
上がりてインバータ８３の出力９３は反転を縁り返し、
フリップフロップとして動作する。このようにインバー
タとトランスファゲートで構成しているため、高速動作
か可能である。

［発明の効果］ 以Ｅ説明したように本発明は、ｎ個のカスケード接続と
したフリップフロップよりなる分周回路を用いて、これ
に初期位相調整用レジスタから適当な初期位相値を設定
したあとダウンカウントを行い、すべての桁か０となっ
たときを他のタイミング発生回路と同期する初期位相完
了時点として、以後、論理回路によりフリップフロップ
各段の出力を監視し、所定の組合わせを検出したときタ
イミングクロック信号を発生することにより、他のタイ
ミング発生回路と同期し、かつ、所定の遅延量を有する
タイミングクロック信号を得ることができ、さらにその
動作速度をフリップフロップ自体の動作速度−ばいにと
ることかできるので高速動作が可能となり、このため設
定可能な遅延分解能をより高くすることができ、また、
初段のフリップフロップはバイポーラ、他のフリ、ンブ
フロツブはＣＭＯ５を使用できるため低消費電力化が可
能で、遅延量設定用レジスタを必要としないという効果
がある。

【図面の簡単な説明】

第１図は本発明のタイミング発生回路の第１の実施例の
構成を示すブロック図、第２図は同実施例の動作例を示
すタイミングチャート、第３図は本発明の第２の実施例
の構成を示すブロック図、第４図は同実施例の動作を示
すタイミングチャート、第５図はロードイネーブル機能
付ダイナミック型フリップフロップの一例を示す構成回
路図、第６図と第７図は、それぞれ、タイミング発生回
路の従来例の構成を示すブロック図と、その動作タイミ
ングチャートである。 １．２，３．４−・・ロードイネーブル機能付フＴ型フ
リップフロップ、６，７，８．９・・・Ｑ出力、１０−
・初期位相調整用レジスタ、１７・・・ロードイネーブ
ル信号、２５−・・論理回路、２６．３６・・・出力信
号、２７−・・コントロール信号、３１，３２゜３３．
３４−・・アンド回路、４１．４２，４３゜４４−・・
アンド回路イネーブル信号、５１，５２゜５３．５４−
・・（アンド回路の）出力、８１゜８２．８３，８４，
８５．８６川インバータ、８７．８Ｂ、８９．９０・・
・トランスファゲート、９３−・・出力、ＣＬに、ＣＬ
Ｋ・・・クロック信号、Ｌ、Ｌ・・・ロード信号、ＰＤ
・・・入力端子、ｔ０〜ｔ５・・・時刻。 特許出願人　　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵにより制御され、他のタイミング発生回路の
   出力に対する遅延量を調整して付加したタイミングクロ
   ック信号を発生するタイミング発生回路であって、 カスケード接続されたｎ個（ｎは任意の正整数）のロー
   ドイネーブル機能付フリップフロップより構成され、前
   記他のタイミング発生回路と共通のクロック信号により
   設定値をダウンカウントする分周回路と、 ＣＰＵにより前記タイミングクロック信号の初期位相値
   を設定され、ロードイネーブル信号により前記分周回路
   がイネーブルとされたとき、そのデータ端子に該初期位
   相値を入力させる初期位相調整用レジスタと、 前記分周回路各段のフリップフロップの出力と前記クロ
   ック信号とを入力して、別途にＣＰＵから入力される前
   記各段のフリップフロップの出力の組合せを指定するコ
   ントロール信号にしたがい、分周回路のカウント値が該
   コントロール信号の指定する値と一致したときタイミン
   グクロック信号を出力する論理回路とを有するタイミン
   グ発生回路。 ２、前記分周回路各段のフリップフロップの出力のうち
   の任意のものをマスクする手段を有する請求項１記載の
   タイミング発生回路。 ３、タイミングクロック信号の前記遅延量の最小分解能
   を決定するフリップフロップとして、ダイナミック型フ
   リップフロップを用いる請求項１または２記載のタイミ
   ング発生回路。