JPH0339275B2 - - Google Patents
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- JPH0339275B2 JPH0339275B2 JP57041161A JP4116182A JPH0339275B2 JP H0339275 B2 JPH0339275 B2 JP H0339275B2 JP 57041161 A JP57041161 A JP 57041161A JP 4116182 A JP4116182 A JP 4116182A JP H0339275 B2 JPH0339275 B2 JP H0339275B2
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- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
- G04G3/022—Circuits for deriving low frequency timing pulses from pulses of higher frequency the desired number of pulses per unit of time being obtained by adding to or substracting from a pulse train one or more pulses
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Description
【発明の詳細な説明】
本発明は、外部スイツチ等のON・OFFの情報
によつて歩度を緩急する電子時計用論理緩急回路
に関し、さらに詳しくは、あらかじめ設定した歩
度に対して再緩急可能な電子時計用論理緩急回路
に関する。
によつて歩度を緩急する電子時計用論理緩急回路
に関し、さらに詳しくは、あらかじめ設定した歩
度に対して再緩急可能な電子時計用論理緩急回路
に関する。
従来、歩度調整の一方法として、発振回路の出
力を可変分周回路によつて適当な分周比をもつて
分周することにより論理的に緩急に行なう方法が
すでに知られ、実施されている。第１図は、従来
の論理緩急回路の実施例を示す図であり、１は発
振回路、２は可変分周回路、３ａ〜ｄは各々スイ
ツチSW１〜４、４ａ〜ｄはｎチヤンネルMOSト
ランジスタ（以下ｎ−Trと称す）、５ａ〜ｄはハ
ーフ・ラツチ、６はｎ−Tr４ａ〜ｄをONする信
号CL１，７はハーフ・ラツチ５ａ〜ｄのクロツ
ク信号CL２である。図中、CL１，２は第２図の
タイミングチヤートで示される関係にあり、３ａ
〜ｄのSW１〜４のONまたはOFFによりハー
フ・ラツチ５ａ〜５ｄは１または０を読み込み記
憶する。一方、可変分周回路２はハーフ・ラツチ
５ａ〜５ｄの記憶情報によつて設定された分周比
で発振回路１の出力を分周し、例えば、第３図に
示すような歩度の値に調整する。ただし、第３図
中の歩度の値は、発振回路１の出力周波数を論理
緩急しない時に歩度が０となるように仮定した場
合の値である。また、同図中、SW１〜４の１，
０は各々、第１図においてスイツチ３ａ〜ｄが
ON，OFFしていることを表わす。（可変分周回
路２はすでに公知の回路であるので、詳細な説明
は省略する。）しかし、このような従来の論理緩
急回路においては、以下に示すような欠点を有し
ていた。
力を可変分周回路によつて適当な分周比をもつて
分周することにより論理的に緩急に行なう方法が
すでに知られ、実施されている。第１図は、従来
の論理緩急回路の実施例を示す図であり、１は発
振回路、２は可変分周回路、３ａ〜ｄは各々スイ
ツチSW１〜４、４ａ〜ｄはｎチヤンネルMOSト
ランジスタ（以下ｎ−Trと称す）、５ａ〜ｄはハ
ーフ・ラツチ、６はｎ−Tr４ａ〜ｄをONする信
号CL１，７はハーフ・ラツチ５ａ〜ｄのクロツ
ク信号CL２である。図中、CL１，２は第２図の
タイミングチヤートで示される関係にあり、３ａ
〜ｄのSW１〜４のONまたはOFFによりハー
フ・ラツチ５ａ〜５ｄは１または０を読み込み記
憶する。一方、可変分周回路２はハーフ・ラツチ
５ａ〜５ｄの記憶情報によつて設定された分周比
で発振回路１の出力を分周し、例えば、第３図に
示すような歩度の値に調整する。ただし、第３図
中の歩度の値は、発振回路１の出力周波数を論理
緩急しない時に歩度が０となるように仮定した場
合の値である。また、同図中、SW１〜４の１，
０は各々、第１図においてスイツチ３ａ〜ｄが
ON，OFFしていることを表わす。（可変分周回
路２はすでに公知の回路であるので、詳細な説明
は省略する。）しかし、このような従来の論理緩
急回路においては、以下に示すような欠点を有し
ていた。
(1) 第１図のSW１〜４を回路基板上の配線の切
断の有無によつて構成した場合、一度歩度設定
を行なうと再緩急ができず、組立工程上あるい
は市場でのアフターサービス上大きな問題を生
じる。
断の有無によつて構成した場合、一度歩度設定
を行なうと再緩急ができず、組立工程上あるい
は市場でのアフターサービス上大きな問題を生
じる。
(2) 第１図のSW１〜４を機械式可動接点によつ
て構成した場合、再緩急可能となるが、第３図
に示すようなSW１〜４の16通りの組合せを得
るためには非常に複雑な構造となり、コスト的
に不利となる。
て構成した場合、再緩急可能となるが、第３図
に示すようなSW１〜４の16通りの組合せを得
るためには非常に複雑な構造となり、コスト的
に不利となる。
(3) 第１図のSW１〜４のうち一部、たとえば
SW１・２を回路基板上の配線の切断の有無に
よつて、SW３・４を機械式可動接点によつて
構成した場合、機械式可動接点部の構造は簡単
になるが、SW１〜４のON・OFFの組合せに
よつては、一方向にしか再緩急できないという
不具合を生じる。
SW１・２を回路基板上の配線の切断の有無に
よつて、SW３・４を機械式可動接点によつて
構成した場合、機械式可動接点部の構造は簡単
になるが、SW１〜４のON・OFFの組合せに
よつては、一方向にしか再緩急できないという
不具合を生じる。
本発明は、上記のような従来の欠点を除去する
ためになされたものであり、任意の設定歩度に対
してプラス・マイナス双方向に再緩急可能な論理
緩急回路を、いたつて簡単な回路構成によつて、
かつ、低コストで提供することを目的とする。
ためになされたものであり、任意の設定歩度に対
してプラス・マイナス双方向に再緩急可能な論理
緩急回路を、いたつて簡単な回路構成によつて、
かつ、低コストで提供することを目的とする。
以下、図面に示す実施例によつて本発明を詳述
する。第４図は、本発明の一実施例を示す回路ブ
ロツク図である。
する。第４図は、本発明の一実施例を示す回路ブ
ロツク図である。
第１のスイツチ群（SW１〜SW４）３ａ，３
ｂ，３ｃ，３ｄは回路基板上のスイツチパターン
の配線の切断の有無で動作を制御する再動作ので
きない固定スイツチである。第１の記憶回路５
ａ，５ｂ，５ｃ，５ｄは第１のスイツチ群３ａ，
３ｂ，３ｃ，３ｄの出力信号を入力する。第２の
スイツチ群を構成するスイツチ（SW５）８は、
機械式可動接点を有する再動作可能のスイツチで
ある。第２の記憶回路１０ａ，１０ｂは第２のス
イツチ群を構成するスイツチ８の出力信号を入力
する。＋１／−１回路１１ａは制御信号発生回路
１１ｂの出力信号により、第１の記憶回路５ａ，
５ｂ，５ｃ，５ｄの出力信号をそのまま＋１、−
１して可変分周回路２に出力する。演算回路１１
は＋１／−１回路１１ａと制御信号発生回路１１
ｂより構成される。スイツチ８は端子８ａ，８ｂ
のいずれもOFF、あるいは端子８ａのみON、あ
るいは端子８ｂのみONの３状態を持ち、OFFの
端子に対してはｎ−Tr９ａ，９ｂによつて値が
決定し、クロツク入力６によつて、ハーフ・ラツ
チ１０ａ，１０ｂに各々状態において（０，０）、
（１，０）、（０，１）が読み込まれ記憶される。
ｂ，３ｃ，３ｄは回路基板上のスイツチパターン
の配線の切断の有無で動作を制御する再動作ので
きない固定スイツチである。第１の記憶回路５
ａ，５ｂ，５ｃ，５ｄは第１のスイツチ群３ａ，
３ｂ，３ｃ，３ｄの出力信号を入力する。第２の
スイツチ群を構成するスイツチ（SW５）８は、
機械式可動接点を有する再動作可能のスイツチで
ある。第２の記憶回路１０ａ，１０ｂは第２のス
イツチ群を構成するスイツチ８の出力信号を入力
する。＋１／−１回路１１ａは制御信号発生回路
１１ｂの出力信号により、第１の記憶回路５ａ，
５ｂ，５ｃ，５ｄの出力信号をそのまま＋１、−
１して可変分周回路２に出力する。演算回路１１
は＋１／−１回路１１ａと制御信号発生回路１１
ｂより構成される。スイツチ８は端子８ａ，８ｂ
のいずれもOFF、あるいは端子８ａのみON、あ
るいは端子８ｂのみONの３状態を持ち、OFFの
端子に対してはｎ−Tr９ａ，９ｂによつて値が
決定し、クロツク入力６によつて、ハーフ・ラツ
チ１０ａ，１０ｂに各々状態において（０，０）、
（１，０）、（０，１）が読み込まれ記憶される。
第５図は、第４図の演算回路１１を具体化した
回路図である。同図中、制御信号発生回路１１ｂ
はハーフ・ラツチ１０ａのＱ出力１３ａに等しい
１４ａ、およびハーフ・ラツチ１０ａ，１０ｂの
Ｑ出力１３ａ，１３ｂを入力とするエクスクルー
シブ・オア・ゲート（以下EX−ORと称す）１
１ｃの出力１４ｂを発生する。
回路図である。同図中、制御信号発生回路１１ｂ
はハーフ・ラツチ１０ａのＱ出力１３ａに等しい
１４ａ、およびハーフ・ラツチ１０ａ，１０ｂの
Ｑ出力１３ａ，１３ｂを入力とするエクスクルー
シブ・オア・ゲート（以下EX−ORと称す）１
１ｃの出力１４ｂを発生する。
第６図に、制御信号発生回路１１ｂの入力１３
ａ，１３ｂと出力１４ａ，１４ｂの関係を表わ
す。一方、＋１／−１回路１１ａは、ハーフ・ラ
ツチ５ａ〜５ｄのＱ出力１２ａ〜１２ｄを制御信
号発生回路１１ｂの出力１４ａ，１４ｂによつて
そのまま、または＋１、または−１した値１５ａ
〜１５ｄを可変分周回路２に出力する。ここで、
＋１／−１回路１１ａの動作について具体例を挙
げ詳述する。
ａ，１３ｂと出力１４ａ，１４ｂの関係を表わ
す。一方、＋１／−１回路１１ａは、ハーフ・ラ
ツチ５ａ〜５ｄのＱ出力１２ａ〜１２ｄを制御信
号発生回路１１ｂの出力１４ａ，１４ｂによつて
そのまま、または＋１、または−１した値１５ａ
〜１５ｄを可変分周回路２に出力する。ここで、
＋１／−１回路１１ａの動作について具体例を挙
げ詳述する。
(1) （13a＝13b＝０、または13a＝13b＝１）
この場合、EX−OR１１ｃの出力１４ｂが
０となり、アンド・ゲート（以下ANDと称す）
１１ｇ〜１１ｉの出力がすべて０となり、した
がつて、EX−OR１１ｊ〜１１ｍの片方の入
力がすべて０であるので、入力１２ａ〜１２ｄ
の任意の値に対して（15a，15b，15c，15d）＝
（12a，12b，12c，12d）となる。
０となり、アンド・ゲート（以下ANDと称す）
１１ｇ〜１１ｉの出力がすべて０となり、した
がつて、EX−OR１１ｊ〜１１ｍの片方の入
力がすべて０であるので、入力１２ａ〜１２ｄ
の任意の値に対して（15a，15b，15c，15d）＝
（12a，12b，12c，12d）となる。
(2) （13a＝０、13b＝１）
この場合、第６図より14a＝０、14b＝１と
なる。たとえば（12a，12b，12c，12d）＝（０，
１，１，１）の場合を考えると、まず12d＝
１、14b＝１よりEX−OR１１ｍの出力15d＝
０となる。また12d＝１、14a＝０よりEX−
OR11fの出力＝１、また14b＝１よりAND11i
の出力＝１、よつて12c＝１よりEX−OR11lの
出力15c＝０となる。また15cと同様にして15b
＝０となる。さらに、12a＝０、AND11gの出
力＝１よりEX−OR11jの出力15a＝１となる。
すなわち、この場合（15a，15b，15c，15d）＝
（１，０，０，０）となる。同様にして12a〜
12dのすべての入力の組み合わせに対するこの
場合の出力１５ａ〜１５ｄを第７図に示す。第
７図から明らかなように、この場合、 （15a，15b，15c，15d）＝（12a，12b，12c，
12d）＋１ となる。
なる。たとえば（12a，12b，12c，12d）＝（０，
１，１，１）の場合を考えると、まず12d＝
１、14b＝１よりEX−OR１１ｍの出力15d＝
０となる。また12d＝１、14a＝０よりEX−
OR11fの出力＝１、また14b＝１よりAND11i
の出力＝１、よつて12c＝１よりEX−OR11lの
出力15c＝０となる。また15cと同様にして15b
＝０となる。さらに、12a＝０、AND11gの出
力＝１よりEX−OR11jの出力15a＝１となる。
すなわち、この場合（15a，15b，15c，15d）＝
（１，０，０，０）となる。同様にして12a〜
12dのすべての入力の組み合わせに対するこの
場合の出力１５ａ〜１５ｄを第７図に示す。第
７図から明らかなように、この場合、 （15a，15b，15c，15d）＝（12a，12b，12c，
12d）＋１ となる。
(3) （13a＝１、13b＝０）
この場合、第６図より14a＝１、14b＝１と
なる。たとえば（12a，12b，12c，12d）＝（１，
０，０，０）の場合を考えると、まず12d＝
０、14b＝１よりEX−OR11mの出力15d＝１
となる。また、12d＝０、14a＝１よりEX−
OR11fの出力＝１、また14b＝１よりAND11i
の出力＝１、よつて12c＝０よりEX−OR11lの
出力15c＝１となる。また15cと同様にして15b
＝１となる。さらに12a＝１、AND11gの出力
＝１よりEX−OR11jの出力15a＝０となる。す
なわち、この場合（15a，15b，15c，15d）＝
（０，１，１，１）となる。同様にして１２ａ
〜１２ｄのすべての入力の組み合わせに対する
この場合の出力１５ａ〜１５ｄを第８図に示
す。第８図から明らかなように、この場合、 （15a，15b，15c，15d）＝（12a，12b，12c，
12d）−１ となる。
なる。たとえば（12a，12b，12c，12d）＝（１，
０，０，０）の場合を考えると、まず12d＝
０、14b＝１よりEX−OR11mの出力15d＝１
となる。また、12d＝０、14a＝１よりEX−
OR11fの出力＝１、また14b＝１よりAND11i
の出力＝１、よつて12c＝０よりEX−OR11lの
出力15c＝１となる。また15cと同様にして15b
＝１となる。さらに12a＝１、AND11gの出力
＝１よりEX−OR11jの出力15a＝０となる。す
なわち、この場合（15a，15b，15c，15d）＝
（０，１，１，１）となる。同様にして１２ａ
〜１２ｄのすべての入力の組み合わせに対する
この場合の出力１５ａ〜１５ｄを第８図に示
す。第８図から明らかなように、この場合、 （15a，15b，15c，15d）＝（12a，12b，12c，
12d）−１ となる。
以上詳述したことから、第４図において、スイ
ツチ３ａ〜３ｄによつて設定した値１２ａ〜１２
ｄは、スイツチ８によつて、 (1) 端子８ａ，８ｂともOFF ……維持 (2) 端子８ａをON ……＋１ (3) 端子８ｂをON ……−１ した１５ａ〜１５ｄとなり、可変分周回路２に入
力される。したがつて、可変分周回路２の入力と
設定歩度との関係が、第３図に示すとおりである
とすると、スイツチ８を端子８ａ側あるいは８ｂ
側にONすることによつて、任意の設定歩度に対
して一歩進進み方向あるいは遅れ方向に再緩急可
能となる。
ツチ３ａ〜３ｄによつて設定した値１２ａ〜１２
ｄは、スイツチ８によつて、 (1) 端子８ａ，８ｂともOFF ……維持 (2) 端子８ａをON ……＋１ (3) 端子８ｂをON ……−１ した１５ａ〜１５ｄとなり、可変分周回路２に入
力される。したがつて、可変分周回路２の入力と
設定歩度との関係が、第３図に示すとおりである
とすると、スイツチ８を端子８ａ側あるいは８ｂ
側にONすることによつて、任意の設定歩度に対
して一歩進進み方向あるいは遅れ方向に再緩急可
能となる。
第９図は、本発明において２組の演算回路を有
する場合の実施例を示す回路ブロツク図である。
同図中、スイツチ１６はスイツチ８と、制御信号
発生回路２１ｂは制御信号回路１１ｂと、＋１／
−１回路２１ａは＋１／−１回路１１ａと、各々
等しく構成される。したがつて、制御信号発生回
路２１ｂの入出力１９ａ・ｂ，２０ａ・ｂは、第
６図に示される１３ａ・ｂと１４ａ・ｂの関係と
等しい。また＋１／−１回路２１ａの入力１５ａ
〜ｄと２２ａ〜ｄは、第７，８図に示される１２
ａ〜ｄと１５ａ〜ｄの関係と等しい。したがつ
て、１２ａ〜ｄの値をスイツチ８によつて維持ま
たは±１された１５ａ〜ｄは、同様にスイツチ１
６によつてさらに維持または±１されて２２ａ〜
ｄとなり、可変分周回路２の入力となる。この結
果、本実施例においては、２段階の再緩急が可能
となり、最大緩急幅が２歩進となる。
する場合の実施例を示す回路ブロツク図である。
同図中、スイツチ１６はスイツチ８と、制御信号
発生回路２１ｂは制御信号回路１１ｂと、＋１／
−１回路２１ａは＋１／−１回路１１ａと、各々
等しく構成される。したがつて、制御信号発生回
路２１ｂの入出力１９ａ・ｂ，２０ａ・ｂは、第
６図に示される１３ａ・ｂと１４ａ・ｂの関係と
等しい。また＋１／−１回路２１ａの入力１５ａ
〜ｄと２２ａ〜ｄは、第７，８図に示される１２
ａ〜ｄと１５ａ〜ｄの関係と等しい。したがつ
て、１２ａ〜ｄの値をスイツチ８によつて維持ま
たは±１された１５ａ〜ｄは、同様にスイツチ１
６によつてさらに維持または±１されて２２ａ〜
ｄとなり、可変分周回路２の入力となる。この結
果、本実施例においては、２段階の再緩急が可能
となり、最大緩急幅が２歩進となる。
以上述べたように、本発明によれば、第１のス
イツチ群により任意に設定した歩度に対して、第
２のスイツチ群によつてプラス・マイナスの両方
向に再緩急可能にした。そして、本発明において
は第１のスイツチ群を再動作のできない固定スイ
ツチで構成し、第２のスイツチ群を再動作可能な
スイツチで構成する。例えば、第１のスイツチ群
を回路基板上の配線の切断の有無で構成し、第２
のスイツチ群を機械式可動接点で構成することに
より、歩度設定時には第２のスイツチ群をOFF
した状態で第１のスイツチ群により従来通り回路
基板上の配線の切断により歩度を設定し、再緩急
時には第２のスイツチ群によつて容易に再緩急を
行なうことができる。しかも構造上制約の多い電
子時計においては、機械式可動接点が減少し構成
も単純化し、非常に有利となる。また、回路設計
上においても、複雑なタイミング信号を用いずに
若干の回路の追加のみで実現可能であり、新規設
計においてもなんら設計者を煩わすことなく、汎
用的に採用が可能である。さらに、２段階の再緩
急を可能とすることにより、たとえば組立工程上
で一度再緩急を行ない、さらに市場でのアフター
サービス用の再緩急機能を提供することが可能と
なり、これによつて組立工程上の歩度のばらつき
を再緩急により吸収し、より精度の高い製品を保
証することができる。そして、第２のスイツチ群
は再動作可能なスイツチにより構成されているの
で、市場での再緩急は何度でも可能で、しかも、
プラス方向あるいはマイナス方向のいずれへも広
い範囲で可能となるという効果がある。
イツチ群により任意に設定した歩度に対して、第
２のスイツチ群によつてプラス・マイナスの両方
向に再緩急可能にした。そして、本発明において
は第１のスイツチ群を再動作のできない固定スイ
ツチで構成し、第２のスイツチ群を再動作可能な
スイツチで構成する。例えば、第１のスイツチ群
を回路基板上の配線の切断の有無で構成し、第２
のスイツチ群を機械式可動接点で構成することに
より、歩度設定時には第２のスイツチ群をOFF
した状態で第１のスイツチ群により従来通り回路
基板上の配線の切断により歩度を設定し、再緩急
時には第２のスイツチ群によつて容易に再緩急を
行なうことができる。しかも構造上制約の多い電
子時計においては、機械式可動接点が減少し構成
も単純化し、非常に有利となる。また、回路設計
上においても、複雑なタイミング信号を用いずに
若干の回路の追加のみで実現可能であり、新規設
計においてもなんら設計者を煩わすことなく、汎
用的に採用が可能である。さらに、２段階の再緩
急を可能とすることにより、たとえば組立工程上
で一度再緩急を行ない、さらに市場でのアフター
サービス用の再緩急機能を提供することが可能と
なり、これによつて組立工程上の歩度のばらつき
を再緩急により吸収し、より精度の高い製品を保
証することができる。そして、第２のスイツチ群
は再動作可能なスイツチにより構成されているの
で、市場での再緩急は何度でも可能で、しかも、
プラス方向あるいはマイナス方向のいずれへも広
い範囲で可能となるという効果がある。
第１図は従来の実施例を示す回路ブロツク図、
第２図は第１図中の一部の信号を示すタイミング
チヤート図、第３図は第１図中のSW１〜４と設
定歩度の関係を示す図、第４図および第９図は本
発明の実施例を示す回路ブロツク図、第５図は第
４図中の一部の回路ブロツクを具体化した回路
図、第６〜８図は、それぞれ第５図中の各信号の
関係を示す図である。 １……発振回路、２……可変分周回路、３ａ〜
ｄ……第１のスイツチ群、５ａ〜ｄ……第１の記
憶回路、８……第１のスイツチ群、１０ａ，ｂ…
…第２の記憶回路、１１，２１……演算回路、１
６……第２のスイツチ群と同様の構成を有するス
イツチ群、１８ａ，ｂ……第２の記憶回路と同様
の構成を有する記憶回路。
第２図は第１図中の一部の信号を示すタイミング
チヤート図、第３図は第１図中のSW１〜４と設
定歩度の関係を示す図、第４図および第９図は本
発明の実施例を示す回路ブロツク図、第５図は第
４図中の一部の回路ブロツクを具体化した回路
図、第６〜８図は、それぞれ第５図中の各信号の
関係を示す図である。 １……発振回路、２……可変分周回路、３ａ〜
ｄ……第１のスイツチ群、５ａ〜ｄ……第１の記
憶回路、８……第１のスイツチ群、１０ａ，ｂ…
…第２の記憶回路、１１，２１……演算回路、１
６……第２のスイツチ群と同様の構成を有するス
イツチ群、１８ａ，ｂ……第２の記憶回路と同様
の構成を有する記憶回路。
Claims (1)
- 【特許請求の範囲】 １ 複数個の再動作できない固定スイツチからな
る第１のスイツチ群と、 前記第１のスイツチ群のON・OFFの情報を記
憶する第１の記憶回路と、 １個以上の再動作可能なスイツチからなる第２
のスイツチ群と、 前記第２のスイツチ群のON・OFFの情報を記
憶する第２の記憶回路と、 前記第１の記憶回路の記憶情報を、前記第２の
記憶回路の記憶内容に従つて、そのままか、一定
値加算又は減算した出力信号を出力する演算回路
と、 前記演算回路の出力に従つて分周比を設定する
可変分周回路を有することを特徴とする電子時計
用論理緩急回路。 ２ 複数個の再動作できない固定スイツチからな
る第１のスイツチ群と、 前記第１のスイツチ群のON・OFFの情報を記
憶する第１の記憶回路と、 １個以上の再動作可能なスイツチからなる第２
のスイツチ群と、 前記第２のスイツチ群のON・OFFの情報を記
憶する第２の記憶回路と、 前記第２の記憶回路に各々接続され、 前記第１の記憶回路の記憶情報を前記第２の記
憶回路の記憶内容にしたがつて、そのままか、一
定値加算または減算した出力信号を出力する複数
の演算回路と、 前記演算回路の出力にしたがつて分周比を設定
する可変分周回路を有することを特徴とする電子
時計用論理緩急回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041161A JPS58158581A (ja) | 1982-03-16 | 1982-03-16 | 電子時計用論理緩急回路 |
| DE8383301418T DE3367688D1 (en) | 1982-03-16 | 1983-03-15 | Logic regulation circuit for an electronic timepiece |
| US06/475,447 US4553850A (en) | 1982-03-16 | 1983-03-15 | Logical regulation circuit for an electronic timepiece |
| EP83301418A EP0089799B1 (en) | 1982-03-16 | 1983-03-15 | Logic regulation circuit for an electronic timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041161A JPS58158581A (ja) | 1982-03-16 | 1982-03-16 | 電子時計用論理緩急回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58158581A JPS58158581A (ja) | 1983-09-20 |
| JPH0339275B2 true JPH0339275B2 (ja) | 1991-06-13 |
Family
ID=12600694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57041161A Granted JPS58158581A (ja) | 1982-03-16 | 1982-03-16 | 電子時計用論理緩急回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4553850A (ja) |
| EP (1) | EP0089799B1 (ja) |
| JP (1) | JPS58158581A (ja) |
| DE (1) | DE3367688D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665358A (en) * | 1985-05-23 | 1987-05-12 | General Electric Company | Solid state electronic pulse scaler using ratio of two integers |
| JP3066724B2 (ja) * | 1995-10-30 | 2000-07-17 | セイコーインスツルメンツ株式会社 | 論理緩急回路及び論理緩急回路付き電子機器 |
| US6616328B1 (en) * | 1999-10-26 | 2003-09-09 | Seiko Instruments Inc. | High accuracy timepiece |
| JP2006508662A (ja) | 2002-12-04 | 2006-03-16 | アプレラ コーポレイション | ポリヌクレオチドの多重増幅 |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH280073A4 (ja) * | 1973-02-27 | 1976-09-15 | ||
| JPS5547717B2 (ja) * | 1975-03-08 | 1980-12-02 | ||
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-
1982
- 1982-03-16 JP JP57041161A patent/JPS58158581A/ja active Granted
-
1983
- 1983-03-15 DE DE8383301418T patent/DE3367688D1/de not_active Expired
- 1983-03-15 EP EP83301418A patent/EP0089799B1/en not_active Expired
- 1983-03-15 US US06/475,447 patent/US4553850A/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0089799B1 (en) | 1986-11-12 |
| DE3367688D1 (en) | 1987-01-02 |
| JPS58158581A (ja) | 1983-09-20 |
| EP0089799A1 (en) | 1983-09-28 |
| US4553850A (en) | 1985-11-19 |
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