JPH0339275B2 - - Google Patents

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JPH0339275B2
JPH0339275B2 JP57041161A JP4116182A JPH0339275B2 JP H0339275 B2 JPH0339275 B2 JP H0339275B2 JP 57041161 A JP57041161 A JP 57041161A JP 4116182 A JP4116182 A JP 4116182A JP H0339275 B2 JPH0339275 B2 JP H0339275B2
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JP
Japan
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circuit
memory circuit
output
switch
switches
Prior art date
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JP57041161A
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English (en)
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JPS58158581A (ja
Inventor
Yosuke Sugano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
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Priority to DE8383301418T priority patent/DE3367688D1/de
Priority to US06/475,447 priority patent/US4553850A/en
Priority to EP83301418A priority patent/EP0089799B1/en
Publication of JPS58158581A publication Critical patent/JPS58158581A/ja
Publication of JPH0339275B2 publication Critical patent/JPH0339275B2/ja
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    • GPHYSICS
    • G04HOROLOGY
    • G04GELECTRONIC TIME-PIECES
    • G04G3/00Producing timing pulses
    • G04G3/02Circuits for deriving low frequency timing pulses from pulses of higher frequency
    • G04G3/022Circuits for deriving low frequency timing pulses from pulses of higher frequency the desired number of pulses per unit of time being obtained by adding to or substracting from a pulse train one or more pulses

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Clocks (AREA)

Description

【発明の詳細な説明】 本発明は、外部スイツチ等のON・OFFの情報
によつて歩度を緩急する電子時計用論理緩急回路
に関し、さらに詳しくは、あらかじめ設定した歩
度に対して再緩急可能な電子時計用論理緩急回路
に関する。
従来、歩度調整の一方法として、発振回路の出
力を可変分周回路によつて適当な分周比をもつて
分周することにより論理的に緩急に行なう方法が
すでに知られ、実施されている。第1図は、従来
の論理緩急回路の実施例を示す図であり、1は発
振回路、2は可変分周回路、3a〜dは各々スイ
ツチSW1〜4、4a〜dはnチヤンネルMOSト
ランジスタ(以下n−Trと称す)、5a〜dはハ
ーフ・ラツチ、6はn−Tr4a〜dをONする信
号CL1,7はハーフ・ラツチ5a〜dのクロツ
ク信号CL2である。図中、CL1,2は第2図の
タイミングチヤートで示される関係にあり、3a
〜dのSW1〜4のONまたはOFFによりハー
フ・ラツチ5a〜5dは1または0を読み込み記
憶する。一方、可変分周回路2はハーフ・ラツチ
5a〜5dの記憶情報によつて設定された分周比
で発振回路1の出力を分周し、例えば、第3図に
示すような歩度の値に調整する。ただし、第3図
中の歩度の値は、発振回路1の出力周波数を論理
緩急しない時に歩度が0となるように仮定した場
合の値である。また、同図中、SW1〜4の1,
0は各々、第1図においてスイツチ3a〜dが
ON,OFFしていることを表わす。(可変分周回
路2はすでに公知の回路であるので、詳細な説明
は省略する。)しかし、このような従来の論理緩
急回路においては、以下に示すような欠点を有し
ていた。
(1) 第1図のSW1〜4を回路基板上の配線の切
断の有無によつて構成した場合、一度歩度設定
を行なうと再緩急ができず、組立工程上あるい
は市場でのアフターサービス上大きな問題を生
じる。
(2) 第1図のSW1〜4を機械式可動接点によつ
て構成した場合、再緩急可能となるが、第3図
に示すようなSW1〜4の16通りの組合せを得
るためには非常に複雑な構造となり、コスト的
に不利となる。
(3) 第1図のSW1〜4のうち一部、たとえば
SW1・2を回路基板上の配線の切断の有無に
よつて、SW3・4を機械式可動接点によつて
構成した場合、機械式可動接点部の構造は簡単
になるが、SW1〜4のON・OFFの組合せに
よつては、一方向にしか再緩急できないという
不具合を生じる。
本発明は、上記のような従来の欠点を除去する
ためになされたものであり、任意の設定歩度に対
してプラス・マイナス双方向に再緩急可能な論理
緩急回路を、いたつて簡単な回路構成によつて、
かつ、低コストで提供することを目的とする。
以下、図面に示す実施例によつて本発明を詳述
する。第4図は、本発明の一実施例を示す回路ブ
ロツク図である。
第1のスイツチ群(SW1〜SW4)3a,3
b,3c,3dは回路基板上のスイツチパターン
の配線の切断の有無で動作を制御する再動作ので
きない固定スイツチである。第1の記憶回路5
a,5b,5c,5dは第1のスイツチ群3a,
3b,3c,3dの出力信号を入力する。第2の
スイツチ群を構成するスイツチ(SW5)8は、
機械式可動接点を有する再動作可能のスイツチで
ある。第2の記憶回路10a,10bは第2のス
イツチ群を構成するスイツチ8の出力信号を入力
する。+1/−1回路11aは制御信号発生回路
11bの出力信号により、第1の記憶回路5a,
5b,5c,5dの出力信号をそのまま+1、−
1して可変分周回路2に出力する。演算回路11
は+1/−1回路11aと制御信号発生回路11
bより構成される。スイツチ8は端子8a,8b
のいずれもOFF、あるいは端子8aのみON、あ
るいは端子8bのみONの3状態を持ち、OFFの
端子に対してはn−Tr9a,9bによつて値が
決定し、クロツク入力6によつて、ハーフ・ラツ
チ10a,10bに各々状態において(0,0)、
(1,0)、(0,1)が読み込まれ記憶される。
第5図は、第4図の演算回路11を具体化した
回路図である。同図中、制御信号発生回路11b
はハーフ・ラツチ10aのQ出力13aに等しい
14a、およびハーフ・ラツチ10a,10bの
Q出力13a,13bを入力とするエクスクルー
シブ・オア・ゲート(以下EX−ORと称す)1
1cの出力14bを発生する。
第6図に、制御信号発生回路11bの入力13
a,13bと出力14a,14bの関係を表わ
す。一方、+1/−1回路11aは、ハーフ・ラ
ツチ5a〜5dのQ出力12a〜12dを制御信
号発生回路11bの出力14a,14bによつて
そのまま、または+1、または−1した値15a
〜15dを可変分周回路2に出力する。ここで、
+1/−1回路11aの動作について具体例を挙
げ詳述する。
(1) (13a=13b=0、または13a=13b=1) この場合、EX−OR11cの出力14bが
0となり、アンド・ゲート(以下ANDと称す)
11g〜11iの出力がすべて0となり、した
がつて、EX−OR11j〜11mの片方の入
力がすべて0であるので、入力12a〜12d
の任意の値に対して(15a,15b,15c,15d)=
(12a,12b,12c,12d)となる。
(2) (13a=0、13b=1) この場合、第6図より14a=0、14b=1と
なる。たとえば(12a,12b,12c,12d)=(0,
1,1,1)の場合を考えると、まず12d=
1、14b=1よりEX−OR11mの出力15d=
0となる。また12d=1、14a=0よりEX−
OR11fの出力=1、また14b=1よりAND11i
の出力=1、よつて12c=1よりEX−OR11lの
出力15c=0となる。また15cと同様にして15b
=0となる。さらに、12a=0、AND11gの出
力=1よりEX−OR11jの出力15a=1となる。
すなわち、この場合(15a,15b,15c,15d)=
(1,0,0,0)となる。同様にして12a〜
12dのすべての入力の組み合わせに対するこの
場合の出力15a〜15dを第7図に示す。第
7図から明らかなように、この場合、 (15a,15b,15c,15d)=(12a,12b,12c,
12d)+1 となる。
(3) (13a=1、13b=0) この場合、第6図より14a=1、14b=1と
なる。たとえば(12a,12b,12c,12d)=(1,
0,0,0)の場合を考えると、まず12d=
0、14b=1よりEX−OR11mの出力15d=1
となる。また、12d=0、14a=1よりEX−
OR11fの出力=1、また14b=1よりAND11i
の出力=1、よつて12c=0よりEX−OR11lの
出力15c=1となる。また15cと同様にして15b
=1となる。さらに12a=1、AND11gの出力
=1よりEX−OR11jの出力15a=0となる。す
なわち、この場合(15a,15b,15c,15d)=
(0,1,1,1)となる。同様にして12a
〜12dのすべての入力の組み合わせに対する
この場合の出力15a〜15dを第8図に示
す。第8図から明らかなように、この場合、 (15a,15b,15c,15d)=(12a,12b,12c,
12d)−1 となる。
以上詳述したことから、第4図において、スイ
ツチ3a〜3dによつて設定した値12a〜12
dは、スイツチ8によつて、 (1) 端子8a,8bともOFF ……維持 (2) 端子8aをON ……+1 (3) 端子8bをON ……−1 した15a〜15dとなり、可変分周回路2に入
力される。したがつて、可変分周回路2の入力と
設定歩度との関係が、第3図に示すとおりである
とすると、スイツチ8を端子8a側あるいは8b
側にONすることによつて、任意の設定歩度に対
して一歩進進み方向あるいは遅れ方向に再緩急可
能となる。
第9図は、本発明において2組の演算回路を有
する場合の実施例を示す回路ブロツク図である。
同図中、スイツチ16はスイツチ8と、制御信号
発生回路21bは制御信号回路11bと、+1/
−1回路21aは+1/−1回路11aと、各々
等しく構成される。したがつて、制御信号発生回
路21bの入出力19a・b,20a・bは、第
6図に示される13a・bと14a・bの関係と
等しい。また+1/−1回路21aの入力15a
〜dと22a〜dは、第7,8図に示される12
a〜dと15a〜dの関係と等しい。したがつ
て、12a〜dの値をスイツチ8によつて維持ま
たは±1された15a〜dは、同様にスイツチ1
6によつてさらに維持または±1されて22a〜
dとなり、可変分周回路2の入力となる。この結
果、本実施例においては、2段階の再緩急が可能
となり、最大緩急幅が2歩進となる。
以上述べたように、本発明によれば、第1のス
イツチ群により任意に設定した歩度に対して、第
2のスイツチ群によつてプラス・マイナスの両方
向に再緩急可能にした。そして、本発明において
は第1のスイツチ群を再動作のできない固定スイ
ツチで構成し、第2のスイツチ群を再動作可能な
スイツチで構成する。例えば、第1のスイツチ群
を回路基板上の配線の切断の有無で構成し、第2
のスイツチ群を機械式可動接点で構成することに
より、歩度設定時には第2のスイツチ群をOFF
した状態で第1のスイツチ群により従来通り回路
基板上の配線の切断により歩度を設定し、再緩急
時には第2のスイツチ群によつて容易に再緩急を
行なうことができる。しかも構造上制約の多い電
子時計においては、機械式可動接点が減少し構成
も単純化し、非常に有利となる。また、回路設計
上においても、複雑なタイミング信号を用いずに
若干の回路の追加のみで実現可能であり、新規設
計においてもなんら設計者を煩わすことなく、汎
用的に採用が可能である。さらに、2段階の再緩
急を可能とすることにより、たとえば組立工程上
で一度再緩急を行ない、さらに市場でのアフター
サービス用の再緩急機能を提供することが可能と
なり、これによつて組立工程上の歩度のばらつき
を再緩急により吸収し、より精度の高い製品を保
証することができる。そして、第2のスイツチ群
は再動作可能なスイツチにより構成されているの
で、市場での再緩急は何度でも可能で、しかも、
プラス方向あるいはマイナス方向のいずれへも広
い範囲で可能となるという効果がある。
【図面の簡単な説明】
第1図は従来の実施例を示す回路ブロツク図、
第2図は第1図中の一部の信号を示すタイミング
チヤート図、第3図は第1図中のSW1〜4と設
定歩度の関係を示す図、第4図および第9図は本
発明の実施例を示す回路ブロツク図、第5図は第
4図中の一部の回路ブロツクを具体化した回路
図、第6〜8図は、それぞれ第5図中の各信号の
関係を示す図である。 1……発振回路、2……可変分周回路、3a〜
d……第1のスイツチ群、5a〜d……第1の記
憶回路、8……第1のスイツチ群、10a,b…
…第2の記憶回路、11,21……演算回路、1
6……第2のスイツチ群と同様の構成を有するス
イツチ群、18a,b……第2の記憶回路と同様
の構成を有する記憶回路。

Claims (1)

  1. 【特許請求の範囲】 1 複数個の再動作できない固定スイツチからな
    る第1のスイツチ群と、 前記第1のスイツチ群のON・OFFの情報を記
    憶する第1の記憶回路と、 1個以上の再動作可能なスイツチからなる第2
    のスイツチ群と、 前記第2のスイツチ群のON・OFFの情報を記
    憶する第2の記憶回路と、 前記第1の記憶回路の記憶情報を、前記第2の
    記憶回路の記憶内容に従つて、そのままか、一定
    値加算又は減算した出力信号を出力する演算回路
    と、 前記演算回路の出力に従つて分周比を設定する
    可変分周回路を有することを特徴とする電子時計
    用論理緩急回路。 2 複数個の再動作できない固定スイツチからな
    る第1のスイツチ群と、 前記第1のスイツチ群のON・OFFの情報を記
    憶する第1の記憶回路と、 1個以上の再動作可能なスイツチからなる第2
    のスイツチ群と、 前記第2のスイツチ群のON・OFFの情報を記
    憶する第2の記憶回路と、 前記第2の記憶回路に各々接続され、 前記第1の記憶回路の記憶情報を前記第2の記
    憶回路の記憶内容にしたがつて、そのままか、一
    定値加算または減算した出力信号を出力する複数
    の演算回路と、 前記演算回路の出力にしたがつて分周比を設定
    する可変分周回路を有することを特徴とする電子
    時計用論理緩急回路。
JP57041161A 1982-03-16 1982-03-16 電子時計用論理緩急回路 Granted JPS58158581A (ja)

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JP57041161A JPS58158581A (ja) 1982-03-16 1982-03-16 電子時計用論理緩急回路
DE8383301418T DE3367688D1 (en) 1982-03-16 1983-03-15 Logic regulation circuit for an electronic timepiece
US06/475,447 US4553850A (en) 1982-03-16 1983-03-15 Logical regulation circuit for an electronic timepiece
EP83301418A EP0089799B1 (en) 1982-03-16 1983-03-15 Logic regulation circuit for an electronic timepiece

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JPS58158581A JPS58158581A (ja) 1983-09-20
JPH0339275B2 true JPH0339275B2 (ja) 1991-06-13

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ID=12600694

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