JP3066724B2 - 論理緩急回路及び論理緩急回路付き電子機器 - Google Patents
論理緩急回路及び論理緩急回路付き電子機器Info
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- JP3066724B2 JP3066724B2 JP7282159A JP28215995A JP3066724B2 JP 3066724 B2 JP3066724 B2 JP 3066724B2 JP 7282159 A JP7282159 A JP 7282159A JP 28215995 A JP28215995 A JP 28215995A JP 3066724 B2 JP3066724 B2 JP 3066724B2
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Electric Clocks (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、時間精度の微調整
を論理回路的に行う論理緩急回路、及びその論理緩急回
路を用いて高い時間精度を達成する電子時計等の電子機
器に関する。
を論理回路的に行う論理緩急回路、及びその論理緩急回
路を用いて高い時間精度を達成する電子時計等の電子機
器に関する。
【０００２】
【従来の技術】従来、発振回路の原振として使用される
水晶振動子の、製造上のバラツキに起因する発振周波数
のズレを補償するために、図６に示すような回路を用い
て分周クロックの一周期単位で論理緩急を行う方法が行
われていた。その論理緩急動作を図６及びタイミングチ
ャートを示した図７をもとに簡単に説明する。
水晶振動子の、製造上のバラツキに起因する発振周波数
のズレを補償するために、図６に示すような回路を用い
て分周クロックの一周期単位で論理緩急を行う方法が行
われていた。その論理緩急動作を図６及びタイミングチ
ャートを示した図７をもとに簡単に説明する。
【０００３】水晶発振回路６０１から出力される基準ク
ロックａはＴ型フリップフロップ（以後ＴＦＦと称す）
６０２〜６０８で構成される分周回路に入力され順次分
周される。論理緩急動作を行わない場合は図７のタイミ
ングＡからタイミングＢの区間のように正確に１／２分
周される。
ロックａはＴ型フリップフロップ（以後ＴＦＦと称す）
６０２〜６０８で構成される分周回路に入力され順次分
周される。論理緩急動作を行わない場合は図７のタイミ
ングＡからタイミングＢの区間のように正確に１／２分
周される。
【０００４】論理緩急制御信号であるＶＣＷＸと、論理
緩急データ信号であるＶＣＷＤ１〜ＶＣＷＤ４を入力と
するＯＲゲート６０９〜６１２の出力はＴＦＦ６０３〜
６０６のセット入力ＳＸに接続され、ＶＣＷＤ５とＶＣ
ＷＸが入力されるＯＲゲート６１３の出力はＴＦＦ６０
７、６０８のリセット入力ＲＸに接続されている。
緩急データ信号であるＶＣＷＤ１〜ＶＣＷＤ４を入力と
するＯＲゲート６０９〜６１２の出力はＴＦＦ６０３〜
６０６のセット入力ＳＸに接続され、ＶＣＷＤ５とＶＣ
ＷＸが入力されるＯＲゲート６１３の出力はＴＦＦ６０
７、６０８のリセット入力ＲＸに接続されている。
【０００５】論理緩急動作は通常１０秒周期で実行され
るが、そのとき図７のタイミングＢでＴＦＦ６０７Ｑ出
力の立上りに同期して、“Ｌ”レベルのパルス信号ＶＣ
ＷＸが発生する。信号ＶＣＷＸのパルス幅は基準クロッ
クの周期の半分である。この“Ｌ”レベルのパルス信号
ＶＣＷＸによって、ＴＦＦ６０３〜６０８のうちの所定
のＴＦＦを強制的にプリセットすることにより、所定の
量の論理緩急動作が行われる。
るが、そのとき図７のタイミングＢでＴＦＦ６０７Ｑ出
力の立上りに同期して、“Ｌ”レベルのパルス信号ＶＣ
ＷＸが発生する。信号ＶＣＷＸのパルス幅は基準クロッ
クの周期の半分である。この“Ｌ”レベルのパルス信号
ＶＣＷＸによって、ＴＦＦ６０３〜６０８のうちの所定
のＴＦＦを強制的にプリセットすることにより、所定の
量の論理緩急動作が行われる。
【０００６】例えば、緩急データＶＣＷＤ１〜ＶＣＷＤ
５が、各々“Ｌ”、“Ｈ”、“Ｈ”、“Ｈ”、“Ｈ”レ
ベルの場合、信号ＶＣＷＸに同期して、ＯＲゲート６０
９〜６１２の出力信号ｃ、ｄ、ｅ、ｆ、ｇが、各々
“Ｌ”、“Ｈ”、“Ｈ”、“Ｈ”、“Ｈ”レベルで出力
される。従って、この場合ＴＦＦ６０３のセット入力Ｓ
Ｘに“Ｌ”レベルのパルス信号が印加され、ＴＦＦ６０
３のＱ出力は強制的に“Ｈ”レベルとなる（タイミング
Ｂ）。
５が、各々“Ｌ”、“Ｈ”、“Ｈ”、“Ｈ”、“Ｈ”レ
ベルの場合、信号ＶＣＷＸに同期して、ＯＲゲート６０
９〜６１２の出力信号ｃ、ｄ、ｅ、ｆ、ｇが、各々
“Ｌ”、“Ｈ”、“Ｈ”、“Ｈ”、“Ｈ”レベルで出力
される。従って、この場合ＴＦＦ６０３のセット入力Ｓ
Ｘに“Ｌ”レベルのパルス信号が印加され、ＴＦＦ６０
３のＱ出力は強制的に“Ｈ”レベルとなる（タイミング
Ｂ）。
【０００７】ＴＦＦ６０２の分周クロックｂは連続して
ＴＦＦ６０３に入力されるため、図７のタイミングＣで
ＴＦＦ６０３のＱ出力信号は立ち下がり、以降通常の１
／２分周が行われる。この一連の動作によりＴＦＦ６０
３のＱ出力の“Ｌ”レベルの一区間、つまりＴＦＦ６０
２の分周クロックの一周期分の時間が省略されたことに
なる。ＴＦＦ６０６のＱ出力信号の立ち上がりタイミン
グで見れば、本来、図７のタイミングＥで立ち上がるは
ずであったものが、図７のタイミングＤで立ち上がるこ
とになる。よって、結果的にＴＦＦ６０２のＱ出力の一
周期分の時間だけ進み方向に緩急されたことになる。
ＴＦＦ６０３に入力されるため、図７のタイミングＣで
ＴＦＦ６０３のＱ出力信号は立ち下がり、以降通常の１
／２分周が行われる。この一連の動作によりＴＦＦ６０
３のＱ出力の“Ｌ”レベルの一区間、つまりＴＦＦ６０
２の分周クロックの一周期分の時間が省略されたことに
なる。ＴＦＦ６０６のＱ出力信号の立ち上がりタイミン
グで見れば、本来、図７のタイミングＥで立ち上がるは
ずであったものが、図７のタイミングＤで立ち上がるこ
とになる。よって、結果的にＴＦＦ６０２のＱ出力の一
周期分の時間だけ進み方向に緩急されたことになる。
【０００８】以上のような方式により、所定のタイミン
グで分周回路の状態を適宜操作することによって、遅れ
又は進み方向の論理緩急を行うことが知られていた。
グで分周回路の状態を適宜操作することによって、遅れ
又は進み方向の論理緩急を行うことが知られていた。
【０００９】
【発明が解決しようとする課題】従来の論理緩急方式で
は、論理緩急データ入力手段として用意される信号線の
数によって、緩急範囲あるいは緩急分解能が決ってしま
うため、水晶振動子の製造バラツキが大きい場合には、
論理緩急回路の緩急範囲を越える水晶振動子が大量に発
生してしまう。
は、論理緩急データ入力手段として用意される信号線の
数によって、緩急範囲あるいは緩急分解能が決ってしま
うため、水晶振動子の製造バラツキが大きい場合には、
論理緩急回路の緩急範囲を越える水晶振動子が大量に発
生してしまう。
【００１０】例えば、３２ｋＨｚの水晶発振回路を用い
た場合、５本の論理緩急データ信号で、８ｋＨｚ、４ｋ
Ｈｚ、２ｋＨｚ、１ｋＨｚ、５１２Ｈｚを出力する分周
段を制御して論理緩急を行うと、その緩急範囲は±８．
４３７５ｓｅｃ／ｄａｙ（±９７．６６５ＰＰＭ）とな
る。よって、発振周波数ズレがこの範囲を越える水晶振
動子は上述したような論理緩急回路では補償しきれない
ことになり、水晶振動子の歩留りが低下するという課題
があった。
た場合、５本の論理緩急データ信号で、８ｋＨｚ、４ｋ
Ｈｚ、２ｋＨｚ、１ｋＨｚ、５１２Ｈｚを出力する分周
段を制御して論理緩急を行うと、その緩急範囲は±８．
４３７５ｓｅｃ／ｄａｙ（±９７．６６５ＰＰＭ）とな
る。よって、発振周波数ズレがこの範囲を越える水晶振
動子は上述したような論理緩急回路では補償しきれない
ことになり、水晶振動子の歩留りが低下するという課題
があった。
【００１１】この時、従来の論理緩急方式のまま、緩急
範囲を広げようとした場合、論理緩急データ信号の本数
を増やす方法があるが、ＩＣの入力端子を増やす必要が
あり、結果的にＩＣの面積が大幅に増えるためにコスト
アップにつながるという新たな課題が生じる。
範囲を広げようとした場合、論理緩急データ信号の本数
を増やす方法があるが、ＩＣの入力端子を増やす必要が
あり、結果的にＩＣの面積が大幅に増えるためにコスト
アップにつながるという新たな課題が生じる。
【００１２】また、従来の論理緩急方式のまま、緩急デ
ータ信号の本数を増やさずに論理緩急範囲を広げようと
した場合、緩急分解能が低下するため所定の歩度に合わ
せ込むことが難しくなるという新たな課題が生じる。本
発明は、発振周波数のズレが大きな水晶振動子でも調整
可能なように、調整範囲の広い論理緩急回路を、ＩＣの
端子数を増やすことなく実現することを目的としてい
る。
ータ信号の本数を増やさずに論理緩急範囲を広げようと
した場合、緩急分解能が低下するため所定の歩度に合わ
せ込むことが難しくなるという新たな課題が生じる。本
発明は、発振周波数のズレが大きな水晶振動子でも調整
可能なように、調整範囲の広い論理緩急回路を、ＩＣの
端子数を増やすことなく実現することを目的としてい
る。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、基準クロックを出力する発振手段と、
基準クロックが入力され順次分周する分周手段と、所定
の論理緩急データを設定する論理緩急データ設定手段
と、論理緩急データ設定手段に設定された論理緩急デー
タをもとに所定の周期毎に分周手段の状態を操作するた
めの論理緩急手段と、論理緩急手段の緩急範囲を任意に
シフトする論理緩急シフト手段とで論理緩急回路を構成
した。
に、本発明では、基準クロックを出力する発振手段と、
基準クロックが入力され順次分周する分周手段と、所定
の論理緩急データを設定する論理緩急データ設定手段
と、論理緩急データ設定手段に設定された論理緩急デー
タをもとに所定の周期毎に分周手段の状態を操作するた
めの論理緩急手段と、論理緩急手段の緩急範囲を任意に
シフトする論理緩急シフト手段とで論理緩急回路を構成
した。
【００１４】また、基準クロックを出力する発振手段
と、基準クロックが入力され順次分周して時間基準信号
を生成する分周手段と、所定の論理緩急データを設定す
る論理緩急データ設定手段と、論理緩急データ設定手段
に設定された論理緩急データをもとに所定の周期毎に分
周手段の状態を操作して時間基準信号の時間精度を調整
するための論理緩急手段と、論理緩急手段の緩急範囲を
任意にシフトして時間基準信号の時間精度の調整範囲を
シフトする論理緩急シフト手段と、分周手段の出力する
時間基準信号をもとに表示駆動出力信号を出力する表示
駆動手段と、表示駆動出力信号を入力して時間情報を表
示するための表示手段とで論理緩急回路付き電子機器を
構成した。
と、基準クロックが入力され順次分周して時間基準信号
を生成する分周手段と、所定の論理緩急データを設定す
る論理緩急データ設定手段と、論理緩急データ設定手段
に設定された論理緩急データをもとに所定の周期毎に分
周手段の状態を操作して時間基準信号の時間精度を調整
するための論理緩急手段と、論理緩急手段の緩急範囲を
任意にシフトして時間基準信号の時間精度の調整範囲を
シフトする論理緩急シフト手段と、分周手段の出力する
時間基準信号をもとに表示駆動出力信号を出力する表示
駆動手段と、表示駆動出力信号を入力して時間情報を表
示するための表示手段とで論理緩急回路付き電子機器を
構成した。
【００１５】
【発明の実施の形態】上記構成による本発明の実施の形
態を図１に基づいて説明する。水晶等の振動子を原振と
する発振手段１が基準クロックを出力し、分周手段２は
その基準クロックを順次２分の１の周波数に分周する。
論理緩急データ設定手段３は、振動子の発振周波数のズ
レを論理回路で補償するための論理緩急データを設定す
る。論理緩急手段４は、設定された論理緩急データをも
とに所定の周期毎に分周手段２の状態を操作して、分周
手段２の分周出力信号の周期を所望の周期に一致するよ
うに制御する。論理緩急シフト手段５は、設定した論理
緩急データでは分周出力信号の周期を所望の周期に一致
させることが不可能な場合、論理緩急範囲を振動子の発
振周波数特性に合わせてシフトさせる。この論理緩急シ
フト手段５により、従来は合わせ込みが難しく歩留りの
悪かった、発振周波数バラツキの大きい水晶振動子群で
も、論理緩急で合わせ込むことが可能となった。
態を図１に基づいて説明する。水晶等の振動子を原振と
する発振手段１が基準クロックを出力し、分周手段２は
その基準クロックを順次２分の１の周波数に分周する。
論理緩急データ設定手段３は、振動子の発振周波数のズ
レを論理回路で補償するための論理緩急データを設定す
る。論理緩急手段４は、設定された論理緩急データをも
とに所定の周期毎に分周手段２の状態を操作して、分周
手段２の分周出力信号の周期を所望の周期に一致するよ
うに制御する。論理緩急シフト手段５は、設定した論理
緩急データでは分周出力信号の周期を所望の周期に一致
させることが不可能な場合、論理緩急範囲を振動子の発
振周波数特性に合わせてシフトさせる。この論理緩急シ
フト手段５により、従来は合わせ込みが難しく歩留りの
悪かった、発振周波数バラツキの大きい水晶振動子群で
も、論理緩急で合わせ込むことが可能となった。
【００１６】また、分周手段２の分周出力信号を時間基
準信号として、その時間基準信号をもとに表示駆動手段
６により、指針、あるいは液晶表示装置、発光ダイオー
ド等の光学的表示装置を含む表示手段７を駆動するため
の表示駆動出力信号を生成する。この構成により、時刻
あるいは経過時間のような時間情報を、論理回路的手段
により正確に調整可能な、電子時計等の電子機器を得る
ことができる。
準信号として、その時間基準信号をもとに表示駆動手段
６により、指針、あるいは液晶表示装置、発光ダイオー
ド等の光学的表示装置を含む表示手段７を駆動するため
の表示駆動出力信号を生成する。この構成により、時刻
あるいは経過時間のような時間情報を、論理回路的手段
により正確に調整可能な、電子時計等の電子機器を得る
ことができる。
【００１７】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図２は、水晶発振回路２９３は基準クロック信
号を出力する。本実施例では基準クロックの周波数を３
２ｋＨｚとする。
明する。図２は、水晶発振回路２９３は基準クロック信
号を出力する。本実施例では基準クロックの周波数を３
２ｋＨｚとする。
【００１８】分周回路２９８は、１０段のＴＦＦ２０１
〜２１０で構成する。実際には表示駆動回路等を動作さ
せるための制御信号を合成するために、ＴＦＦ２１０の
後ろに数段のＴＦＦが接続されるが、ここでは省略す
る。論理緩急回路２９９は、論理緩急データ保持回路２
９４から出力されるＶＣＷＤ１〜ＶＣＷＤ５と、分周回
路２９８の出力信号から合成した制御信号であるＶＣＷ
Ｘとを入力信号とし、ＶＣＷＤ１〜ＶＣＷＤ５のいずれ
か１つ以上の信号が“Ｌ”レベルのとき、ＶＣＷＸに同
期して分周回路２９８内のＴＦＦ２０２〜２１０をプリ
セットするための論理緩急動作信号Ｓ８ＫＸ、Ｓ４Ｋ
Ｘ、Ｓ２ＫＸ、Ｓ１ＫＸと、論理緩急シフト信号Ｓ５１
２Ｘ、Ｓ２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘを出力する。
〜２１０で構成する。実際には表示駆動回路等を動作さ
せるための制御信号を合成するために、ＴＦＦ２１０の
後ろに数段のＴＦＦが接続されるが、ここでは省略す
る。論理緩急回路２９９は、論理緩急データ保持回路２
９４から出力されるＶＣＷＤ１〜ＶＣＷＤ５と、分周回
路２９８の出力信号から合成した制御信号であるＶＣＷ
Ｘとを入力信号とし、ＶＣＷＤ１〜ＶＣＷＤ５のいずれ
か１つ以上の信号が“Ｌ”レベルのとき、ＶＣＷＸに同
期して分周回路２９８内のＴＦＦ２０２〜２１０をプリ
セットするための論理緩急動作信号Ｓ８ＫＸ、Ｓ４Ｋ
Ｘ、Ｓ２ＫＸ、Ｓ１ＫＸと、論理緩急シフト信号Ｓ５１
２Ｘ、Ｓ２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘを出力する。
【００１９】マスクオプションスイッチ２９７は入力信
号ＶＣＷＨ、ＶＣＷＬ、ＶＣＷＰＺ、ＶＣＷＰＺＸと論
理緩急シフト信号Ｓ５１２Ｘ、Ｓ２５６Ｘ、Ｓ１２８
Ｘ、Ｒ６４Ｘとで構成する。論理緩急シフト信号Ｓ５１
２Ｘ、Ｓ２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘの各々の信号
線は、入力信号ＶＣＷＨ、ＶＣＷＬ、ＶＣＷＰＺ、ＶＣ
ＷＰＺＸのいずれか一つの信号線とＩＣ製造工程の中で
接続される。
号ＶＣＷＨ、ＶＣＷＬ、ＶＣＷＰＺ、ＶＣＷＰＺＸと論
理緩急シフト信号Ｓ５１２Ｘ、Ｓ２５６Ｘ、Ｓ１２８
Ｘ、Ｒ６４Ｘとで構成する。論理緩急シフト信号Ｓ５１
２Ｘ、Ｓ２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘの各々の信号
線は、入力信号ＶＣＷＨ、ＶＣＷＬ、ＶＣＷＰＺ、ＶＣ
ＷＰＺＸのいずれか一つの信号線とＩＣ製造工程の中で
接続される。
【００２０】図３は、マスクオプションスイッチ２９７
の接続方法によって選択可能な緩急範囲のモードを示し
ている。緩急量は８．４３７５ｓｅｃ／ｄａｙを１単位
として示している。モードＡの場合、緩急範囲は±１単
位（±８．４３７５ｓｅｃ／ｄａｙ）で、従来の技術で
説明した構成と同じ緩急範囲となる。さらにマスクオプ
ションスイッチ２９７を適宜選択することにより、モー
ドＫの−６〜−４単位の緩急範囲から、モードＦの＋４
〜＋６単位の緩急範囲まで、水晶振動子の周波数バラツ
キに応じて任意に設定できる。
の接続方法によって選択可能な緩急範囲のモードを示し
ている。緩急量は８．４３７５ｓｅｃ／ｄａｙを１単位
として示している。モードＡの場合、緩急範囲は±１単
位（±８．４３７５ｓｅｃ／ｄａｙ）で、従来の技術で
説明した構成と同じ緩急範囲となる。さらにマスクオプ
ションスイッチ２９７を適宜選択することにより、モー
ドＫの−６〜−４単位の緩急範囲から、モードＦの＋４
〜＋６単位の緩急範囲まで、水晶振動子の周波数バラツ
キに応じて任意に設定できる。
【００２１】例えば、論理緩急シフト信号Ｓ５１２Ｘ、
Ｓ２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘの信号線を、マスク
オプションスイッチ２９７の黒丸で示すようにすべてＶ
ＣＷＰＺの信号線に接続すると、緩急範囲は図３のモー
ドＡとなる。また、論理緩急シフト信号Ｓ５１２Ｘ、Ｓ
２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘの信号線を、マスクオ
プションスイッチ２９７の白丸で示すように各々入力信
号ＶＣＷＰＺＸ、ＶＣＷＨ、ＶＣＷＬ、ＶＣＷＨの各信
号線に接続すると、緩急範囲は図３のモードＦとなる。
Ｓ２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘの信号線を、マスク
オプションスイッチ２９７の黒丸で示すようにすべてＶ
ＣＷＰＺの信号線に接続すると、緩急範囲は図３のモー
ドＡとなる。また、論理緩急シフト信号Ｓ５１２Ｘ、Ｓ
２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘの信号線を、マスクオ
プションスイッチ２９７の白丸で示すように各々入力信
号ＶＣＷＰＺＸ、ＶＣＷＨ、ＶＣＷＬ、ＶＣＷＨの各信
号線に接続すると、緩急範囲は図３のモードＦとなる。
【００２２】図４は本実施例の論理緩急動作のタイミン
グチャートであり、図４（ａ）は緩急範囲がモードＡ
で、論理緩急データ信号ＶＣＷＤ１、ＶＣＷＤ２、ＶＣ
ＷＤ３、ＶＣＷＤ４を各々“Ｈ”、“Ｈ”、“Ｌ”、
“Ｌ”レベルとしたときのものである。論理緩急データ
信号は、図示しない外部端子等から設定した値を、図２
の論理緩急データ保持回路２９４が保持している。
グチャートであり、図４（ａ）は緩急範囲がモードＡ
で、論理緩急データ信号ＶＣＷＤ１、ＶＣＷＤ２、ＶＣ
ＷＤ３、ＶＣＷＤ４を各々“Ｈ”、“Ｈ”、“Ｌ”、
“Ｌ”レベルとしたときのものである。論理緩急データ
信号は、図示しない外部端子等から設定した値を、図２
の論理緩急データ保持回路２９４が保持している。
【００２３】信号ＶＣＷＸは１０秒周期でＱ６４立上り
に同期したタイミングＡで“Ｌ”レベルのパルスが入力
される。論理回路ブロック２９５はＯＲゲート２１１、
２１２、２１３、２１４で構成され、信号ＶＣＷＸに同
期して信号ＶＣＷＤ１、ＶＣＷＤ２、ＶＣＷＤ３、ＶＣ
ＷＤ４のデータを、論理緩急動作信号、Ｓ８ＫＸ、Ｓ４
ＫＸ、Ｓ２ＫＸ、Ｓ１ＫＸとして各々出力する。論理回
路ブロック２９６はＯＲゲート２１５、２１６とＮＡＮ
Ｄゲート２１７で構成され、信号ＶＣＷＸに同期して信
号ＶＣＷＤ５のデータをＶＣＷＰＺとして出力し、信号
ＶＣＷＤ５のデータの反転値をＶＣＷＰＺＸとして出力
する。またＶＣＷＬは、信号ＶＣＷＸに同期して“Ｌ”
レベルを出力し、ＶＣＷＨは常時“Ｈ”レベルとなって
いる。
に同期したタイミングＡで“Ｌ”レベルのパルスが入力
される。論理回路ブロック２９５はＯＲゲート２１１、
２１２、２１３、２１４で構成され、信号ＶＣＷＸに同
期して信号ＶＣＷＤ１、ＶＣＷＤ２、ＶＣＷＤ３、ＶＣ
ＷＤ４のデータを、論理緩急動作信号、Ｓ８ＫＸ、Ｓ４
ＫＸ、Ｓ２ＫＸ、Ｓ１ＫＸとして各々出力する。論理回
路ブロック２９６はＯＲゲート２１５、２１６とＮＡＮ
Ｄゲート２１７で構成され、信号ＶＣＷＸに同期して信
号ＶＣＷＤ５のデータをＶＣＷＰＺとして出力し、信号
ＶＣＷＤ５のデータの反転値をＶＣＷＰＺＸとして出力
する。またＶＣＷＬは、信号ＶＣＷＸに同期して“Ｌ”
レベルを出力し、ＶＣＷＨは常時“Ｈ”レベルとなって
いる。
【００２４】論理緩急シフト信号Ｓ５１２Ｘ、Ｓ２５６
Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘは、各々マスクオプションス
イッチ２９７の接続状態に対応して、信号ＶＣＷＨ、Ｖ
ＣＷＬ、ＶＣＷＰＺ、ＶＣＷＰＺＸのいずれか一つの信
号を出力する。論理緩急動作信号Ｓ８ＫＸ、Ｓ４ＫＸ、
Ｓ２ＫＸ、Ｓ１ＫＸおよび、論理緩急シフト信号Ｓ５１
２Ｘ、Ｓ２５６Ｘ、Ｓ１２８Ｘが“Ｌ”レベルのパルス
信号を出力した時、各々ＴＦＦ２０２、２０３、２０
４、２０５、２０６、２０７、２０８をプリセットし、
Ｒ６４Ｘが“Ｌ”レベルのパルス信号を出力した時ＴＦ
Ｆ２０９、２１０をリセットして、論理緩急を行う。
Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘは、各々マスクオプションス
イッチ２９７の接続状態に対応して、信号ＶＣＷＨ、Ｖ
ＣＷＬ、ＶＣＷＰＺ、ＶＣＷＰＺＸのいずれか一つの信
号を出力する。論理緩急動作信号Ｓ８ＫＸ、Ｓ４ＫＸ、
Ｓ２ＫＸ、Ｓ１ＫＸおよび、論理緩急シフト信号Ｓ５１
２Ｘ、Ｓ２５６Ｘ、Ｓ１２８Ｘが“Ｌ”レベルのパルス
信号を出力した時、各々ＴＦＦ２０２、２０３、２０
４、２０５、２０６、２０７、２０８をプリセットし、
Ｒ６４Ｘが“Ｌ”レベルのパルス信号を出力した時ＴＦ
Ｆ２０９、２１０をリセットして、論理緩急を行う。
【００２５】例えば、論理緩急データ信号ＶＣＷＤ１、
ＶＣＷＤ２、ＶＣＷＤ３、ＶＣＷＤ４、ＶＣＷＤ５を各
々“Ｈ”、“Ｈ”、“Ｌ”、“Ｌ”、“Ｈ”レベルと
し、マスクオプションスイッチの設定については、論理
緩急シフト信号Ｓ５１２Ｘ、Ｓ２５６Ｘ、Ｓ１２８Ｘ、
Ｒ６４ＸをすべてＶＣＷＰＺと接続した、モードＡの場
合、図４（ａ）に示したタイミングチャートに従った論
理緩急動作を行う。すなわち、図４（ａ）のＱ６４の立
ち上がり（タイミングＡ）に同期して出力される“Ｌ”
レベルのパルス信号ＶＣＷＸにより、ＴＦＦ２０４、２
０５がセットされ、Ｑ２Ｋ、Ｑ１Ｋが“Ｈ”レベルとな
る。以降、通常の分周動作を継続してタイミングＢでＱ
６４は立ち下がる。
ＶＣＷＤ２、ＶＣＷＤ３、ＶＣＷＤ４、ＶＣＷＤ５を各
々“Ｈ”、“Ｈ”、“Ｌ”、“Ｌ”、“Ｈ”レベルと
し、マスクオプションスイッチの設定については、論理
緩急シフト信号Ｓ５１２Ｘ、Ｓ２５６Ｘ、Ｓ１２８Ｘ、
Ｒ６４ＸをすべてＶＣＷＰＺと接続した、モードＡの場
合、図４（ａ）に示したタイミングチャートに従った論
理緩急動作を行う。すなわち、図４（ａ）のＱ６４の立
ち上がり（タイミングＡ）に同期して出力される“Ｌ”
レベルのパルス信号ＶＣＷＸにより、ＴＦＦ２０４、２
０５がセットされ、Ｑ２Ｋ、Ｑ１Ｋが“Ｈ”レベルとな
る。以降、通常の分周動作を継続してタイミングＢでＱ
６４は立ち下がる。
【００２６】また、論理緩急シフト信号Ｓ５１２Ｘ、Ｓ
２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘを各々ＶＣＷＰＺＸ、
ＶＣＷＨ、ＶＣＷＬ、ＶＣＷＨと接続した、モードＦの
場合、図４（ｂ）に示したタイミングチャートに従った
論理緩急動作を行う。すなわち、図４（ｂ）のＱ６４の
立ち上がり（タイミングＣ）に同期して出力される
“Ｌ”レベルのパルス信号ＶＣＷＸにより、ＴＦＦ２０
４、２０５と同時にＴＦＦ２０６、２０８がセットさ
れ、Ｑ２Ｋ、Ｑ１ＫとともにＱ５１２、Ｑ１２８が
“Ｈ”レベルとなる。以降、通常の分周動作を継続して
タイミングＤでＱ６４は立ち下がる。
２５６Ｘ、Ｓ１２８Ｘ、Ｒ６４Ｘを各々ＶＣＷＰＺＸ、
ＶＣＷＨ、ＶＣＷＬ、ＶＣＷＨと接続した、モードＦの
場合、図４（ｂ）に示したタイミングチャートに従った
論理緩急動作を行う。すなわち、図４（ｂ）のＱ６４の
立ち上がり（タイミングＣ）に同期して出力される
“Ｌ”レベルのパルス信号ＶＣＷＸにより、ＴＦＦ２０
４、２０５と同時にＴＦＦ２０６、２０８がセットさ
れ、Ｑ２Ｋ、Ｑ１ＫとともにＱ５１２、Ｑ１２８が
“Ｈ”レベルとなる。以降、通常の分周動作を継続して
タイミングＤでＱ６４は立ち下がる。
【００２７】この場合、タイミングＤはタイミングＢよ
りＱ１Ｋの５周期分早く立ち下がっており、この間隔
が、図３に示すモードＡとモードＦの緩急範囲のシフト
量に対応する。図５は通常の製造プロセスによる水晶振
動子群の発振周波数の分布図である。この発振周波数の
分布に対して、図示した１つの論理緩急モードの論理緩
急範囲を外れる水晶振動子を、別の論理緩急モードで調
整することにより、従来使用できなかった範囲の水晶振
動子も使用することが可能となる。その結果、水晶振動
子の利用効率が上がり、総合的なコストの低減を実現す
ることができる。
りＱ１Ｋの５周期分早く立ち下がっており、この間隔
が、図３に示すモードＡとモードＦの緩急範囲のシフト
量に対応する。図５は通常の製造プロセスによる水晶振
動子群の発振周波数の分布図である。この発振周波数の
分布に対して、図示した１つの論理緩急モードの論理緩
急範囲を外れる水晶振動子を、別の論理緩急モードで調
整することにより、従来使用できなかった範囲の水晶振
動子も使用することが可能となる。その結果、水晶振動
子の利用効率が上がり、総合的なコストの低減を実現す
ることができる。
【００２８】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。論
理緩急シフト手段により、水晶振動子の発振周波数の分
布に応じて論理緩急範囲をシフトすることができるた
め、製造上のバラツキに起因する発振周波数のズレが大
きな水晶振動子群でも、その殆どすべての水晶振動子を
調整できるため、総合的なコストの低減が可能となる。
ているので、以下に記載されるような効果を奏する。論
理緩急シフト手段により、水晶振動子の発振周波数の分
布に応じて論理緩急範囲をシフトすることができるた
め、製造上のバラツキに起因する発振周波数のズレが大
きな水晶振動子群でも、その殆どすべての水晶振動子を
調整できるため、総合的なコストの低減が可能となる。
【００２９】また論理緩急シフト手段をＩＣ化する場
合、マスクオプションスイッチを用いることで、ＩＣの
端子数を増やすことなく緩急範囲のシフト機能を実現で
きるため、ＩＣの面積増が抑えられ、低コストを実現す
ることができる。
合、マスクオプションスイッチを用いることで、ＩＣの
端子数を増やすことなく緩急範囲のシフト機能を実現で
きるため、ＩＣの面積増が抑えられ、低コストを実現す
ることができる。
【図１】本発明の基本的構成の一例を示す機能ブロック
回路である。
回路である。
【図２】本発明の論理緩急回路の実施例の回路図であ
る。
る。
【図３】本発明の論理緩急回路の実施例の緩急モードと
緩急範囲を示した図である。
緩急範囲を示した図である。
【図４】本発明の論理緩急回路の実施例の論理緩急動作
のタイミングチャートである。
のタイミングチャートである。
【図５】水晶の発振周波数分布例と論理緩急範囲を例示
した図である。
した図である。
【図６】従来の論理緩急回路の回路図である。
【図７】従来の論理緩急回路の論理緩急動作のタイミン
グチャートである。
グチャートである。
２０１〜２１０ ＴＦＦ ２１１〜２１６ ＯＲゲート ２１７ ＮＡＮＤゲート ２９３ 水晶発振回路 ２９５、２９６ 論理回路ブロック ２９７ マスクオプションスイッチ ２９８ 分周回路 ２９９ 論理緩急回路 ６０１ 水晶発振回路 ６０２〜６０８ ＴＦＦ ６０９〜６１３ ＯＲゲート
Claims (2)
- 【請求項１】 基準クロックを出力する発振手段（１）
と、前記基準クロックが 下位ビット分周部に入力するように
接続し、前記下位ビット分周部の出力が上位ビット分周
部に入力するように接続され、前記基準クロックが入力
され順次分周する分周手段（２）と、 所定の論理緩急データを設定する論理緩急データ設定手
段（３）と、 論理緩急データ設定手段（３）に設定された論理緩急デ
ータをもとに所定の周期毎に分周手段（２）の前記下位
ビット分周部の状態を操作するための論理緩急手段
（４）と、 第二の論理緩急データ設定手段を備え、概第二の論理緩
急データ設定手段に設定された第二の論理緩急データを
もとに前記論理緩急手段（４）と同期した前記所定の周
期毎に分周手段（２）の前記上位ビット分周部の状態を
操作することによって、複数の緩急範囲のうちから1つ
の前記緩急範囲を選択し、前記論理緩急手段（４）の前
記緩急範囲をシフトし、かつ、前記緩急範囲を保持する
論理緩急シフト手段（５）と、 を有することを特徴とする論理緩急回路。 - 【請求項２】 基準クロックを出力する発振手段（１）
と、前記基準クロックが 下位ビット分周部に入力するように
接続し、前記下位ビット分周部の出力が上位ビット分周
部に入力するように接続され、前記基準クロックが入力
され順次分周する分周手段（２）と、 所定の論理緩急データを設定する論理緩急データ設定手
段（３）と、 論理緩急データ設定手段（３）に設定された論理緩急デ
ータをもとに所定の周期毎に分周手段（２）の前記下位
ビット分周部の状態を操作して時間基準信号の時間精度
を調整するための論理緩急手段（４）と、 第二の論理緩急データ設定手段を備え、概第二の論理緩
急データ設定手段に設定された第二の論理緩急データを
もとに前記論理緩急手段（４）と同期した前記所定の周
期毎に分周手段（２）の前記上位ビット分周部の状態を
操作することによって、複数の緩急範囲のうちから1つ
の前記緩急範囲を選択し、前記論理緩急手段（４）の前
記緩急範囲をシフトし、かつ、前記緩急範囲を保持して
時間基準信号の時間精度の調整範囲をシフトする論理緩
急シフト手段（５）と、 分周手段（２）の出力する時間基準信号をもとに表示駆
動出力信号を出力する表示駆動手段（６）と、 表示駆動出力信号を入力して時間情報を表示するための
表示手段（７）と、 を有することを特徴とする論理緩急回路付き電子機器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282159A JP3066724B2 (ja) | 1995-10-30 | 1995-10-30 | 論理緩急回路及び論理緩急回路付き電子機器 |
| US08/733,968 US5805000A (en) | 1995-10-30 | 1996-10-18 | Logical lose-gain circuit and electronic device having logical loose-gain circuit |
| DE69631017T DE69631017T2 (de) | 1995-10-30 | 1996-10-29 | Vorlauf-Nachlauf Schaltung und elektronische Vorrichtung damit |
| EP96307797A EP0772105B1 (en) | 1995-10-30 | 1996-10-29 | Loss-gain circuit and electronic device having such a circuit |
| HK98109213A HK1008356A1 (en) | 1995-10-30 | 1998-07-16 | Loss-gain circuit and electronic device having such a circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282159A JP3066724B2 (ja) | 1995-10-30 | 1995-10-30 | 論理緩急回路及び論理緩急回路付き電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09127272A JPH09127272A (ja) | 1997-05-16 |
| JP3066724B2 true JP3066724B2 (ja) | 2000-07-17 |
Family
ID=17648875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282159A Expired - Lifetime JP3066724B2 (ja) | 1995-10-30 | 1995-10-30 | 論理緩急回路及び論理緩急回路付き電子機器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5805000A (ja) |
| EP (1) | EP0772105B1 (ja) |
| JP (1) | JP3066724B2 (ja) |
| DE (1) | DE69631017T2 (ja) |
| HK (1) | HK1008356A1 (ja) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5188257A (en) * | 1975-01-31 | 1976-08-02 | Denshidokeino kankyuchoseisochi | |
| JPS5291471A (en) * | 1976-01-28 | 1977-08-01 | Toshiba Corp | Clock pulse generator |
| JPS6039193B2 (ja) * | 1977-10-18 | 1985-09-04 | セイコーエプソン株式会社 | 電子時計 |
| JPS55129789A (en) * | 1979-03-29 | 1980-10-07 | Seiko Epson Corp | Electronic watch |
| US4413350A (en) * | 1981-01-12 | 1983-11-01 | General Datacomm Industries, Inc. | Programmable clock rate generator |
| DE3135228C2 (de) * | 1981-09-05 | 1984-12-13 | Vdo Adolf Schindling Ag, 6000 Frankfurt | Schaltungsanordnung zum Abgleich einer Pulsfrequenz einer quarzgesteuerten Uhr |
| JPS58158581A (ja) * | 1982-03-16 | 1983-09-20 | Seiko Instr & Electronics Ltd | 電子時計用論理緩急回路 |
| US4408897A (en) * | 1982-09-22 | 1983-10-11 | Ebauches Electroniques S.A. | Electronic timepiece having a digital frequency correction circuit |
| JPS62237386A (ja) * | 1986-04-08 | 1987-10-17 | Seiko Instr & Electronics Ltd | 電子時計 |
| JPH0729513Y2 (ja) * | 1988-04-06 | 1995-07-05 | セイコーエプソン株式会社 | 電子時計用回路 |
-
1995
- 1995-10-30 JP JP7282159A patent/JP3066724B2/ja not_active Expired - Lifetime
-
1996
- 1996-10-18 US US08/733,968 patent/US5805000A/en not_active Expired - Lifetime
- 1996-10-29 EP EP96307797A patent/EP0772105B1/en not_active Expired - Lifetime
- 1996-10-29 DE DE69631017T patent/DE69631017T2/de not_active Expired - Lifetime
-
1998
- 1998-07-16 HK HK98109213A patent/HK1008356A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0772105B1 (en) | 2003-12-10 |
| EP0772105A3 (en) | 2000-10-25 |
| HK1008356A1 (en) | 1999-05-07 |
| US5805000A (en) | 1998-09-08 |
| EP0772105A2 (en) | 1997-05-07 |
| DE69631017T2 (de) | 2004-06-03 |
| DE69631017D1 (de) | 2004-01-22 |
| JPH09127272A (ja) | 1997-05-16 |
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