JPH05233842A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH05233842A JPH05233842A JP4014897A JP1489792A JPH05233842A JP H05233842 A JPH05233842 A JP H05233842A JP 4014897 A JP4014897 A JP 4014897A JP 1489792 A JP1489792 A JP 1489792A JP H05233842 A JPH05233842 A JP H05233842A
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Abstract
(57)【要約】
【目的】 外部出力端子の負荷容量における充電・放電
に起因する電流を抑制して、消費電流を低減するととも
に、電源・接地間に発生する雑音を抑制する。 【構成】 本発明のマイクロプロセッサの出力バッファ
部分は、出力ラッチ部２と出力バッファ部３とを含み、
アドレスデータ１０１の入力に対応して、アドレス制御
信号１０６の立上りによりアドレスデータ１０２を出力
する出力バッファ１と、バスサイクル許可信号１０３お
よびクロック１０４を介して、アドレス制御信号１０６
を生成して出力するＤフリップフロップ４と、バスサイ
クル許可信号１０３およびクロック１０４を介して、バ
スサイクル制御信号１０５を生成して出力するバスサイ
クル生成回路５とを備えて構成される。
に起因する電流を抑制して、消費電流を低減するととも
に、電源・接地間に発生する雑音を抑制する。 【構成】 本発明のマイクロプロセッサの出力バッファ
部分は、出力ラッチ部２と出力バッファ部３とを含み、
アドレスデータ１０１の入力に対応して、アドレス制御
信号１０６の立上りによりアドレスデータ１０２を出力
する出力バッファ１と、バスサイクル許可信号１０３お
よびクロック１０４を介して、アドレス制御信号１０６
を生成して出力するＤフリップフロップ４と、バスサイ
クル許可信号１０３およびクロック１０４を介して、バ
スサイクル制御信号１０５を生成して出力するバスサイ
クル生成回路５とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
する。
する。
【０００２】
【従来の技術】従来のマイクロプロセッサにおける出力
バッファの一例を図７に示す。図７に示されるように、
従来のマイクロプロセッサにおける出力バッファ２８
は、出力ラッチ部２９と出力バッファ部３０を含んで構
成されており、次回に出力しようとするアドレスデータ
１２３を入力して、アドレス制御信号１２７の立上りに
よってアドレスデータ１２４を出力する。Ｄフリップフ
ロップ３１は、バスサイクル許可信号１２５より、アド
レス制御信号１２７を生成する回路であり、バスサイク
ル生成回路３２は、バスサイクル許可信号１２５から、
バスサイクル制御信号１２８を生成するためのＤフリッ
プフロップである。
バッファの一例を図７に示す。図７に示されるように、
従来のマイクロプロセッサにおける出力バッファ２８
は、出力ラッチ部２９と出力バッファ部３０を含んで構
成されており、次回に出力しようとするアドレスデータ
１２３を入力して、アドレス制御信号１２７の立上りに
よってアドレスデータ１２４を出力する。Ｄフリップフ
ロップ３１は、バスサイクル許可信号１２５より、アド
レス制御信号１２７を生成する回路であり、バスサイク
ル生成回路３２は、バスサイクル許可信号１２５から、
バスサイクル制御信号１２８を生成するためのＤフリッ
プフロップである。
【０００３】図８は、図７における出力バッファ部３０
の内部構成を示す回路図である。この出力バッファ２８
は一般に複数のビット幅を持っているが、今回の説明に
おいては、説明上４ビット幅としている。このビット幅
が８ビットおよび１６ビットという具合に変わっても、
動作説明としては同様に説明が可能である。
の内部構成を示す回路図である。この出力バッファ２８
は一般に複数のビット幅を持っているが、今回の説明に
おいては、説明上４ビット幅としている。このビット幅
が８ビットおよび１６ビットという具合に変わっても、
動作説明としては同様に説明が可能である。
【０００４】出力バッファ部３０は、図８に示されるよ
うに、ＰＭＯＳトランジスタ３３、３５、３７および３
９と、ＮＭＯＳトランジスタ３４、３６、３８および４
０とにより構成されており、電源電圧ＶDDがＰＭＯＳト
ランジスタ３３、３５、３７および３９のソースに供給
され、ＰＭＯＳトランジスタ３３、３５、３７および３
９と、ＮＭＯＳトランジスタ３４、３６、３８および４
０のゲートは共通接続され、それぞれのゲートには、ア
ドレスデータ１２９、１３０、１３１および１３２が入
力されている。ＰＭＯＳトランジスタ３３、３５、３７
および３９のドレインは、それぞれ対応するＮＭＯＳト
ランジスタのドレインに連結されて、それぞれ外部出力
端子５５、５６、５７および５８に接続されている。そ
して、ＮＭＯＳトランジスタ３４、３６、３８および４
０のソースは接地点に接続されている。また、図９
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
は、この従来例における動作信号のタイミングチャート
である。
うに、ＰＭＯＳトランジスタ３３、３５、３７および３
９と、ＮＭＯＳトランジスタ３４、３６、３８および４
０とにより構成されており、電源電圧ＶDDがＰＭＯＳト
ランジスタ３３、３５、３７および３９のソースに供給
され、ＰＭＯＳトランジスタ３３、３５、３７および３
９と、ＮＭＯＳトランジスタ３４、３６、３８および４
０のゲートは共通接続され、それぞれのゲートには、ア
ドレスデータ１２９、１３０、１３１および１３２が入
力されている。ＰＭＯＳトランジスタ３３、３５、３７
および３９のドレインは、それぞれ対応するＮＭＯＳト
ランジスタのドレインに連結されて、それぞれ外部出力
端子５５、５６、５７および５８に接続されている。そ
して、ＮＭＯＳトランジスタ３４、３６、３８および４
０のソースは接地点に接続されている。また、図９
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
は、この従来例における動作信号のタイミングチャート
である。
【０００５】以下、図７、図８および図９（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）を参照し
て、従来例の動作について説明する。
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）を参照し
て、従来例の動作について説明する。
【０００６】バスサイクル許可信号１２５は、通常ロウ
レベルが入力されており、図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、クロック１２６の入力に対応して、従前のバスサイ
クルが終了する１クロック前にロウレベルからハイレベ
ルに変わり、１クロックの期間当該ハイレベルが保持さ
れる。バスサイクル許可信号１２５の立上りによって、
次回に出力しようとするアドレスデータ１２３が出力バ
ッファ部３０に入力される。アドレス制御信号１２７
は、バスサイクル許可信号１２５が、Ｄフリップフロッ
プ３１により１クロック分遅延された信号であり、この
アドレス制御信号１２７の立上りによって出力バッファ
部３０に入力される、次回に出力しようとするアドレス
データ１２３が、アドレスデータ１２４として出力され
る。また、バスサイクル制御信号１２８の立下りから立
上りの期間が、バスサイクルとなる。
レベルが入力されており、図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、クロック１２６の入力に対応して、従前のバスサイ
クルが終了する１クロック前にロウレベルからハイレベ
ルに変わり、１クロックの期間当該ハイレベルが保持さ
れる。バスサイクル許可信号１２５の立上りによって、
次回に出力しようとするアドレスデータ１２３が出力バ
ッファ部３０に入力される。アドレス制御信号１２７
は、バスサイクル許可信号１２５が、Ｄフリップフロッ
プ３１により１クロック分遅延された信号であり、この
アドレス制御信号１２７の立上りによって出力バッファ
部３０に入力される、次回に出力しようとするアドレス
データ１２３が、アドレスデータ１２４として出力され
る。また、バスサイクル制御信号１２８の立下りから立
上りの期間が、バスサイクルとなる。
【０００７】図８に示される出力バッブァ部３０におい
ては、次回に出力しようとする４ビットのアドレスデー
タ１２３に対応する、各ビットのアドレスデータ１２
９、１３０、１３１および１３２が入力されると、これ
らのアドレスデータは、それぞれ対応するＰＭＯＳトラ
ンジスタ３３、３５、３７および３９と、ＮＭＯＳトラ
ンジスタ３４、３６、３８および４０との連結ゲートに
入力され、当該アドレスデータのレベルのハイレベルま
たはロウレベルの如何に対応して、電源電圧ＶDDまたは
接地電位の何れかの電位レベルを、アドレスデータ１３
３、１３４、１３５および１３６として外部出力端子５
５、５６、５７および５８を介して出力する。なお、こ
の際、外部出力端子５５、５６、５７および５８におけ
る負荷容量に対して、充電または放電が為されるまでの
間、電源供給線に流れる電流が増大する。
ては、次回に出力しようとする４ビットのアドレスデー
タ１２３に対応する、各ビットのアドレスデータ１２
９、１３０、１３１および１３２が入力されると、これ
らのアドレスデータは、それぞれ対応するＰＭＯＳトラ
ンジスタ３３、３５、３７および３９と、ＮＭＯＳトラ
ンジスタ３４、３６、３８および４０との連結ゲートに
入力され、当該アドレスデータのレベルのハイレベルま
たはロウレベルの如何に対応して、電源電圧ＶDDまたは
接地電位の何れかの電位レベルを、アドレスデータ１３
３、１３４、１３５および１３６として外部出力端子５
５、５６、５７および５８を介して出力する。なお、こ
の際、外部出力端子５５、５６、５７および５８におけ
る負荷容量に対して、充電または放電が為されるまでの
間、電源供給線に流れる電流が増大する。
【０００８】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、外部出力端子をハイレベル
からロウレベルに変化させ、またはロウレベルからハイ
レベルに変化させようとする場合には、端子の負荷容量
に対して充電または放電が行われるため、この間におい
て外部出力端子に流れる電流が増加し、マイクロプロセ
ッサの消費電流が増大する。上記のように、従来の出力
バッファにおいては、バスサイクル制御信号がロウ・ア
クティブになるまでの間、出力端子に電流が一時的に増
加する。
ロコンピュータにおいては、外部出力端子をハイレベル
からロウレベルに変化させ、またはロウレベルからハイ
レベルに変化させようとする場合には、端子の負荷容量
に対して充電または放電が行われるため、この間におい
て外部出力端子に流れる電流が増加し、マイクロプロセ
ッサの消費電流が増大する。上記のように、従来の出力
バッファにおいては、バスサイクル制御信号がロウ・ア
クティブになるまでの間、出力端子に電流が一時的に増
加する。
【０００９】従って、出力端子のレベルをそれ以前のレ
ベルと異なる状態に変化させたい場合、その本数が多け
れば多い程、消費電流の一時的な増加が大きくなり、マ
イクロプロセッサの電源・接地点間に雑音が発生する状
態になるという欠点がある。
ベルと異なる状態に変化させたい場合、その本数が多け
れば多い程、消費電流の一時的な増加が大きくなり、マ
イクロプロセッサの電源・接地点間に雑音が発生する状
態になるという欠点がある。
【００１０】
【課題を解決するための手段】第１の発明のマイクロプ
ロセッサは、所定のＮビットのアドレスデータ入力に対
応して、Ｎビット幅のアドレス出力バッファ群を備える
マイクロプロセッサにおいて、前記アドレス出力バッフ
ァ群に電源を供給する電源端子と、前記アドレス出力バ
ッファ群との間に、前記アドレス出力バッファ群の外部
出力端子の負荷容量における充電および放電に起因する
電流を抑制する特定の回路素子を備えることを特徴とし
ている。
ロセッサは、所定のＮビットのアドレスデータ入力に対
応して、Ｎビット幅のアドレス出力バッファ群を備える
マイクロプロセッサにおいて、前記アドレス出力バッフ
ァ群に電源を供給する電源端子と、前記アドレス出力バ
ッファ群との間に、前記アドレス出力バッファ群の外部
出力端子の負荷容量における充電および放電に起因する
電流を抑制する特定の回路素子を備えることを特徴とし
ている。
【００１１】また、第２の発明のマイクロプロセッサ
は、所定のＮビットのアドレスデータ入力に対応して、
Ｎビット幅のアドレス出力バッファ群を備えるマイクロ
プロセッサにおいて、前記アドレス出力バッファ群に電
源を供給する電源端子と、前記アドレス出力バッファ群
との間に、前記アドレス出力バッファ群の外部出力端子
の負荷容量における充電および放電に起因する電流を抑
制する特定の回路素子を備えるとともに、前記アドレス
出力バッファ群において現時点のバスサイクルにおいて
出力されるアドレスデータ出力と、次のバスサイクルに
おいて当該アドレス出力バッファ群に入力されるアドレ
スデータとを入力して、両アドレスデータのレベル関係
を比較照合する比較手段と、前記比較手段より出力され
る比較信号による制御作用を介して、前記バスサイクル
のタイミングを制御調整するバスサイクル開始制御手段
と、を少なくとも備えて構成される。
は、所定のＮビットのアドレスデータ入力に対応して、
Ｎビット幅のアドレス出力バッファ群を備えるマイクロ
プロセッサにおいて、前記アドレス出力バッファ群に電
源を供給する電源端子と、前記アドレス出力バッファ群
との間に、前記アドレス出力バッファ群の外部出力端子
の負荷容量における充電および放電に起因する電流を抑
制する特定の回路素子を備えるとともに、前記アドレス
出力バッファ群において現時点のバスサイクルにおいて
出力されるアドレスデータ出力と、次のバスサイクルに
おいて当該アドレス出力バッファ群に入力されるアドレ
スデータとを入力して、両アドレスデータのレベル関係
を比較照合する比較手段と、前記比較手段より出力され
る比較信号による制御作用を介して、前記バスサイクル
のタイミングを制御調整するバスサイクル開始制御手段
と、を少なくとも備えて構成される。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例における出力
バッファ部分を示す部分ブロック図である。図１に示さ
れるように、本実施例の出力バッファ部分は、出力ラッ
チ部２と出力バッファ部３とを含み、アドレスデータ１
０１の入力に対応して、アドレス制御信号１０６の立上
りによりアドレスデータ１０２を出力する出力バッファ
１と、バスサイクル許可信号１０３およびクロック１０
４を介して、アドレス制御信号１０６を生成して出力す
るＤフリップフロップ４と、バスサイクル許可信号１０
３およびクロック１０４を介して、バスサイクル制御信
号１０５を生成して出力するバスサイクル生成回路５と
を備えて構成される。また、図２は、図１における出力
バッファ部３の内部構成を示す回路図である。出力バッ
ファ１は一般に複数のビット幅を持っているが、今回の
説明においては、従来例の場合と同様に、説明上４ビッ
ト幅としている。このビット幅が８ビットおよび１６ビ
ットという具合に変わっても、動作説明としては同様に
説明が可能である。
バッファ部分を示す部分ブロック図である。図１に示さ
れるように、本実施例の出力バッファ部分は、出力ラッ
チ部２と出力バッファ部３とを含み、アドレスデータ１
０１の入力に対応して、アドレス制御信号１０６の立上
りによりアドレスデータ１０２を出力する出力バッファ
１と、バスサイクル許可信号１０３およびクロック１０
４を介して、アドレス制御信号１０６を生成して出力す
るＤフリップフロップ４と、バスサイクル許可信号１０
３およびクロック１０４を介して、バスサイクル制御信
号１０５を生成して出力するバスサイクル生成回路５と
を備えて構成される。また、図２は、図１における出力
バッファ部３の内部構成を示す回路図である。出力バッ
ファ１は一般に複数のビット幅を持っているが、今回の
説明においては、従来例の場合と同様に、説明上４ビッ
ト幅としている。このビット幅が８ビットおよび１６ビ
ットという具合に変わっても、動作説明としては同様に
説明が可能である。
【００１４】出力バッファ部３は、図２に示されるよう
に、ＰＭＯＳトランジスタ６、８、１０および１２と、
ＮＭＯＳトランジスタ７、９、１１および１３とにより
構成されており、電源電圧ＶDDが、抵抗１４を介してＰ
ＭＯＳトランジスタ６、８、１０および１２のソースに
供給され、ＰＭＯＳトランジスタ６、８、１０および１
２と、ＮＭＯＳトランジスタ７、９、１１および１３の
ゲートは共通接続され、それぞれのゲートには、アドレ
スデータ１０７、１０８、１０９および１１０が入力さ
れている。ＰＭＯＳトランジスタ６、８、１０および１
２のドレインは、それぞれ対応するＮＭＯＳトランジス
タ７、９、１１および１３のドレインに連結されて、そ
れぞれ外部出力端子５１、５２、５３および５４に接続
されている。そして、ＮＭＯＳトランジスタ７、９、１
１および１３のソースは、共に接地点に接続されてい
る。図２より明らかなように、本実施例における出力バ
ッファ部３の、従来例における出力バッファ部２８との
相違点は、図２の本実施例においては、各ＰＭＯＳトラ
ンジスタのソースに対する電源電圧の供給が、抵抗１４
を介して行われていることである。
に、ＰＭＯＳトランジスタ６、８、１０および１２と、
ＮＭＯＳトランジスタ７、９、１１および１３とにより
構成されており、電源電圧ＶDDが、抵抗１４を介してＰ
ＭＯＳトランジスタ６、８、１０および１２のソースに
供給され、ＰＭＯＳトランジスタ６、８、１０および１
２と、ＮＭＯＳトランジスタ７、９、１１および１３の
ゲートは共通接続され、それぞれのゲートには、アドレ
スデータ１０７、１０８、１０９および１１０が入力さ
れている。ＰＭＯＳトランジスタ６、８、１０および１
２のドレインは、それぞれ対応するＮＭＯＳトランジス
タ７、９、１１および１３のドレインに連結されて、そ
れぞれ外部出力端子５１、５２、５３および５４に接続
されている。そして、ＮＭＯＳトランジスタ７、９、１
１および１３のソースは、共に接地点に接続されてい
る。図２より明らかなように、本実施例における出力バ
ッファ部３の、従来例における出力バッファ部２８との
相違点は、図２の本実施例においては、各ＰＭＯＳトラ
ンジスタのソースに対する電源電圧の供給が、抵抗１４
を介して行われていることである。
【００１５】また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）は、この第１の実施例にお
ける動作信号のタイミングチャートである。
（ｄ）、（ｅ）および（ｆ）は、この第１の実施例にお
ける動作信号のタイミングチャートである。
【００１６】以下、図１、図２および図３（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）を参照し
て、本実施例の動作について説明する。
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）を参照し
て、本実施例の動作について説明する。
【００１７】以下、図１、図２および図３（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）を参照し
て、本実施例の動作について説明する。
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）を参照し
て、本実施例の動作について説明する。
【００１８】バスサイクル許可信号１２５は、通常ロウ
レベルが入力されており、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、クロック１０４の入力に対応して、従前のバスサイ
クルが終了する１クロック前にロウレベルからハイレベ
ルに変わり、１クロックの期間当該ハイレベルが保持さ
れる。バスサイクル許可信号１０３の立上りによって、
次回に出力しようとするアドレスデータ１０１が出力バ
ッファ部３に入力される。アドレス制御信号１０６は、
バスサイクル許可信号１０３が、Ｄフリップフロップ４
により１クロック分遅延された信号であり、このアドレ
ス制御信号１０６の立上りによって、出力バッファ部３
に入力される、次回に出力しようとするアドレスデータ
１０１が、アドレスデータ１０２として出力される。ま
た、バスサイクル生成回路５より出力されるバスサイク
ル制御信号１０５は、当該バスサイクル生成回路５によ
り、バスサイクル許可信号１０３が１クロック分遅延さ
れて出力された信号であり、その立下りから立上りまで
の期間が、バスサイクルとして定義される。
レベルが入力されており、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、クロック１０４の入力に対応して、従前のバスサイ
クルが終了する１クロック前にロウレベルからハイレベ
ルに変わり、１クロックの期間当該ハイレベルが保持さ
れる。バスサイクル許可信号１０３の立上りによって、
次回に出力しようとするアドレスデータ１０１が出力バ
ッファ部３に入力される。アドレス制御信号１０６は、
バスサイクル許可信号１０３が、Ｄフリップフロップ４
により１クロック分遅延された信号であり、このアドレ
ス制御信号１０６の立上りによって、出力バッファ部３
に入力される、次回に出力しようとするアドレスデータ
１０１が、アドレスデータ１０２として出力される。ま
た、バスサイクル生成回路５より出力されるバスサイク
ル制御信号１０５は、当該バスサイクル生成回路５によ
り、バスサイクル許可信号１０３が１クロック分遅延さ
れて出力された信号であり、その立下りから立上りまで
の期間が、バスサイクルとして定義される。
【００１９】図２に示される出力バッファ部３において
は、次回に出力しようとする４ビットのアドレスデータ
１０１に対応する、各ビットのアドレスデータ１０７、
１０８、１０９および１１０が入力されると、これらの
アドレスデータは、それぞれ対応するＰＭＯＳトランジ
スタ６、８、１０および１２と、ＮＭＯＳトランジスタ
７、９、１１および１３との連結ゲートに入力され、当
該アドレスデータのレベルのハイレベルまたはロウレベ
ルの如何に対応して、電源電圧ＶDDまたは接地電位の何
れかの電位レベルを、アドレスデータ１１１、１１２、
１１３および１１４として外部出力端子５１、５２、５
３および５４を介して出力する。なお、この際、外部出
力端子５１、５２、５３および５４における負荷容量に
対して、充電または放電が為されるまでの間、電源供給
線に電流が流れようとするが、抵抗１４が挿入接続され
ているために、抑制された電流値の電流しか流れない。
は、次回に出力しようとする４ビットのアドレスデータ
１０１に対応する、各ビットのアドレスデータ１０７、
１０８、１０９および１１０が入力されると、これらの
アドレスデータは、それぞれ対応するＰＭＯＳトランジ
スタ６、８、１０および１２と、ＮＭＯＳトランジスタ
７、９、１１および１３との連結ゲートに入力され、当
該アドレスデータのレベルのハイレベルまたはロウレベ
ルの如何に対応して、電源電圧ＶDDまたは接地電位の何
れかの電位レベルを、アドレスデータ１１１、１１２、
１１３および１１４として外部出力端子５１、５２、５
３および５４を介して出力する。なお、この際、外部出
力端子５１、５２、５３および５４における負荷容量に
対して、充電または放電が為されるまでの間、電源供給
線に電流が流れようとするが、抵抗１４が挿入接続され
ているために、抑制された電流値の電流しか流れない。
【００２０】次に本発明の第２の実施例について説明す
る。前述の第１の実施例においては、出力しようとする
アドレスデータの内容と、それ以前のアドレスデータの
内容とが大きく異なる場合においても、外部出力端子に
流れる電流が或一定の電流量しか流れないので、消費電
流の一時的な増加を抑制することができるが、当該外部
出力端子にアドレスデータが出力されるまでに多少の時
間遅れが生じる。本第２の実施例においては、バスサイ
クルにアイドルを挿入することにより、上記の時間遅れ
を解消する対策について考慮している。
る。前述の第１の実施例においては、出力しようとする
アドレスデータの内容と、それ以前のアドレスデータの
内容とが大きく異なる場合においても、外部出力端子に
流れる電流が或一定の電流量しか流れないので、消費電
流の一時的な増加を抑制することができるが、当該外部
出力端子にアドレスデータが出力されるまでに多少の時
間遅れが生じる。本第２の実施例においては、バスサイ
クルにアイドルを挿入することにより、上記の時間遅れ
を解消する対策について考慮している。
【００２１】図４は本発明の第２の実施例における出力
バッファ部分を示す部分ブロック図である。図４に示さ
れるように、本実施例の出力バッファ部分は、出力ラッ
チ部１６と出力バッファ部１７とを含み、アドレスデー
タ１１５の入力に対応して、アドレス制御信号１１９の
立上りによりアドレスデータ１１６を出力する出力バッ
ファ１５と、アドレスデータ１１５および１１６のレベ
ルを比較して、比較信号１２０を出力する比較回路１９
と、バスサイクル許可信号１１７およびクロック１１８
を介して、アドレス制御信号１１９を生成して出力する
Ｄフリップフロップ１８と、上述の比較信号１２０を入
力し、バスサイクル許可信号１１７およびクロック１１
８を介して、バスサイクル開始信号１２１を出力するバ
スサイクル開始タイミング生成回路２０と、バスサイク
ル開始信号１２１およびクロック１１８を介して、バス
サイクル制御信号１２２を生成して出力するバスサイク
ル生成回路２１とを備えて構成される。なお、本実施例
における出力バッファ部１７の内部構成については、前
述の第１の実施例の場合と同様であり、図２に示されて
いるとうりである。
バッファ部分を示す部分ブロック図である。図４に示さ
れるように、本実施例の出力バッファ部分は、出力ラッ
チ部１６と出力バッファ部１７とを含み、アドレスデー
タ１１５の入力に対応して、アドレス制御信号１１９の
立上りによりアドレスデータ１１６を出力する出力バッ
ファ１５と、アドレスデータ１１５および１１６のレベ
ルを比較して、比較信号１２０を出力する比較回路１９
と、バスサイクル許可信号１１７およびクロック１１８
を介して、アドレス制御信号１１９を生成して出力する
Ｄフリップフロップ１８と、上述の比較信号１２０を入
力し、バスサイクル許可信号１１７およびクロック１１
８を介して、バスサイクル開始信号１２１を出力するバ
スサイクル開始タイミング生成回路２０と、バスサイク
ル開始信号１２１およびクロック１１８を介して、バス
サイクル制御信号１２２を生成して出力するバスサイク
ル生成回路２１とを備えて構成される。なお、本実施例
における出力バッファ部１７の内部構成については、前
述の第１の実施例の場合と同様であり、図２に示されて
いるとうりである。
【００２２】また、図５は、図４におけるバスサイクル
開始タイミング生成回路２０の内部構成を示す回路図で
ある。図５に示されるように、バスサイクル開始タイミ
ング生成回路２０は、比較信号１２０、バスサイクル許
可信号１１７およびクロック１１８の入力に対応して、
インバータ２２と、ＡＮＤ回路２３および２４と、Ｄフ
リップフロップ２５および２６と、ＯＲ回路２７とを備
えて構成されており、ＯＲ回路２７より、バスサイクル
開始信号１２１が出力されている。このバスサイクル開
始タイミング生成回路２０においては、バスサイクル許
可信号１１７がハイレベルの時においてのみ動作し、バ
スサイクル許可信号１１７がハイレベルで、比較信号１
２０がロウレベルの時には、バスサイクル許可信号１１
７が、そのままバスサイクル開始信号１２１として出力
され、また、バスサイクル許可信号１１７がハイレベル
で、比較信号１２０もハイレベルの時には、バスサイク
ル許可信号１１７の１クロック分遅延された信号が、バ
スサイクル開始信号１２１として出力される。
開始タイミング生成回路２０の内部構成を示す回路図で
ある。図５に示されるように、バスサイクル開始タイミ
ング生成回路２０は、比較信号１２０、バスサイクル許
可信号１１７およびクロック１１８の入力に対応して、
インバータ２２と、ＡＮＤ回路２３および２４と、Ｄフ
リップフロップ２５および２６と、ＯＲ回路２７とを備
えて構成されており、ＯＲ回路２７より、バスサイクル
開始信号１２１が出力されている。このバスサイクル開
始タイミング生成回路２０においては、バスサイクル許
可信号１１７がハイレベルの時においてのみ動作し、バ
スサイクル許可信号１１７がハイレベルで、比較信号１
２０がロウレベルの時には、バスサイクル許可信号１１
７が、そのままバスサイクル開始信号１２１として出力
され、また、バスサイクル許可信号１１７がハイレベル
で、比較信号１２０もハイレベルの時には、バスサイク
ル許可信号１１７の１クロック分遅延された信号が、バ
スサイクル開始信号１２１として出力される。
【００２３】また、図６（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）は、この
第２の実施例における動作信号のタイミングチャートで
ある。以下、図４、図５および図６（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）
を参照して、本実施例の動作について説明する。
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）は、この
第２の実施例における動作信号のタイミングチャートで
ある。以下、図４、図５および図６（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）
を参照して、本実施例の動作について説明する。
【００２４】バスサイクル許可信号１１７は、通常ロウ
レベルが入力されており、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）
に示されるように、クロック１１８の入力に対応して、
従前のバスサイクルが終了する１クロック前にロウレベ
ルからハイレベルに変わり、１クロックの期間当該ハイ
レベルが保持される。バスサイクル許可信号１１７の立
上りによって、次回に出力しようとするアドレスデータ
１１５が出力バッファ部１７に入力される。アドレス制
御信号１１９は、バスサイクル許可信号１１７が、Ｄフ
リップフロップ１８により１クロック分遅延された信号
であり、このアドレス制御信号１１９の立上りによっ
て、出力バッファ部１７に入力される、次回に出力しよ
うとするアドレスデータ１１５が、アドレスデータ１１
６として出力される。
レベルが入力されており、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）
に示されるように、クロック１１８の入力に対応して、
従前のバスサイクルが終了する１クロック前にロウレベ
ルからハイレベルに変わり、１クロックの期間当該ハイ
レベルが保持される。バスサイクル許可信号１１７の立
上りによって、次回に出力しようとするアドレスデータ
１１５が出力バッファ部１７に入力される。アドレス制
御信号１１９は、バスサイクル許可信号１１７が、Ｄフ
リップフロップ１８により１クロック分遅延された信号
であり、このアドレス制御信号１１９の立上りによっ
て、出力バッファ部１７に入力される、次回に出力しよ
うとするアドレスデータ１１５が、アドレスデータ１１
６として出力される。
【００２５】この際に、アドレスデータ１１５および１
１６は、比較回路１９に入力されて、それぞれのアドレ
スデータのレベルが比較照合され、当該比較結果に対応
する比較信号１２０が出力されてバスサイクル開始タイ
ミング生成回路２０に入力される。バスサイクル開始タ
イミング生成回路２０においては、比較回路１９におけ
る両アドレスデータの比較結果として、レベルの異なる
データの数が二つ以上の時には、バスサイクル許可信号
１１７が、そのままバスサイクル開始信号１２１として
出力され、また、レベルの異なるデータの数が三つ以上
の時には、バスサイクル許可信号１１７を１クロック分
遅延させた信号が、バスサイクル開始信号１２１として
出力される。
１６は、比較回路１９に入力されて、それぞれのアドレ
スデータのレベルが比較照合され、当該比較結果に対応
する比較信号１２０が出力されてバスサイクル開始タイ
ミング生成回路２０に入力される。バスサイクル開始タ
イミング生成回路２０においては、比較回路１９におけ
る両アドレスデータの比較結果として、レベルの異なる
データの数が二つ以上の時には、バスサイクル許可信号
１１７が、そのままバスサイクル開始信号１２１として
出力され、また、レベルの異なるデータの数が三つ以上
の時には、バスサイクル許可信号１１７を１クロック分
遅延させた信号が、バスサイクル開始信号１２１として
出力される。
【００２６】このバスサイクル開始信号１２１はバスサ
イクル生成回路２１に入力されるが、バスサイクル生成
回路２１においては、バスサイクル開始信号１２１およ
びクロック１１８の入力を介して、バスサイクル開始信
号１２１を１クロック分遅延させた信号が、バスサイク
ル制御信号１２２として出力される。このバスサイクル
制御信号１２２の立下りから立上りまでの期間が、バス
サイクルとして定義される。従って、比較信号１２０が
ハイレベル、即ちアドレスデータ１１５および１１６の
内で、レベルの異なるデータの数が三つ以上存在する時
には、バスサイクル許可信号１１７を１クロック分遅延
させたバスサイクル開始信号１２１から、更に１クロッ
ク分遅延したバスサイクル制御信号１２２が出力される
ことになり、このために、前のバスサイクルとの間にア
イドルが挿入される状態となる。
イクル生成回路２１に入力されるが、バスサイクル生成
回路２１においては、バスサイクル開始信号１２１およ
びクロック１１８の入力を介して、バスサイクル開始信
号１２１を１クロック分遅延させた信号が、バスサイク
ル制御信号１２２として出力される。このバスサイクル
制御信号１２２の立下りから立上りまでの期間が、バス
サイクルとして定義される。従って、比較信号１２０が
ハイレベル、即ちアドレスデータ１１５および１１６の
内で、レベルの異なるデータの数が三つ以上存在する時
には、バスサイクル許可信号１１７を１クロック分遅延
させたバスサイクル開始信号１２１から、更に１クロッ
ク分遅延したバスサイクル制御信号１２２が出力される
ことになり、このために、前のバスサイクルとの間にア
イドルが挿入される状態となる。
【００２７】なお、前述したように、出力バッファ部１
７の回路構成および動作については、第１の実施例の場
合と同様であり、外部出力端子における負荷容量に対し
て、充電または放電が為されるまでの間に、電源供給線
に流れようとする電流は、抵抗により抑制された電流値
の電流しか流れない。
７の回路構成および動作については、第１の実施例の場
合と同様であり、外部出力端子における負荷容量に対し
て、充電または放電が為されるまでの間に、電源供給線
に流れようとする電流は、抵抗により抑制された電流値
の電流しか流れない。
【００２８】
【発明の効果】以上説明したように、本発明は、出力し
ようとするアドレスデータの内容と、それ以前のアドレ
スデータの内容とが大きく異なっている場合において
も、外部出力端子の負荷容量に対応する充電・放電に起
因する電流量を所定値に抑制することができるために、
消費電流を一時的に削減することができるとともに、電
源・接地間において発生する雑音を抑制することができ
るという効果がある。
ようとするアドレスデータの内容と、それ以前のアドレ
スデータの内容とが大きく異なっている場合において
も、外部出力端子の負荷容量に対応する充電・放電に起
因する電流量を所定値に抑制することができるために、
消費電流を一時的に削減することができるとともに、電
源・接地間において発生する雑音を抑制することができ
るという効果がある。
【図１】本発明の第１の実施例の部分を示すブロック図
である。
である。
【図２】第１の実施例における出力バッファの回路図で
ある。
ある。
【図３】第１の実施例における動作信号のタイミング図
である。
である。
【図４】本発明の第２の実施例の部分を示すブロック図
である。
である。
【図５】第２の実施例におけるバスサイクル開始タイミ
ング生成回路の回路図である。
ング生成回路の回路図である。
【図６】第２の実施例における動作信号のタイミング図
である。
である。
【図７】従来例の部分を示すブロック図である。
【図８】従来例における出力バッファの回路図である。
【図９】従来例における動作信号のタイミング図であ
る。
る。
１、１５、２８ 出力バッファ ２、１６、２９ 出力ラッチ部 ３、１７、３０ 出力バッファ部 ４、１８、２５、２６、３１ Ｄフリップフロップ ５、２１、３２ バスサイクル生成回路 ６、８、１０、１２、３３、３５、３７、３９ ＰＭ
ＯＳトランジスタ ７、９、１１、１３、３４、３６、３８、４０ ＮＭ
ＯＳトランジスタ １４ 抵抗 １９ 比較回路 ２０ バスサイクル開始タイミング生成回路 ２２ インバータ ２３、２４ ＡＮＤ回路 ２７ ＮＯＲ回路
ＯＳトランジスタ ７、９、１１、１３、３４、３６、３８、４０ ＮＭ
ＯＳトランジスタ １４ 抵抗 １９ 比較回路 ２０ バスサイクル開始タイミング生成回路 ２２ インバータ ２３、２４ ＡＮＤ回路 ２７ ＮＯＲ回路
Claims (2)
- 【請求項１】 所定のＮビットのアドレスデータ入力に
対応して、Ｎビット幅のアドレス出力バッファ群を備え
るマイクロプロセッサにおいて、 前記アドレス出力バッファ群に電源を供給する電源端子
と、前記アドレス出力バッファ群との間に、前記アドレ
ス出力バッファ群の外部出力端子の負荷容量における充
電および放電に起因する電流を抑制する特定の回路素子
を備えることを特徴とするマイクロプロセッサ。 - 【請求項２】 所定のＮビットのアドレスデータ入力に
対応して、Ｎビット幅のアドレス出力バッファ群を備え
るマイクロプロセッサにおいて、 前記アドレス出力バッファ群に電源を供給する電源端子
と、前記アドレス出力バッファ群との間に、前記アドレ
ス出力バッファ群の外部出力端子の負荷容量における充
電および放電に起因する電流を抑制する特定の回路素子
を備えるとともに、 前記アドレス出力バッファ群において現時点のバスサイ
クルにおいて出力されるアドレスデータ出力と、次のバ
スサイクルにおいて当該アドレス出力バッファ群に入力
されるアドレスデータとを入力して、両アドレスデータ
のレベル関係を比較照合する比較手段と、 前記比較手段より出力される比較信号による制御作用を
介して、前記バスサイクルのタイミングを制御調整する
バスサイクル開始制御手段と、 を少なくとも備えることを特徴とするマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01489792A JP3259304B2 (ja) | 1992-01-30 | 1992-01-30 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01489792A JP3259304B2 (ja) | 1992-01-30 | 1992-01-30 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233842A true JPH05233842A (ja) | 1993-09-10 |
| JP3259304B2 JP3259304B2 (ja) | 2002-02-25 |
Family
ID=11873785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01489792A Expired - Fee Related JP3259304B2 (ja) | 1992-01-30 | 1992-01-30 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259304B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377625B1 (ko) * | 2001-01-09 | 2003-03-26 | 엘지이노텍 주식회사 | 데이타 처리를 위한 양방향 래치회로 |
-
1992
- 1992-01-30 JP JP01489792A patent/JP3259304B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377625B1 (ko) * | 2001-01-09 | 2003-03-26 | 엘지이노텍 주식회사 | 데이타 처리를 위한 양방향 래치회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3259304B2 (ja) | 2002-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010814 |
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