KR100294078B1 - 반도체 장치 및 반도체 시스템 - Google Patents

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요시히로 다케마에
마사오 다구치
마사오 나카노
다카아키 스즈키
히로요시 도미타
도시야 우치다
야스하루 사토
아츠시 하타케야마
마사토 마츠미야
야스로우 마츠자키
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아끼쿠사 나오유끼
후지쯔 가부시키가이샤
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Abstract

본 발명은 낮은 비용으로 원 칩 LSI와 동등한 데이타 전송 속도를 달성하는 반도체 시스템을 제공하는 것을 목적으로 한다.
반도체 시스템은 적어도 1개의 논리 칩과, 1변이 적어도 1개의 논리 칩의 1변과 대향하도록 배치되는 적어도 1개의 메모리 칩과, 인접하는 메모리 칩과 데이타 전송을 하기 위해 적어도 1개의 논리 칩에 설치되는 제1 입출력 단자와, 인접하는 논리 칩과 데이타 전송을 하기 위해 적어도 1개의 메모리 칩에 설치되는 제2 입출력 단자와, 적어도 1개의 논리 칩과 적어도 1개의 메모리 칩을 내부에 격납하는 패키지를 포함하고, 제1 입출력 단자는 적어도 1개의 논리 칩의 상기 1변에 설치되며, 제2 입출력 단자는 적어도 1개의 메모리 칩의 상기 1변에 설치되는 것을 특징으로 한다.

Description

반도체 장치 및 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM FOR HIGH-SPEED DATA TRANSFER}
본 발명은 일반적으로 반도체 장치 및 반도체 시스템에 관한 것으로, 상세하게는 메모리 칩과 논리 칩을 1개의 패키지에 혼재한 디바이스(MCP: Multi-Chip Package)에 관한 것이다.
종래의 논리 디바이스와 메모리 디바이스를 접속할 때, 일반적으로는 공통의 버스를 통해 양 디바이스를 접속한다. 도 24의 (a)는 공통 버스를 통한 논리 디바이스와 메모리 디바이스의 접속에 대한 종래예를 나타낸다. 도 24의 (a)에 도시된 바와 같이, 논리 디바이스(501)와 메모리 디바이스(502)가 공통의 버스(503)에 접속되고, 이 버스(503)를 통하여 논리 디바이스(501)와 메모리 디바이스(502) 사이의 데이타 전송이 행해진다.
데이타 처리의 고속화를 도모하기 위해서는 논리 디바이스와 메모리 디바이스 사이의 데이타 전송 속도를 향상시킬 필요가 있지만, 그러기 위해서는 도 24에 있어서 버스(503)의 신호선의 갯수를 증가시키는 것, 데이타 전송의 클록 주파수를 올리는 것을 생각할 수 있다. 버스의 신호선을 증가시키는 방법은 버스 신호선이 차지하는 면적이나 소비 전력이 증가한다고 하는 문제가 있어 바람직하지 못하다. 또한, 데이타 전송의 클록 주파수를 올리는 방법은 버스 신호선의 신호 전송 능력의 한계나 각 디바이스의 데이타 입출력 스피드의 한계가 문제가 되며, 이들 한계를 넘어서 주파수를 올려 나가는 것은 곤란하다.
이들 문제에 대응하는 기술로서, 논리 디바이스와 메모리 디바이스를 동일한 칩상에 탑재한 원 칩 LSI가 있다. 도 24의 (b)는 논리 디바이스와 메모리 디바이스를 원 칩화한 원 칩 LSI의 예를 나타낸다. 도 24의 (b)에 도시된 바와 같이, 원 칩 LSI(510)에는 메모리부(511)와 논리부(512)가 탑재된다. 메모리부(511)와 논리부(512) 사이는 칩내의 배선에 의해 접속되어 있으므로, 고속의 데이타 전송을 행할 수 있다.
그러나 원 칩 LSI를 제조하기 위해서는 메모리부(511)와 논리부(512)를 동일 공정으로 제조하기 위한 신 공정 기술의 개발이 필요하게 되며, 비용 증가를 초래한다. 또한, 공통의 공정으로 제조된 메모리부(511)와 논리부(512)는 각각을 전용의 공정으로 제조한 경우와 비교하여 성능이 저하될 가능성이 높다.
이와 같이, 공통의 버스로 논리 디바이스와 메모리 디바이스를 접속한 경우에는 양 디바이스 사이에서의 데이타 전송 속도를 높이는 것이 어렵고, 또한 논리부와 메모리부를 동일한 칩상에 탑재한 원 칩 LSI에서는 비용 증가 및 성능 저하라는 문제가 발생하게 된다.
따라서, 본 발명은 낮은 비용으로 원 칩 LSI와 동등한 데이타 전송 속도를 달성하는 반도체 시스템을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 의해 동일한 패키지에 논리 칩과 메모리 칩을 탑재한 실시예를 나타내는 도면.
도 2는 고속 I/O 회로의 출력 회로 및 입력 회로의 회로 구성을 나타내는 회로도.
도 3은 본 발명에 의해 동일한 패키지에 논리 칩과 메모리 칩을 탑재한 다른 실시예를 나타내는 도면.
도 4는 본 발명에 의해 동일한 패키지에 논리 칩과 메모리 칩을 탑재한 또 다른 실시예를 나타내는 도면.
도 5는 본 발명에 의해 동일한 패키지에 논리 칩과 메모리 칩을 탑재한 또 다른 실시예를 나타내는 도면.
도 6은 도 1의 메모리 칩의 구성예를 나타내는 블록도.
도 7은 외부 기억 장치용 I/O부를 구비하는 경우의 도 1의 메모리 칩의 구성예를 나타내는 블록도.
도 8은 도 1의 고속 I/O 회로를 포함하는 메모리·논리간 I/O부의 구성을 나타내는 블록도.
도 9는 도 8의 메모리 칩측의 고속 I/O 회로의 동작을 설명하기 위한 타이밍도.
도 10은 DLL 회로의 구성을 나타내는 구성도.
도 11은 위상 비교기의 회로 구성의 일례를 나타내는 회로도.
도 12는 지연 제어 회로의 회로 구성의 일례를 나타내는 회로도.
도 13은 가변 지연 회로의 회로 구성의 일례를 나타내는 회로도.
도 14는 도 8의 위상 시프트 회로의 구성을 나타내는 구성도.
도 15는 논리 칩 및 메모리 칩의 메모리·논리간 I/O부의 다른 구성예를 나타내는 블록도.
도 16은 논리 칩 및 메모리 칩의 메모리·논리간 I/O부의 또 다른 구성예를 나타내는 블록도.
도 17은 도 16의 메모리 칩의 동작을 설명하기 위한 타이밍도.
도 18은 메모리 칩에 있어서, 논리 칩에 대향하는 변에 배치되는 I/O 단자의 일례를 나타내는 도면.
도 19는 본 발명에 따른 도 1의 반도체 시스템의 ESD 보호 회로를 설명하기 위한 도면.
도 20은 MOSFET을 ESD 보호 회로로서 이용한 경우의 실시예를 나타내는 도면.
도 21은 필드 MOSFET를 ESD 보호 회로로서 이용한 경우의 실시예를 나타내는 도면.
도 22는 바이폴러형 트랜지스터를 ESD 보호 회로로서 이용한 경우의 실시예를 나타내는 도면.
도 23은 다이오드를 ESD 보호 회로로서 이용한 경우의 실시예를 나타내는 도면.
도 24의 (a)는 공통 버스를 통한 논리 디바이스와 메모리 디바이스의 접속의 종래예를 나타내는 도면이고, (b)는 논리 디바이스와 메모리 디바이스를 원 칩화한 원 칩 LSI의 예를 나타내는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1: 반도체 시스템
110: 패키지
11: 논리 칩
12: 메모리 칩
13: 외부 단자
14, 24: 접속 단자
15: I/O 회로 전원용 단자
16: I/O 회로 전원선
17: 단자
20: 메모리·논리간 I/O부
21: 고속 I/O 회로
22: I/O 단자
23: I/O 전원 단자
25: 와이어 본딩
30: 외부 기억 장치용 I/O부
31: 외부 기억 장치용 I/O 회로
32: 기억 장치용 단자
33: 강압 회로
41, 120: 클록 버퍼
42: 명령 디코더
43: 뱅크 선택 버퍼
44: 어드레스 버퍼
45, 103, 128: 데이타 버퍼
46: 메모리 셀 어레이
47: 로우 디코더
48: 센스 앰프·기록 앰프
49: 컬럼 디코더
50, 50A: 뱅크
51: 직렬 어드레스 카운터
52: 직렬 디코더
53: 직렬 어드레스 디코더
54: 전송 게이트
55: 전송 제어 회로
56: 외부 기억 장치용 데이타 버퍼
100: T-CLK 발생 회로
101: R-CLK 발생 회로
102: 등장(等長) 배선
111, 114, 121, 124: DLL 회로
112, 122: 위상 시프트 회로
113, 115, 123, 125: 더미 등장 배선
116, 126: 더미 데이타 버퍼
117, 127: 더미 노드
401, 402: ESD 보호 회로
501: 논리 디바이스
502: 메모리 디바이스
503: 버스
청구범위 제1항의 발명에 있어서는, 반도체 시스템은 적어도 1개의 논리 칩과, 1변이 상기 적어도 1개의 논리 칩의 1변과 대향하도록 배치되는 적어도 1개의 메모리 칩과, 인접하는 메모리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 논리 칩에 설치되는 제1 입출력 단자와, 인접하는 논리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 메모리 칩에 설치되는 제2 입출력 단자와, 상기 적어도 1개의 논리 칩과 상기 적어도 1개의 메모리 칩을 내부에 격납하는 패키지를 포함하고, 상기 제1 입출력 단자는 상기 적어도 1개의 논리 칩의 상기 1변에 설치되며, 상기 제2 입출력 단자는 상기 적어도 1개의 메모리 칩의 상기 1변에 설치되는 것을특징으로 한다.
청구범위 제2항의 발명에 있어서는, 청구범위 제1항 기재의 반도체 시스템에 있어서, 상기 제1 입출력 단자와 상기 제2 입출력 단자는 인접하는 논리 칩과 메모리 칩 사이에서 대향 위치에 배치되는 것을 특징으로 한다.
청구범위 제3항의 발명에 있어서는, 청구범위 제2항 기재의 반도체 시스템에 있어서, 상기 제1 입출력 단자와 상기 제2 입출력 단자를 상기 인접하는 논리 칩과 메모리 칩 사이에서 접속하는 접속 배선을 추가로 포함하고, 상기 접속 배선은 상기 인접하는 논리 칩과 메모리 칩 사이에서 동일 길이인 것을 특징으로 한다.
청구범위 제4항의 발명에 있어서는, 청구범위 제3항 기재의 반도체 시스템에 있어서, 상기 접속 배선은 상기 제1 입출력 단자와 상기 제2 입출력 단자 사이를 최단 거리로 접속하는 것을 특징으로 한다.
청구범위 제5항의 발명에 있어서는, 청구범위 제2항 기재의 반도체 시스템에 있어서, 상기 제1 입출력 단자와 상기 제2 입출력 단자를 상기 인접하는 논리 칩과 메모리 칩 사이에서 접속하는 접속 배선을 추가로 포함하고, 상기 접속 배선은 와이어 본딩을 포함하는 것을 특징으로 한다.
청구범위 제6항의 발명에 있어서는, 청구범위 제1항 기재의 반도체 시스템에 있어서, 인접하는 메모리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 논리 칩에 설치되는 제1 입출력 회로부와, 인접하는 논리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 메모리 칩에 설치되는 제2 입출력 회로부와, 상기 제1 입출력 회로부와 상기 제2 입출력 회로부에 공통의 전원 전압을 공급하는 전원 배선을추가로 포함하는 것을 특징으로 한다.
청구범위 제7항의 발명에 있어서는, 청구범위 제6항 기재의 반도체 시스템에 있어서, 상기 적어도 1개의 논리 칩의 상기 1변에 설치되어 상기 전원 배선으로부터 전원 전압을 수신하는 전원 단자와, 상기 적어도 1개의 메모리 칩의 상기 1변에 설치되어 상기 전원 배선으로부터 전원 전압을 수신하는 전원 단자를 추가로 포함하고, 상기 전원 배선은 인접하는 논리 칩과 메모리 칩 사이에 배치되는 것을 특징으로 한다.
청구범위 제8항의 발명에 있어서는, 청구범위 제6항 기재의 반도체 시스템에 있어서, 상기 적어도 1개의 논리 칩 및 상기 적어도 1개의 메모리 칩의 한쪽에 설치되어 상기 전원 전압을 강압하여 강압 전압을 생성하는 강압 회로와, 상기 강압 전압을 상기 적어도 1개의 논리 칩 및 상기 적어도 1개의 메모리 칩의 상기 한쪽에서 다른쪽으로 공급하는 강압 배선을 추가로 포함하는 것을 특징으로 한다.
청구범위 제9항의 발명에 있어서는, 청구범위 제6항 기재의 반도체 시스템에 있어서, 상기 전원 배선은 상기 제1 입출력 회로부와 상기 제2 입출력 회로부에 대하여, 전용의 전원 전압을 공급하는 것을 특징으로 한다.
청구범위 제10항의 발명에 있어서는, 청구범위 제1항 기재의 반도체 시스템에 있어서, 인접하는 메모리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 논리 칩에 설치되는 제1 입출력 회로부와, 인접하는 논리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 메모리 칩에 설치되는 제2 입출력 회로부를 추가로 포함하고, 상기 제1 입출력 회로부와 상기 제2 입출력 회로부는 CMOS형의 회로인 신호출력부와 신호 입력부를 포함하며, 출력 신호의 진폭은 상기 신호 출력부에 공급되는 전원 전압과 거의 같은 것을 특징으로 한다.
청구범위 제11항의 발명에 있어서는, 청구범위 제1항 기재의 반도체 시스템에 있어서, 상기 적어도 1개의 메모리 칩과 상기 패키지 외부에 설치된 다른 기억 장치 사이에서 데이타 전송을 행하기 위해 상기 적어도 1개의 메모리 칩에 설치되는 제3 입출력 단자를 추가로 포함하고, 상기 제3 입출력 단자는 상기 적어도 1개의 메모리 칩의 상기 1변과는 다른 변에 설치되는 것을 특징으로 한다.
청구범위 제12항의 발명에 있어서는, 청구범위 제11항 기재의 반도체 시스템에 있어서, 상기 적어도 1개의 메모리 칩은 상기 적어도 1개의 논리 칩으로부터 랜덤 액세스 가능한 제1 기억부와, 상기 제3 입출력 단자로부터 공급된 데이타를 일시적으로 저장한 후에 상기 제1 기억부에 전송하는 제2 기억부를 포함하는 것을 특징으로 한다.
청구범위 제13항의 발명에 있어서는, 청구범위 제11항 기재의 반도체 시스템에 있어서, 상기 적어도 1개의 메모리 칩은 상기 적어도 1개의 논리 칩으로부터 랜덤 액세스 가능한 제1 기억부와, 상기 제1 기억부로부터 공급된 데이타를 일시적으로 저장한 후에 상기 제3 입출력 단자에 전송하는 제2 기억부를 포함하는 것을 특징으로 한다.
청구범위 제14항의 발명에 있어서는, 반도체 장치는 칩의 1변에 배치된 클록 수신용 단자와, 상기 1변에 배치된 복수의 입출력 단자와, 상기 클록 수신용 단자에서 수신된 수신 클록 신호에 기초하여 입출력 제어용 클록 신호를 생성하는 제어용 클록 발생 회로와, 상기 입출력 제어용 클록 신호에 동기하여 상기 입출력 단자를 통해 외부로의 데이타 출력 및 외부로부터의 데이타 입력을 행하는 복수의 입출력 회로와, 상기 제어용 클록 발생 회로와 상기 복수의 입출력 회로의 각각을 접속하는 동일 길이의 복수의 접속 배선을 포함하는 것을 특징으로 한다.
청구범위 제15항의 발명에 있어서는, 청구범위 제14항 기재의 반도체 장치에 있어서, 상기 제어용 클록 발생 회로는 데이타 출력용 클록 신호를 상기 입출력 제어용 클록 신호로서 생성하는 제1 클록 발생 회로를 포함하는 것을 특징으로 한다.
청구범위 제16항의 발명에 있어서는, 청구범위 제15항 기재의 반도체 장치에 있어서, 상기 제1 클록 발생 회로는 상기 복수의 접속 배선의 제1 지연분과 상기 복수의 입출력 회로의 제2 지연분과의 합계 지연분 만큼 상기 수신 클록 신호로부터 위상이 어긋난 신호를 상기 데이타 출력용 클록 신호로서 출력하는 것을 특징으로 한다.
청구범위 제17항의 발명에 있어서는, 청구범위 제16항 기재의 반도체 장치에 있어서, 상기 제1 클록 발생 회로는 상기 수신 클록 신호의 위상을 조정하여 지연 신호를 출력하는 위상 조정 회로와, 상기 지연 신호 보다 상기 제1 지연분 만큼 위상이 지연된 제1 신호를 출력하는 제1 수단과, 상기 제1 신호 보다 상기 제2 지연분 만큼 위상이 지연된 제2 신호를 출력하는 제2 수단을 포함하고, 상기 위상 조정 수단은 상기 제2 신호와 상기 수신 클록 신호가 동위상이 되도록 상기 지연 신호의 위상을 조정하여 상기 지연 신호를 상기 데이타 출력용 클록 신호로서 출력하는 것을 특징으로 한다.
청구범위 제18항의 발명에 있어서는, 청구범위 제14항 기재의 반도체 장치에 있어서, 상기 제어용 클록 발생 회로는 데이타 입력용 클록 신호를 상기 입출력 제어용 클록 신호로서 생성하는 제2 클록 발생 회로를 포함하는 것을 특징으로 한다.
청구범위 제19항의 발명에 있어서는, 청구범위 제18항 기재의 반도체 장치에 있어서, 상기 제2 클록 발생 회로는 상기 복수의 접속 배선의 제1 지연분과 제2 지연분과의 합계 지연분 만큼 상기 수신 클록 신호로부터 위상이 어긋난 신호를 상기 데이타 입력용 클록 신호로서 출력하는 것을 특징으로 한다.
청구범위 제20항의 발명에 있어서는, 청구범위 제19항 기재의 반도체 장치에 있어서, 상기 제2 클록 발생 회로는 상기 수신 클록 신호의 위상을 조정하여 지연 신호를 출력하는 위상 조정 회로와, 상기 지연 신호 보다 상기 제1 지연분 만큼 위상이 지연된 제1 신호를 출력하는 제1 수단과, 상기 지연 신호를 상기 제2 지연분 만큼 지연시키는 제2 수단을 포함하고, 상기 위상 조정 수단은 상기 제1 신호와 상기 수신 클록 신호가 동위상이 되도록 상기 지연 신호의 위상을 조정하며, 상기 제2 수단은 상기 지연 신호를 상기 제2 지연분 만큼 지연시켜 상기 데이타 입력용 클록 신호로서 출력하는 것을 특징으로 한다.
청구범위 제21항의 발명에 있어서는, 청구범위 제20항 기재의 반도체 장치에 있어서, 상기 제2 수단은 상기 지연 신호를 위상 180°만큼 지연시키는 위상 시프트 회로인 것을 특징으로 한다.
청구범위 제22항의 발명에 있어서는, 청구범위 제20항 기재의 반도체 장치에 있어서, 상기 제2 수단은 상기 지연 신호를 소정의 고정 지연량 만큼 지연시키는고정 지연 회로인 것을 특징으로 한다.
청구범위 제23항의 발명에 있어서는, 청구범위 제20항 기재의 반도체 장치에 있어서, 상기 제2 클록 발생 회로는 1/N 분주기를 추가로 포함하고, 상기 수신 클록 신호의 주파수의 1/N의 주파수로 서로 위상이 360°/N 어긋난 복수의 분주 클록 신호를 생성하며, 상기 복수의 입출력 회로의 각각은 N개의 입력 회로를 포함하고, 상기 N개의 입력 회로는 대응하는 상기 분주 클록 신호를 동기 신호로서 이용하는 것을 특징으로 한다.
청구범위 제24항의 발명에 있어서는, 청구범위 제14항 기재의 반도체 장치에 있어서, 상기 클록 수신용 단자에 수신된 상기 수신 클록 신호를 그대로 출력하는 상기 1변에 배치된 클록 리턴 단자를 추가로 포함하는 것을 특징으로 한다.
청구범위 제25항의 발명에 있어서는, 반도체 장치는 외부로부터 수신한 수신 클록 신호를 입력으로서 내부 클록 신호를 공급하는 내부 클록 발생 회로와, 칩의 1변에 배치되어 상기 내부 클록 신호를 출력하는 클록 송신용 단자와, 상기 1변에 배치된 복수의 입출력 단자와, 상기 내부 클록 신호에 기초하여 입출력 제어용 클록 신호를 생성하는 제어용 클록 발생 회로와, 상기 입출력 제어용 클록 신호에 동기하여 상기 입출력 단자를 통해 외부로의 데이타 출력 및 외부로부터의 데이타 입력을 행하는 복수의 입출력 회로와, 상기 제어용 클록 발생 회로와 상기 복수의 입출력 회로의 각각을 접속하는 동일 길이의 복수의 접속 배선을 포함하는 것을 특징으로 한다.
청구범위 제26항의 발명에 있어서는, 청구범위 제25항 기재의 반도체 장치에있어서, 상기 내부 클록 발생 회로는 상기 수신 클록 신호의 주파수를 승산하여 상기 내부 클록 신호를 생성하는 것을 특징으로 한다.
청구범위 제27항의 발명에 있어서는, 청구범위 제25항 기재의 반도체 장치에 있어서, 상기 제어용 클록 발생 회로는 데이타 출력용 클록 신호를 상기 입출력 제어용 클록 신호로서 생성하는 제1 클록 발생 회로를 포함하는 것을 특징으로 한다.
청구범위 제28항의 발명에 있어서는, 청구범위 제27항 기재의 반도체 장치에 있어서, 상기 제1 클록 발생 회로는 상기 복수의 접속 배선의 제1 지연분과 상기 복수의 입출력 회로의 제2 지연분과의 합계 지연분 만큼 상기 내부 클록 신호로부터 위상이 어긋난 신호를 상기 데이타 출력용 클록 신호로서 출력하는 것을 특징으로 한다.
청구범위 제29항의 발명에 있어서는, 청구범위 제16항 기재의 반도체 장치에 있어서, 상기 제1 클록 발생 회로는 상기 내부 클록 신호의 위상을 조정하여 지연 신호를 출력하는 위상 조정 회로와, 상기 지연 신호 보다 상기 제1 지연분 만큼 위상이 지연된 제1 신호를 출력하는 제1 수단과, 상기 제1 신호 보다 상기 제2 지연분 만큼 위상이 지연된 제2 신호를 출력하는 제2 수단을 포함하고, 상기 위상 조정 수단은 상기 제2 신호와 상기 내부 클록 신호가 동위상이 되도록 상기 지연 신호의 위상을 조정하여 상기 지연 신호를 상기 데이타 출력용 클록 신호로서 출력하는 것을 특징으로 한다.
청구범위 제30항의 발명에 있어서는, 청구범위 제25항 기재의 반도체 장치에 있어서, 상기 제어용 클록 발생 회로는 데이타 입력용 클록 신호를 상기 입출력 제어용 클록 신호로서 생성하는 제2 클록 발생 회로를 포함하는 것을 특징으로 한다.
청구범위 제31항의 발명에 있어서는, 청구범위 제30항 기재의 반도체 장치에 있어서, 상기 제2 클록 발생 회로는 상기 복수의 접속 배선의 제1 지연분과 제2 지연분과의 합계 지연분 만큼 상기 내부 클록 신호로부터 위상이 어긋난 신호를 상기 데이타 입력용 클록 신호로서 출력하는 것을 특징으로 한다.
청구범위 제32항의 발명에 있어서는, 청구범위 제31항 기재의 반도체 장치에 있어서, 상기 제2 클록 발생 회로는 상기 내부 클록 신호의 위상을 조정하여 지연 신호를 출력하는 위상 조정 회로와, 상기 지연 신호 보다 상기 제1 지연분 만큼 위상이 지연된 제1 신호를 출력하는 제1 수단과, 상기 지연 신호를 상기 제2 지연분 만큼 지연시키는 제2 수단을 포함하고, 상기 위상 조정 수단은 상기 제1 신호와 상기 내부 클록 신호가 동위상이 되도록 상기 지연 신호의 위상을 조정하며, 상기 제2 수단은 상기 지연 신호를 상기 제2 지연분 만큼 지연시켜 상기 데이타 입력용 클록 신호로서 출력하는 것을 특징으로 한다.
청구범위 제33항의 발명에 있어서는, 청구범위 제32항 기재의 반도체 장치에 있어서, 상기 제2 수단은 상기 지연 신호를 위상 180°만큼 지연시키는 위상 시프트 회로인 것을 특징으로 한다.
청구범위 제34항의 발명에 있어서는, 청구범위 제32항 기재의 반도체 장치에 있어서, 상기 제2 수단은 상기 지연 신호를 소정의 고정 지연량 만큼 지연시키는 고정 지연 회로인 것을 특징으로 한다.
청구범위 제35항의 발명에 있어서는, 청구범위 제32항 기재의 반도체 장치에있어서, 상기 제2 클록 발생 회로는 1/N 분주기를 추가로 포함하고, 상기 내부 클록 신호의 주파수의 1/N의 주파수로 서로 위상이 360°/N 어긋난 복수의 분주 클록 신호를 생성하며, 상기 복수의 입출력 회로의 각각은 N개의 입력 회로를 포함하고, 상기 N개의 입력 회로는 대응하는 상기 분주 클록 신호를 동기 신호로서 이용하는 것을 특징으로 한다.
청구범위 제36항의 발명에 있어서는, 청구범위 제25항 기재의 반도체 장치에 있어서, 상기 클록 송신용 단자로부터 전송되는 상기 내부 클록 신호를 소정의 지연 시간후에 수신하는 상기 1변에 설치된 클록 리턴 단자를 추가로 포함하고, 상기 제어용 클록 발생 회로는 상기 내부 클록 신호를 이용하여 상기 입출력 제어용 클록 신호로서 데이타 출력용 클록 신호를 생성하는 제1 클록 발생 회로와, 상기 클록 리턴 단자에 수신된 클록 신호를 이용하여 상기 입출력 제어용 클록 신호로서 데이타 입력용 클록 신호를 생성하는 제2 클록 발생 수단을 포함하는 것을 특징으로 한다.
청구범위 제37항의 발명에 있어서는, 반도체 시스템은 적어도 1개의 제1 반도체 칩과, 1변이 상기 적어도 1개의 제1 반도체 칩의 1변과 대향하도록 배치되는 적어도 1개의 제2 반도체 칩과, 상기 적어도 1개의 제1 반도체 칩과 상기 적어도 1개의 제2 반도체 칩을 내부에 격납하는 패키지를 포함하고, 상기 적어도 1개의 제1 반도체 칩은 외부로부터 수신한 수신 클록 신호를 입력으로서 내부 클록 신호를 공급하는 내부 클록 발생 회로와, 상기 1변에 배치되어 상기 내부 클록 신호를 출력하는 클록 송신용 단자와, 상기 1변에 배치된 제1 복수의 입출력 단자와, 상기 내부 클록 신호에 기초하여 제1 입출력 제어용 클록 신호를 생성하는 제1 제어용 클록 발생 회로와, 상기 제1 입출력 제어용 클록 신호에 동기하여 상기 제1 복수의 입출력 단자를 통해 외부로의 데이타 출력 및 외부로부터의 데이타 입력을 행하는 제1 복수의 입출력 회로와, 상기 제1 제어용 클록 발생 회로와 상기 제1 복수의 입출력 회로의 각각을 접속하는 동일 길이의 복수의 접속 배선을 포함하며, 상기 적어도 1개의 제2 반도체 칩은 상기 1변에 배치되어 상기 내부 클록 신호를 상기 적어도 1개의 제1 반도체 칩으로부터 수신하는 클록 수신용 단자와, 상기 1변에 배치되어 상기 제1 복수의 입출력 단자와 접속되는 제2 복수의 입출력 단자와, 상기 클록 수신용 단자에서 수신된 상기 내부 클록 신호에 기초하여 제2 입출력 제어용 클록 신호를 생성하는 제2 제어용 클록 발생 회로와, 상기 제2 입출력 제어용 클록 신호에 동기하여 상기 제2 복수의 입출력 단자를 통해 외부로의 데이타 출력 및 외부로부터의 데이타 입력을 행하는 제2 복수의 입출력 회로와, 상기 제2 제어용 클록 발생 회로와 상기 제2 복수의 입출력 회로의 각각을 접속하는 동일 길이의 복수의 접속 배선을 포함하고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 한쪽은 논리 칩이고 다른쪽은 메모리 칩인 것을 특징으로 한다.
청구범위 제38항의 발명에 있어서는, 청구범위 제37항 기재의 반도체 시스템에 있어서, 상기 적어도 1개의 제2 반도체 칩은 상기 클록 수신용 단자에 수신된 상기 내부 클록 신호를 그대로 출력하는 상기 1변에 배치된 제1 클록 리턴 단자를 추가로 포함하고, 상기 적어도 1개의 제1 반도체 칩은 상기 제1 클록 리턴 단자에 접속되는 상기 1변에 설치된 제2 클록 리턴 단자를 추가로 포함하며, 상기 제1 제어용 클록 발생 회로는 상기 내부 클록 발생 회로로부터의 상기 내부 클록 신호를 이용하여 상기 제1 입출력 제어용 클록 신호로서 데이타 출력용 클록 신호를 생성하는 제1 클록 발생 회로와, 상기 제2 클록 리턴 단자에 수신된 클록 신호를 이용하여 상기 제1 입출력 제어용 클록 신호로서 데이타 입력용 클록 신호를 생성하는 제2 클록 발생 수단을 포함하는 것을 특징으로 한다.
청구범위 제39항의 발명에 있어서는, 2M비트×N 워드×2L뱅크(M, N, L은 정수) 구성을 갖는 반도체 메모리 칩은 칩의 1변에 배치된 클록 수신용 단자와, M개의 어드레스 신호용 단자와, N개의 데이타 입출력 단자와, L개의 뱅크 선택 신호용 단자와, 3개의 명령 선택용 단자와, 파워 다운 신호용 단자와, 바이트 단위로 제공되는 DM 신호용 단자와, 복수의 전원용 단자를 포함하는 것을 특징으로 한다.
청구범위 제40항의 발명에 있어서는, 청구범위 제39항 기재의 반도체 메모리 칩에 있어서, 상기 클록 수신용 단자에서 수신한 클록 신호를 그대로 전송하는 상기 1변에 배치되는 클록 리턴 단자를 추가로 포함하는 것을 특징으로 한다.
청구범위 제41항의 발명에 있어서는, 청구범위 제40항 기재의 반도체 메모리 칩에 있어서, PLL 회로 및 DLL 회로의 적어도 1개를 포함하고, 상기 복수의 전원용 단자는 상기 PLL 회로 및 DLL 회로의 적어도 1개에 대한 전용의 전원을 공급하는 전원 단자를 포함하는 것을 특징으로 한다.
청구범위 제42항의 발명에 있어서는, 반도체 시스템은 패키지와 상기 패키지 내부에 격납되는 복수의 반도체 칩을 포함하고, 상기 복수의 반도체 칩은 상기 패키지 외부와 접속되는 외부 접속 패드와, 상기 복수의 반도체 칩 사이에서 접속되는 칩간 접속 패드와, 정전기 방전에 의한 파괴 방지를 위해 상기 외부 접속 패드마다 설치되는 제1 전류 구동 능력을 갖는 제1 ESD 보호 회로와, 정전기 방전에 의한 파괴 방지를 위해 상기 칩간 접속 패드마다 설치되는 제2 전류 구동 능력을 갖는 제2 ESD 보호 회로를 포함하며, 상기 제2 전류 구동 능력은 상기 제1 전류 구동 능력 보다도 작은 것을 특징으로 한다.
청구범위 제43항의 발명에 있어서는, 청구범위 제42항 기재의 반도체 시스템에 있어서, 상기 제1 ESD 보호 회로는 제1 MOSFET를 포함하고, 상기 제2 ESD 보호 회로는 제2 MOSFET를 포함하며, 상기 제2 MOSFET는 상기 제1 MOSFET 보다도 좁은 게이트 폭을 갖는 것을 특징으로 한다.
청구범위 제44항의 발명에 있어서는, 청구범위 제42항 기재의 반도체 시스템에 있어서, 상기 제1 ESD 보호 회로는 제1 바이폴러형 트랜지스터를 포함하고, 상기 제2 ESD 보호 회로는 제2 바이폴러형 트랜지스터를 포함하며, 상기 제2 바이폴러형 트랜지스터는 상기 제1 바이폴러형 트랜지스터 보다도 좁은 에미터 면적을 갖는 것을 특징으로 한다.
청구범위 제45항의 발명에 있어서는, 청구범위 제42항 기재의 반도체 시스템에 있어서, 상기 제1 ESD 보호 회로는 제1 다이오드를 포함하고, 상기 제2 ESD 보호 회로는 제2 다이오드를 포함하며, 상기 제2 다이오드는 상기 제1 다이오드 보다도 좁은 에미터 면적을 갖는 것을 특징으로 한다.
상기 청구범위 제1항 내지 제13항 기재의 반도체 시스템에 있어서는, 패키지내에 논리 칩과 메모리 칩을 탑재하여 서로 접속하는 구성에 있어서, 칩 사이의 입출력 단자를 모두 대향하는 변에 설치하므로 접속이 용이하다. 또한, 칩 사이의 입출력 단자끼리를 최단 거리로 동일 길이의 배선을 이용하여 접속함으로써 신호간 스큐가 없어지는 동시에, 와이어 본딩을 이용함으로써 배선 용량이 적어지므로, 칩 사이에서의 고속 데이타 전송을 실현할 수 있다. 또한, 인접하는 칩의 입출력 회로에 공통인 전원을 이용함으로써, 입력측과 출력측에서 신호 레벨이 갖추어진 고속 데이타 전송이 가능해지는 동시에, 이 공통인 전원을 입출력 회로용의 전용 전원으로 하면, 다른 회로 부분의 동작에 의한 전원 전압 레벨의 변동의 영향을 피할 수 있다. 또, 메모리 칩측에 패키지 외부와의 데이타 입출력을 직접 행하는 단자군을 설치함으로써, 패키지 외부에 있는 외부 기억 장치와의 데이타 입출력을 행할 수 있다.
상기 청구범위 제14항 내지 제24항 기재의 반도체 장치에 있어서는, 데이타 전송에 필요한 입출력 단자 및 상대측으로부터 클록 신호를 수신하는 클록 수신용 단자가 칩의 1변에 배치되므로, 상대측의 칩을 이 근처에 대향하도록 인접하게 배치한 경우에, 데이타 전송을 위한 접속을 용이하게 행할 수 있는 동시에, 상대측의 칩과 동일한 클록 신호를 이용할 수 있게 된다. 또, 제어용 클록 발생 회로로부터 입출력 회로까지를 등장 배선으로 접속하기 때문에, 입출력 회로에 의해 데이타 출력 및 데이타 입력에 관한 동기를 확실하게 취할 수 있다. 또한, 제어용 클록 발생 회로는 등장 배선 등에 의한 신호 지연을 고려한 피드백 루프에 의한 위상 제어를 행함으로써, 데이타 입력용으로 적합한 위상의 클록 신호와, 데이타 출력용으로 적합한 위상의 클록 신호를 생성할 수 있다. 또, 데이타 입력용 클록 신호의 주파수를 1/N로 분주하여 N 세트의 데이타 입력 동작을 행함으로써, 반도체 장치 내부에서의 동작 주파수에 대하여 데이타 전송 주파수를 N배로 할 수 있다. 또한, 상대측의 칩으로부터 수신한 클록 신호를 그대로 상대측으로 송신함으로써, 상대측의 칩은 칩 사이의 신호 전파 지연을 고려한 동기 제어를 행할 수 있게 된다.
상기 청구범위 제25항 내지 제36항 기재의 반도체 장치에 있어서는, 데이타 전송에 필요한 입출력 단자 및 클록 신호를 상대측에 공급하는 클록 송신용 단자가 칩의 1변에 배치되므로, 상대측의 칩을 이 근처에 대향하도록 인접하게 배치한 경우에, 데이타 전송을 위한 접속을 용이하게 행할 수 있는 동시에, 상대측의 칩이 동일한 클록 신호를 이용할 수 있게 한다. 또, 제어용 클록 발생 회로로부터 입출력 회로까지를 등장 배선으로 접속하기 때문에, 입출력 회로에 의해 데이타 출력 및 데이타 입력에 관한 동기를 확실하게 취할 수 있다. 또한, 제어용 클록 발생 회로는 등장 배선 등에 의한 신호 지연을 고려한 피드백 루프에 의한 위상 제어를 행함으로써, 데이타 입력용으로 적합한 위상의 클록 신호와, 데이타 출력용으로 적합한 위상의 클록 신호를 생성할 수 있다. 또, 데이타 입력용 클록 신호의 주파수를 1/N로 분주하여 N 세트의 데이타 입력 동작을 행함으로써, 반도체 장치 내부에서의 동작 주파수에 대하여 데이타 전송 주파수를 N배로 할 수 있다. 또한, 상대측의 칩에 송신하여 그대로 되돌아 온 클록 신호를 수신하고, 이 클록 신호에 기초하여 데이타 입력 동작의 동기를 취함으로써, 칩 사이의 신호 전파 지연을 고려한 동기 제어를 행할 수 있다.
상기 청구범위 제37항 내지 제38항 기재의 반도체 시스템에 있어서는, 패키지내에 논리 칩과 메모리 칩을 탑재하여 서로 접속하는 구성에 있어서, 칩 사이의 입출력 단자를 모두 대향하는 변에 설치하기 때문에 접속이 용이한 동시에, 제어용 클록 발생 회로로부터 입출력 회로까지를 등장 배선으로 접속하기 때문에, 입출력 회로에 의해 데이타 출력 및 데이타 입력에 관한 동기를 확실하게 취할 수 있다. 또한, 한쪽의 칩은 다른쪽의 칩에 송신하여 그대로 되돌아 온 클록 신호를 수신하고, 이 클록 신호에 기초하여 데이타 입력 동작의 동기를 취함으로써, 칩 사이의 신호 전파 지연을 고려한 동기 제어를 행할 수 있다.
상기 청구범위 제39항 내지 제41항 기재의 반도체 메모리 칩에 있어서는, 데이타 전송에 필요한 단자 및 전원 단자가 메모리 칩의 1변에 배치되므로, 논리 칩 등을 이 근처에 대향하도록 인접하게 배치한 경우에, 데이타 전송을 위한 접속을 용이하게 행할 수 있다. 또한, 수신한 클록 신호를 그대로 전송하는 클록 리턴 단자를 설치함으로써, 인접하여 배치되는 논리 칩 등의 측에서, 이 클록 리턴 단자로부터 반환된 클록 신호를 이용하여, 칩 사이의 신호 전파 지연을 고려한 동기 제어를 행할 수 있다. 또, 메모리 칩내의 PLL 회로 또는 DLL 회로에서 이용되는 전용 전원 단자를 설치함으로써, PLL 회로 또는 DLL 회로의 안정한 동작을 보증할 수 있다.
상기 청구범위 제42항 내지 제45항 기재의 반도체 시스템에 있어서는, 패키지에 복수의 반도체 칩이 탑재되는 경우, 반도체 칩 사이를 접속하기 위한 패드는 패키지에 의해 덮여져 있고, 대전한 인체가 닿는 일은 없다. 따라서, 외부 단자에접속되는 패드에 설치되는 ESD 보호 회로와 비교하여, 반도체 칩간 접속의 패드에 설치되는 ESD 보호 회로는 비교적 소량의 전류를 흐르게 하는데 적합한 것이면 된다. ESD 보호 회로를 작게 할 수 있으면, 칩 면적을 작게 할 수 있다고 하는 이점이 있는 동시에, 기생 용량을 작게 할 수 있기 때문에, 신호의 전환 속도를 빠르게 하여 고속 데이타 전송을 가능하게 할 수 있다.
이하에, 본 발명의 실시예를 첨부 도면과 함께 설명한다.
도 1은 본 발명에 의해 동일한 패키지에 논리 칩과 메모리 칩을 탑재한 실시예를 나타낸다.
도 1의 반도체 시스템(1)은 패키지(10)에 탑재된 논리 칩(11) 및 메모리 칩(12)을 포함한다. 논리 칩(11) 및 메모리 칩(12)은 1변이 마주 향하도록 서로 인접하여 배치된다. 패키지(10)는 외부와의 신호 입출력용의 외부 단자(13), 논리 칩(11) 및 메모리 칩(12)과 접속되는 접속 단자(14)를 포함하고, 외부 단자(13)와 접속 단자(14)는 전기적으로 접속되어 있다(도시하지 않음).
패키지(10)는 또, I/O 회로 전원용 단자(15)를 포함하고, I/O 회로 전원용 단자(15)는 접속 단자(14)를 통해 외부로부터 전원 전압 VCC와 그라운드 전압 VSS를 수신한다. 전원 전압 VCC와 그라운드 전압 VSS를 전송하는 I/O 회로 전원선(16)이 I/O 회로 전원용 단자(15)로부터 연장되어 논리 칩(11) 및 메모리 칩(12) 사이에 배선된다. I/O 회로 전원선(16)상에는 단자(17)가 설치된다.
접속 단자(14)는 논리 칩(11) 및 메모리 칩(12)의 접속 단자(24) 또는 메모리 칩(12)의 외부 기억 장치용 단자(32)에 와이어 본딩 등으로 전기적으로 접속된다.
논리 칩(11) 및 메모리 칩(12)의 각각은 메모리·논리간 I/O부(20)를 포함한다. 메모리·논리간 I/O부(20)는 고속 I/O 회로(21), I/O 단자(22) 및 I/O 전원 단자(23)를 포함한다. I/O 단자(22) 및 I/O 전원 단자(23)는 논리 칩(11) 및 메모리 칩(12)의 대향하여 인접하는 변에 배치된다. I/O 단자(22)는 논리 칩(11) 및 메모리 칩(12) 사이에서, 대향하는 단자끼리 대응하도록 와이어 본딩(25)으로 전기적으로 접속된다. I/O 전원 단자(23)는 I/O 회로 전원선(16)상에 설치된 단자(17)에 와이어 본딩 등으로 접속한다.
논리 칩(11) 및 메모리 칩(12) 사이에서, I/O 단자(22)끼리는 배선 길이가 같아지도록 접속되고, 데이타 사이의 타이밍의 어긋남이 생기지 않도록 구성된다. 또한, 상술과 같이 대향하는 단자끼리가 접속되므로, I/O 단자(22) 사이를 최단의 배선 길이로 배선하게 된다.
고속 I/O 회로(21)는 후술하는 바와 같이, CMOS 타입의 회로로 구성되어 있고, 논리 칩(11) 및 메모리 칩(12) 사이에서 고속 데이타 전송을 가능하게 한다. 고속 I/O 회로(21)는 I/O 전원 단자(23)에 공급된 전원 전압 VCC 및 그라운드 전압 VSS에 의해 구동된다. 또, 논리 칩(11) 및 메모리 칩(12)에 있어서, 고속 I/O 회로(21) 이외의 회로 부분은 I/O 전원 단자(23)와는 다른 전원 경로로서, 접속 단자(14)로부터 접속 단자(24)를 통해 전원 전압 및 그라운드 전압이 공급된다.
고속 I/O 회로(21)의 전원을 논리 칩(11) 및 메모리 칩(12) 사이에서 공통으로 함으로써, 논리 칩(11) 및 메모리 칩(12) 사이에서 신호 진폭을 동일하게 하여,확실한 신호 전달을 실현할 수 있게 된다. 또한, 이 공통의 I/O용 전원은 그 이외의 회로 부분의 전원 전압과 차이가 발생하여도 되도록, 상술한 바와 같이 전용 전원으로서 공급된다. 전용 전원으로서 공급함으로써, 고속 I/O 회로(21)에 안정한 전원 전압 공급을 행할 수 있다.
도 24의 (a)와 같이 버스(503)를 통해 접속하는 것이 아니라, 와이어 본딩(25)에 의해 I/O 단자(22)끼리를 접속하기 때문에, 논리 칩(11) 및 메모리 칩(12) 사이의 배선 용량이 작고, 고속인 데이타 전송을 실현할 수 있다. 또한, 고속 I/O 회로(21)의 출력 회로의 구동 능력을 그 만큼 높게 할 필요가 없기 때문에, 고속 I/O 회로(21)의 면적을 작게 구성할 수 있게 되고, 다수의 I/O 단자(22)를 대향하는 변에 배치할 수 있다.
도 2는 고속 I/O 회로(21)의 출력 회로 및 입력 회로의 회로 구성을 나타내는 회로도이다.
도 2에 도시된 바와 같이, 고속 I/O 회로(21)의 출력 회로는 PMOS 트랜지스터(26)와 NMOS 트랜지스터(27)를 포함하고, 입력 회로는 PMOS 트랜지스터(28)와 NMOS 트랜지스터(29)를 포함한다. 이와 같이, CMOS 타입의 회로로 입출력 회로를 구성하는 것은 다음과 같은 이유 때문이다. 종래의 도 24의 (a)와 같은 구성에 있어서는, 데이타 전송의 클록 주파수가 높아지면, 버스(503)에 있어서의 신호 반사의 영향이 커지게 된다. 이 영향을 작게 하기 위해서는 신호의 진폭을 작게 하는 동시에 버스 종단 저항을 설치할 필요가 있고, CMOS 타입의 회로를 이용하는 것이 곤란해진다. 그에 비하여 도 1 및 도 2에 도시되는 본 발명의 구성에서는 출력 회로와 입력 회로의 사이는 와이어 본딩(25)에 의해 접속되어 있기 때문에, 반사의 영향을 생각할 필요가 없고, CMOS 타입의 회로에 의해 진폭이 큰 신호를 이용할 수 있다. 또한, 와이어 본딩(25)의 배선 용량이 작기 때문에, 출력 회로의 전류 구동 능력을 그 만큼 높게 하지 않아도 고속 데이타 전송이 가능하다. 따라서, 출력 회로에 있어서, PMOS 트랜지스터(26)와 NMOS 트랜지스터(27)의 게이트 폭을 비교적 작게 할 수 있고, 고속 I/O 회로(21)의 면적을 작게 하여 다수의 I/O 단자(22)를 배치할 수 있다. 또한, 출력 회로당의 소비 전력이 작기 때문에, 다수의 I/O 단자(22)를 배치하여 논리 칩(11) 및 메모리 칩(12) 사이를 다수의 신호선으로 접속하여도, 큰 소비 전력을 필요로 하지 않으며, 버스 폭의 확대에 의한 고속 데이타 전송을 실현할 수 있다.
도 1을 다시 참조하면, 메모리 칩(12)은 추가로 패키지(10) 외부의 다른 기억 장치와 데이타 입출력을 행하는 외부 기억 장치용 I/O부(30)를 포함하여도 좋다. 외부 기억 장치용 I/O부(30)는 외부 기억 장치용 I/O 회로(31) 및 외부 기억 장치용 단자(32)를 포함한다. 외부 기억 장치용 단자(32)는 패키지(10)측의 접속 단자(14)를 통해, 패키지(10)의 외부 단자(13)에 전기적으로 접속된다. 이 외부 기억 장치용 단자(32)는 메모리 칩(12)에 있어서, I/O 단자(22)가 설치되어 있는 변과는 다른 변에 설치된다. 또한, 외부 기억 장치용 I/O 회로(31)는 반도체 시스템(1)이 접속되는 버스와 정합성이 있는 통상의 I/O 회로이어도 좋고, 고속 I/O 회로(21)와 같은 정도의 고속 데이타 전송이 가능해야할 필요는 없다.
도 3은 본 발명에 의해 동일한 패키지에 논리 칩과 메모리 칩을 탑재한 다른실시예를 나타낸다. 도 3에 있어서, 도 1과 동일한 번호는 도 1과 동일한 구성 요소를 참조하기 위해서 이용된다.
도 3의 반도체 시스템(1A)은 패키지(10A), 논리 칩(11A) 및 메모리 칩(12A)을 포함한다. 도 3의 실시예는 도 1의 실시예와 비교하여 논리 칩(11A) 및 메모리 칩(12A)의 I/O 전원의 공급 방법이 다르다.
도 3의 논리 칩(11A)은 전원 전압을 수신하고 전원 전압을 강압하여 강압 전압을 생성하는 강압 회로(33)를 포함한다. 강압 회로(33)는 전원 전압 VCC를 공급하는 단자(17)로부터 I/O 전원 단자(23a)를 통해 전원 전압 VCC를 수신하여, 강압 전압 VCCl을 I/O 전원 단자(23b)에 공급한다. 논리 칩(11A)측의 I/O 전원 단자(23b)는 메모리 칩(12A)측의 I/O 전원 단자(23b)에 와이어 본딩 등을 통해 전기적으로 접속된다. 또, 그라운드 전압 VSS는 도 1의 실시예와 같이, 논리 칩(11A) 및 메모리 칩(12A)의 각각에 대하여, 단자(17)로부터 I/O 전원 단자(23)를 통해 직접 공급된다.
이러한 구성으로 함으로써, 전원 전압 VCC를 강압한 강압 전압 VCCl을 이용하여 고속 I/O 회로(21)를 구동하는 경우에, 강압 전압 VCCl의 전압 레벨을 논리 칩(11A) 및 메모리 칩(12A) 사이에서 동일하게 할 수 있다. 따라서, 논리 칩(11A) 및 메모리 칩(12A) 사이에서 신호 진폭을 동일하게 하여 확실한 신호 전달을 실현할 수 있게 된다.
도 3에 있어서, 강압 회로(33)는 논리 칩(11A)측에 설치되었지만, 대신에 메모리 칩(12A)측에 설치하여도 된다. 또, 강압 회로(33)의 구성은 종래의 반도체 시스템으로 이용되는 강압 회로와 동일하기 때문에, 상세한 설명은 생략한다.
도 4는 본 발명에 의해 동일한 패키지에 논리 칩과 메모리 칩을 탑재한 또 다른 실시예를 나타낸다. 도 4에 있어서, 도 1과 동일한 번호는 도 1과 동일한 구성 요소를 참조하기 위해서 이용된다.
도 4의 반도체 시스템(1B)는 패키지(10B), 2개의 논리 칩(11) 및 메모리 칩(12B)을 포함한다. 2개의 논리 칩(11)은 메모리 칩(12B)의 양측에 배치되고, 각 논리 칩(11)과 메모리 칩(12B) 사이에는 I/O 회로 전원(16)이 배선된다. 1개의 논리 칩(11)이 아니라, 2개의 논리 칩(11)이 패키지(10B)내에 탑재되는 점이 도 1의 실시예의 경우와 다르다.
도 4에서 알 수 있는 바와 같이, I/O 단자(22)가 메모리 칩(12B)의 좌우 양변에 배치되어 있기 때문에, 패키지(10B) 외부의 다른 기억 장치와 데이타 입출력을 행하는 외부 기억 장치용 I/O부(30)는 메모리 칩(12B)의 도면 아래측의 변에 설치된다.
도 5는 본 발명에 의해 동일한 패키지에 논리 칩과 메모리 칩을 탑재한 또 다른 실시예를 나타낸다. 도 5에 있어서, 도 1과 동일한 번호는 도 1과 동일한 구성 요소를 참조하기 위해서 이용된다.
도 5의 반도체 시스템(1C)은 패키지(10C), 논리 칩(11C) 및 2개의 메모리 칩(12)을 포함한다. 2개의 메모리 칩(12)은 논리 칩(11C)의 양측에 배치되고, 각 메모리 칩(12)과 논리 칩(11C) 사이에는 I/O 회로 전원선(16)이 배선된다. 1개의 메모리 칩(12)이 아니라, 2개의 메모리 칩(12)이 패키지(10C)내에 탑재되는 점이도 1의 실시예의 경우와 다르다.
도 6은 도 1의 메모리 칩(12)의 구성예를 나타내는 블록도이다.
메모리 칩(DRAM)(12)은 클록 버퍼(41), 명령 디코더(42), 뱅크 선택 버퍼(43), 어드레스 버퍼(44), 데이타 버퍼(45) 및 복수(도면에서는 2개)의 뱅크(50)를 포함한다. 각 뱅크(50)는 메모리 셀 어레이(46), 로우 디코더(47), 센스 앰프·기록 앰프(48) 및 컬럼 디코더(49)를 포함한다. 도 6의 DRAM의 구성은 종래의 DRAM의 구성과 동일하며, 단순히 데이타 버퍼(45) 등의 논리 칩(11) 사이에서 신호 전송을 행하는 버퍼가 도 2에 도시된 입출력 회로를 가진 고속 I/O 회로(21)를 이용하여 구성되어 있는 점이 종래의 DRAM과는 다르다. 따라서, 이하에 있어서, 메모리 칩(12)의 동작에 관한 설명은 필요한 최소한의 설명으로 한다.
클록 버퍼(41)는 공급되는 클록 신호 CLK를 명령 디코더(42), 뱅크 선택 버퍼(43), 어드레스 버퍼(44) 및 데이타 버퍼(45)에 공급한다. 명령 디코더(42)는 명령 신호 PD, /RAS, /CAS, 및 /WE를 클록 신호 CLK에 동기하여 입력 디코드한다. 디코드 결과에 따라서, 메모리 칩(12)의 동작이 제어된다. 뱅크 선택 버퍼(43)는 클록 신호 CLK에 동기하여 어드레스 신호 A를 입력한다. 어드레스 신호 A에 따라서, 2개의 뱅크(50)중의 1개가 선택된다. 어드레스 버퍼(44)는 어드레스 신호 A0 내지 Am을 클록 신호 CLK에 동기하여 입력하고, 로우 디코더 및 컬럼 디코더에 로우 어드레스 및 컬럼 어드레스를 공급한다.
선택된 뱅크(50)의 로우 디코더(47)는 메모리 셀 어레이(46)의 지정된 로우 어드레스를 액세스한다. 데이타 판독의 경우에는 이 로우 어드레스의 데이타가 센스 앰프·기록 앰프(48)에 유지된다. 컬럼 디코더(49)는 지정된 컬럼 어드레스의 데이타를 센스 앰프·기록 앰프(48)로부터 판독하게 한다. 판독된 데이타는 데이타 버퍼(45)를 통해, 논리 칩(11)에 공급된다. 데이타 기록의 경우에는 논리 칩(11)으로부터 데이타 버퍼(45)에 공급된 데이타가 센스 앰프·기록 앰프(48)를 통해 메모리 셀 어레이(46)에 격납된다.
도 7은 외부 기억 장치용 I/O부(30)를 구비하는 경우의 메모리 칩(12)의 구성예를 나타내는 블록도이다. 도 7에 있어서, 도 6과 동일한 구성 요소는 동일한 번호로 참조되며, 그 설명은 생략된다.
도 7의 메모리 칩(12)은 도 6의 메모리 칩에 있어서, 뱅크(50)가 뱅크(50A)로 대체되는 동시에, 전송 제어 회로(55)와 외부 기억 장치용 데이타 버퍼(56)를 포함한다. 뱅크(50A)는 도 6의 뱅크(50)와 동일한 메모리 셀 어레이(46), 로우 디코더(47), 센스 앰프·기록 앰프(48) 및 컬럼 디코더(49)에 덧붙여서, 직렬 어드레스 카운터(51), 직렬 디코더(52), 직렬 액세스 메모리(SAM)(53) 및 전송 게이트(54)를 포함한다. 이들 직렬 어드레스 카운터(51), 직렬 디코더(52), 직렬 액세스 메모리(53) 및 전송 게이트(54)는 반도체 시스템(1)(도 1)의 외부에 설치된 외부 기억 장치와 메모리 칩(12) 사이에서, 직렬인 데이타 전송을 행하기 위해서 뱅크(50A)내에 설치된다. 여기서, 외부 기억 장치용 데이타 버퍼(56)는 도 1의 외부 기억 장치용 I/O부(30)에 대응한다.
직렬 어드레스 카운터(51)는 어드레스 버퍼(44)로부터 공급된 어드레스를 기초로 하여, 어드레스를 카운트 업함으로써 연속한 어드레스를 순차적으로 출력한다. 직렬 디코더(52)는 직렬 어드레스 카운터(51)로부터 순차적으로 공급되는 어드레스를 디코드하여, 직렬 액세스 메모리(53)에 공급한다. 데이타 기록의 경우, 외부로부터 외부 기억 장치용 데이타 버퍼(56)에 공급되는 데이타는 직렬 액세스 메모리(53)내의 연속하는 어드레스에 순차적으로 기록된다. 전송 제어 회로(55)가 제어하는 타이밍으로, 전송 게이트(54)가 개방되고, 직렬 액세스 메모리(53)내의 데이타가 병렬로 메모리 셀 어레이(46)에 전송된다. 데이타 판독의 경우의 동작은 데이타 기록의 경우와 반대이다.
도 7의 메모리 칩(12)의 구성은 종래 이용되는 2중 포트 메모리 등으로 이용되는 구성과 동일하며, 각 구성 요소의 상세한 설명은 생략한다.
도 8은 도 1의 고속 I/O 회로(21)를 포함하는 메모리·논리간 I/O부(20)의 구성을 나타내는 블록도이다. 도 8에 있어서, 도 1과 동일한 구성 요소는 동일한 번호로 참조되며, 그 설명은 생략된다.
메모리 칩(12)은 T-CLK 발생 회로(100), R-CLK 발생 회로(101), 등장 배선(102) 및 데이타 버퍼(103)를 포함한다. 이들 T-CLK 발생 회로(100), R- CLK 발생 회로(101), 등장 배선(102) 및 데이타 버퍼(103)로 고속 I/O 회로(21)를 구성하고, 고속 I/O 회로(21)와 복수의 I/O 단자(22)로 메모리 칩측의 메모리·논리간 I/O부(20)를 구성한다.
T-CLK 발생 회로(100)는 논리 칩(11)으로부터 노드 N1(I/O 단자(22))에 공급된 클록 신호 I-CLK에 기초하여, 메모리 칩(12)에 대한 데이타 기록용의 클록 신호 T-CLK를 생성하는 회로이다. T-CLK 발생 회로(100)는 DLL(delay latch cicuit) 회로(111), 위상 시프트 회로(112) 및 더미 등장 배선(113)을 포함한다. DLL 회로(111)는 T-CLK 발생 회로(100)로부터 데이타 버퍼(103)까지의 등장 배선(102)에 의한 신호 지연을 고려한 대략 360도의 위상 지연을 노드 N1의 신호N1에 대하여 부여한다. 위상 지연된 신호 N2는 위상 시프트 회로(112)에 의해 다시 180°위상이 지연되며, 기록용 클록 신호 T-CLK로서 등장 배선(102)을 통해 복수의 데이타 버퍼(103)에 공급된다. 더미 등장 배선(113)은 DLL 회로(111)에 있어서, 등장 배선(102)에 의한 위상 지연의 영향을 모의하기 위해 이용된다.
도 9는 도 8의 메모리 칩측의 고속 I/O 회로(21)의 동작을 설명하기 위한 타이밍도이다. 이하에 도 8 및 도 9를 이용하여 고속 I/O 회로(21)의 동작을 설명한다.
등장 배선(102)에 의한 위상 지연을 x로 한다. T-CLK 발생 회로(100)의 DLL 회로(111)로부터 출력되는 신호 N4는 신호 N2와 동위상의 신호이다. 신호 N4를 더미 등장 배선(113)에 입력하면, 더미 등장 배선(113)으로부터 출력되는 신호 N3은 신호 N2 보다 위상 x 만큼 지연된 신호가 된다. DLL 회로(111)는 이 신호 N3와 신호 N1이 동위상이 되도록, 신호 N4의 위상을 조정한다. 따라서, 신호 N4와 동위상인 신호 N2는 신호 N1(클록 신호 I-CLK)과 비교하여 360도－x 만큼 위상이 지연된 신호이다. 신호 N1과 신호 N2가 도 9의 (f) 및 (g)에 표시된다. 신호 N2는 위상 시프트 회로(112)에 의해 180°위상이 지연되어 신호 N5(도 9의 (h))가 된다. 신호 N5는 T-CLK 발생 회로(100)로부터 출력되고, 등장 배선(102)을 전파하여, 신호 N11로서 데이타 버퍼(103)에 공급된다. 도 9의 (i)에 도시된 바와 같이 신호 N11은 등장 배선(102)의 위상 지연 x에 의해, 클록 신호 I-CLK(신호 N1)와 정확히 180°위상이 어긋난 신호가 된다.
논리 칩(11)으로부터는 클록 신호 I-CLK와 동위상의 데이타 신호가 메모리 칩(12)에 공급된다. 메모리 칩(12)의 노드 N12(I/O 단자(22))에 공급된 신호 N12가 도 9의 (j)에 표시된다. 데이타 버퍼(103)에 공급되는 신호 N11(도 9의 (i))은 신호 N12와 정확히 180°위상이 어긋나 있으므로, 신호 N11을 데이타 입력을 위한 동기 신호로서 이용함으로써, 신호 N12가 유효한 기간의 정확히 중간점에서 데이타를 입력할 수 있게 된다. 이것에 의해, 고속인 클록 주파수를 이용하여도, 신뢰성이 높은 데이타 기록을 실행할 수 있게 된다.
R-CLK 발생 회로(101)는 논리 칩(11)으로부터 노드 N1(IO 단자(22))에 공급된 클록 신호 I-CLK에 기초하여, 메모리 칩(12)으로부터 데이타를 판독할 때의 데이타 판독용 클록 신호 R-CLK를 생성하는 회로이다. R-CLK 발생 회로(101)는 DLL 회로(114), 더미 등장 배선(115), 더미 데이타 버퍼(116) 및 더미 노드(117)를 포함한다. DLL 회로(114)는 R-CLK 발생 회로(101)로부터 I/O 단자(22)까지의 신호 지연을 고려한 대략 360도의 위상 지연을 노드 N1의 신호 N1에 대하여 부여한다. 위상 지연된 신호 N6은 판독용 클록 신호 R-CLK로서, 등장 배선(102)을 통해 복수의 데이타 버퍼(103)에 공급된다. 더미 등장 배선(115)은 DLL 회로(114)에 있어서, 등장 배선(102)에 의한 위상 지연의 영향을 모의하기 위해 이용된다. 또한, 더미 데이타 버퍼(116) 및 더미 노드(117)는 각각 데이타 버퍼(103)와 I/O 단자(22)의 지연을 모의하기 위해서 이용된다.
등장 배선(102), 데이타 버퍼(103) 및 I/O 단자(22)에 의한 합계의 위상 지연을 y로 한다. R-CLK 발생 회로(101)의 DLL 회로(114)로부터 출력되는 신호 N7은 신호 N6과 동위상의 신호이다. 신호 N7을 더미 등장 배선(115), 더미 데이타 버퍼(116) 및 더미 노드(117)에 전파시키면, 더미 노드(117)로부터 출력되는 신호 N9는 신호 N7 보다 위상 y 만큼 지연된 신호가 된다. DLL 회로(114)는 이 신호 N9와 신호 N1이 동위상이 되도록, 신호 N7의 위상을 조정한다. 따라서, 신호 N7과 동위상인 신호 N6은 신호 N1(클록 신호 I-CLK)과 비교하여 360도－y 만큼 위상이 지연된 신호이다. 신호 N1과 신호 N6(=N7)이 도 9의 (a) 및 (b)에 표시된다. 신호 N6은 등장 배선(102)에 의해 위상이 지연되어 신호 N10(=N8: 도 9의 (c))이 된다. 신호 N10은 데이타 버퍼(103)에서 동기 신호로서 이용되고, 데이타 버퍼(103)로부터 I/O 단자(22)로 신호 N12(도 9의 (e))가 출력된다. 신호 N12는 신호 N6에 대하여 위상 y 만큼 지연되고 있으므로, 도 9의 (d)에 표시되는 신호 N9와 동위상의 신호이다. 신호 N9는 클록 신호 I-CLK(신호 N1)와 동위상의 신호이기 때문에, I/O 단자(22)로부터 출력되는 신호 N12도 클록 신호 I-CLK와 동위상의 신호가 된다.
이와 같이, R-CLK 발생 회로(101)를 이용함으로써, 논리 칩(11)으로부터 공급되는 클록 신호 I-CLK와 동일한 위상으로, 판독 데이타를 메모리 칩(12)으로부터 판독할 수 있다.
도 8에 있어서, 논리 칩(11)은 클록 버퍼(120), DLL 회로(121), 위상 시프트 회로(122), 더미 등장 배선(123), DLL 회로(124), 더미 등장 배선(125), 더미 데이타 버퍼(126), 더미 노드(125) 및 데이타 버퍼(128)를 포함한다. 클록 버퍼(120)는접속 단자(24)를 통해 외부로부터 입력된 클록 신호 CLK를 수신하여, 클록 신호 I-CLK를 출력한다. 클록 신호 I-CLK는 I/O 단자(22)를 통해 메모리 칩(12)에 공급되는 동시에, 논리 칩(11)내부로 공급된다. 메모리·논리간 I/O부(20)를 도시하는 도 8에 있어서, 클록 버퍼(120) 이외의 논리 칩(11)의 구성 요소는 메모리 칩(12)의 구성 요소와 동일하고, 판독 및 기록시의 동작도 동일하므로, 그 상세한 설명은 생략한다.
도 10은 DLL 회로(111)의 구성을 나타내는 구성도이다.
도 10에 도시된 바와 같이, DLL 회로(111)는 분주기(131), 가변 지연 회로(132, 133), 위상 비교기(134) 및 지연 제어 회로(135)를 포함한다. 단자 1N에 입력된 신호는 분주기(131)에 의해 분주되고, 위상 비교를 하는데 적합한 분주 신호로 변환된다. 분주기(131)로부터의 분주 신호는 가변 지연 회로(133)에 의해 지연되고, 또, 더미 등장 배선(113)에 의해 지연되며, 위상 비교기(134)에 입력된다. 위상 비교기(134)는 분주기(131)로부터 직접 공급되는 분주 신호와 지연된 분주 신호의 위상을 비교하여 양 신호의 위상이 동일해지도록 지연 제어 회로(135)를 제어한다. 이 지연 제어 회로(135)는 가변 지연 회로(133)의 지연량을 설정하는 회로이다.
또한, 단자 IN에 입력된 신호는 가변 지연 회로(132)에 의해 지연되고, 단자 OUT으로부터 출력된다. 가변 지연 회로(132)의 지연량은 지연 제어 회로(135)에 의해, 지연 제어 회로(133)와 동일한 지연량으로 설정된다. 더미 등장 배선(113)의 지연량을 x로 하면, 가변 지연 회로(133)의 위상 지연량은 360도－x로 조정된다.따라서, 단자 OUT으로부터 출력되는 신호도 단자 IN에 입력되는 신호와 비교하여 360도－x 만큼 위상이 지연되게 된다.
도 11은 위상 비교기(134)의 회로 구성의 일례를 나타내는 회로도이다. 위상 비교기(134)에 입력되는 신호 S1 및 S2는 도 10에 있어서, 분주기(131)로부터 공급되는 분주 신호와 더미 등장 배선(113)으로부터 공급되는 지연된 분주 신호이다.
위상 비교기(134)는 NAND 회로(141∼145), 인버터(146∼149), NAND 회로(150, 151), 인버터(152, 153), 2진 카운터(154), 인버터(155), NAND 회로(156, 157) 및 인버터(158, 159)를 포함한다. NAND 회로(144, 145)는 래치를 구성하고, 도 11에 도시된 바와 같이 초기 상태에서는 2개의 입력이 LOW이며, 2개의 출력은 HIGH이다. 신호 S1의 상승 에지가 신호 S2의 상승 에지 보다 빠른 경우, NAND 회로(143)의 출력쪽이 NAND 회로(142)의 출력 보다도 먼저 HIGH가 된다. 따라서, NAND 회로(145)의 출력이 LOW가 되고, NAND 회로(144)의 출력은 HIGH의 상태이다. 이 상태는 래치되기 때문에, 그 후 신호 S2의 상승 에지에 의해 NAND 회로(142)의 출력이 HIGH가 되어도 상태는 변화하지 않는다. 따라서, 신호 S1쪽이 위상이 진행하고 있는 경우에는 인버터(149)의 출력은 HIGH가 된다. 반대로, 신호 S2쪽이 위상이 진행하고 있는 경우에는 인버터(155)의 출력이 HIGH가 된다.
여기서, 인버터(148)로부터의 신호는 적절한 타이밍으로 NAND 회로(142, 143)의 출력을 동시에 LOW로 함으로써, 래치의 상태를 초기 상태로 되돌리는 책임을 다한다. 이러한 구성으로 하지 않으면, 신호 S1쪽이 위상이 진행하고 있는 경우에, NAND 회로(143)의 출력이 HIGH가 되는데 이어서 NAND 회로(142)의 출력이 HIGH가 된 후, 신호 S1이 신호 S2 보다 먼저 LOW로 되돌아감으로써 래치의 상태가 역전되고, NAND 회로(144)의 출력이 LOW가 되어 버린다.
이것을 피하기 위해서, NAND 회로(142, 143)의 출력을 동시에 LOW로 하게 된다.
인버터(148)의 출력 신호는 2진 카운터(154)에 공급된다. 2진 카운터(154)의 2개의 출력은 입력 분주 신호 S1 및 S2의 1사이클마다 교대로 HIGH가 되는 신호이다. 2진 카운터(154)는 NAND 회로(161∼168)와, 인버터(169∼171)를 포함한다. 그 동작은 종래 기술의 범위내이므로, 설명을 생략한다.
2진 카운터(154)의 2개의 출력은 NAND 회로(150, 151)의 한쪽의 입력에 공급된다. NAND 회로(150, 151)의 다른 한쪽의 입력에는 인버터(149)로부터의 출력이 공급된다. 또, 2진 카운터(154)의 2개의 출력은 NAND 회로(156, 157)의 한쪽의 입력에 공급된다. NAND 회로(156, 157)의 다른 한쪽의 입력에는 인버터(155)로부터의 출력이 공급된다.
따라서, 신호 S1쪽이 신호 S2 보다 위상이 진행하고 있는 경우에는, NAND 회로(150, 151)의 출력을 반전하는 인버터(152, 153)로부터 HIGH 펄스가 교대로 출력되게 된다. 반대로, 신호 S2쪽이 위상이 진행하고 있는 경우에는, NAND 회로(156, 157)의 출력을 반전하는 인버터(158, 159)로부터, HIGH 펄스가 교대로 출력된다.
인버터(152, 153) 또는 인버터(158, 159)로부터 교대로 출력되는 HIGH 펄스가 도 10의 지연 제어 회로(135)에 공급되어 가변 지연 회로(132, 133)의 지연량을 조정한다.
도 12는 지연 제어 회로(135)의 회로 구성의 일례를 나타내는 회로도이다.
지연 제어 회로(135)는 NOR 회로(201-0∼201-n), 인버터(202-1∼202-n), NAND 회로(203-1∼203-n), NMOS 트랜지스터(204-1∼204-n), NMOS 트랜지스터(205-1∼205-n), NMOS 트랜지스터(206-1∼206-n) 및 NMOS 트랜지스터(207-1∼207-n)을 포함한다. 리셋 신호 R이 LOW가 되면, 지연 제어 회로(135)는 리셋된다. 즉, 리셋 신호 R이 LOW가 되면, NAND 회로(203-1∼203-n)의 출력이 HIGH가 되고, 인버터(202-1∼202-n)의 출력이 LOW가 된다. NAND 회로(203-1∼203-n)와 인버터(202-1∼202-n)의 각 쌍은 서로의 출력을 서로의 입력으로 함으로써 래치를 형성한다. 따라서, 상기 리셋 신호 R로 설정된 초기 상태는 리셋 신호 R이 HIGH로 되돌아가도 유지된다.
이 초기 상태에서는 도 12에 도시된 바와 같이, NOR 회로(201-0)의 출력 P(0)은 HIGH이고, NOR 회로(201-1∼201-n)의 출력 P(1) 내지 P(n)은 LOW이다. 즉 출력 P(0)만이 HIGH이다.
지연량을 크게 할 필요가 있는 경우에는, 신호선 A 및 B로 교대로 HIGH 펄스를 공급한다. 먼저 신호선 B에 HIGH 펄스가 공급되면, NMOS 트랜지스터(204-1)가 온이 된다. 이 때 NMOS 트랜지스터(206-1)가 온이기 때문에, NAND 회로(203-1)의 출력이 그라운드에 접속되고, 강제적으로 HIGH에서 LOW로 변화된다. 따라서, 인버터(202-1)의 출력은 HIGH가 되며, 이 상태가 NAND 회로(203-1)와 인버터(202-1)로 이루어지는 래치에 유지된다. 또한, 이 때 출력 P(0)은 HIGH에서 LOW로 변화하고, 출력 P(1)은 LOW에서 HIGH로 변화한다. 따라서, 이 상태에서는 출력 P(1)만이 HIGH가 된다.
다음에 신호선 A에 HIGH 펄스가 공급되면, NMOS 트랜지스터(204-2)가 온이 된다. 이 때 NMOS 트랜지스터(206-2)가 온으로 되어 있으므로, NAND 회로(203-2)의 출력이 그라운드에 접속되고, 강제적으로 HIGH에서 LOW로 변화된다. 따라서, 인버터(202-2)의 출력은 HIGH가 되며, 이 상태가 NAND 회로(203-2)와 인버터(202-2)로 이루어지는 래치에 유지된다. 또한, 이 때 출력 P(1)은 HIGH에서 LOW로 변화하고, 출력 P(2)는 LOW에서 HIGH로 변화한다. 따라서, 이 상태에서는 출력 P(2)만이 HIGH가 된다.
이와 같이, 신호선 A 및 B에 교대로 HIGH 펄스를 공급함으로써, 출력 P(0) 내지 P(n)중에 1개만 HIGH인 출력을 1개씩 오른쪽으로 어긋나게 할 수 있다..
지연량을 작게 할 필요가 있는 경우에는, 신호선 C 및 D에 교대로 HIGH 펄스를 공급한다. 이 경우의 동작은 상술한 동작과 반대이기 때문에, 상세한 설명은 생략한다.
신호선 C 및 D에 교대로 HIGH 펄스를 공급함으로써, 출력 P(0) 내지 P(n)중에 1개만 HIGH인 출력을 1개씩 왼쪽으로 어긋나게 할 수 있다.
이들 출력 신호 P(1) 내지 P(n)을 도 10의 가변 지연 회로(132, 133)에 공급함으로써, 신호의 지연량을 조정한다.
도 13은 가변 지연 회로(132)의 회로 구성의 일례를 나타내는 회로도이다. 또, 가변 지연 회로(133)의 구성은 가변 지연 회로(132)의 구성과 동일하다.
가변 지연 회로(132)는 인버터(210), NAND 회로(211-1∼211-n), NAND 회로(212-1∼212-n) 및 인버터(213-1∼213-n)를 포함한다. 여기서, NAND 회로(212-1∼212-n) 및 인버터(213-1∼213-n)이 지연 소자열을 구성한다.
NAND 회로(211-1∼211-n)의 한쪽의 입력에는 입력 신호 SI의 반전 신호가 인버터(210)로부터 공급되고, 다른 한쪽의 입력에는 신호 P(1) 내지 P(n)이 공급된다. 신호 P(1) 내지 P(n)중에 1개만 HIGH인 신호를 P(x)로 한다.
NAND 회로(211-1∼211-n)중에서 NAND 회로(211-x) 이외의 것은 한쪽의 입력이 LOW이기 때문에, 출력은 HIGH 레벨이 된다. 이 HIGH 레벨을 한쪽의 입력에 수신하는 NAND 회로(212-1∼212-n)중에서 NAND 회로(212-x) 이외의 것은 다른쪽의 입력에 대한 인버터로서 기능한다.
따라서, NAND 회로(212-x) 보다 도면 좌측에 있는 지연 소자열은 NAND 회로(212-n)의 한쪽의 입력에 부여되는 고정의 HIGH 레벨을 전달한다. 따라서, NAND 회로(212-x)의 한쪽 입력은 HIGH이다. NAND 회로(212-x)의 다른 한쪽의 입력에는 인버터(210) 및 NAND 회로(211-x)를 통해 입력 신호 SI가 공급된다. 따라서, NAND 회로(212-x)로부터 인버터(213-1)까지의 지연 소자열은 입력 신호 SI를 지연시키면서 전파시키고, 지연된 신호가 출력 신호 SO로서 얻어진다. 이 경우의 출력 신호 SO는 입력 신호 SI에 대하여, 지연 소자 x단 만큼의 지연 시간 만큼 지연되게 된다.
이와 같이, 도 11에 도시된 위상 비교기(134)가 분주 신호의 위상을 비교하고, 이 비교 결과에 기초하여 도 12에 도시된 지연 제어 회로(135)가 출력 신호 P(1) 내지 P(n)중에서 유일하게 HIGH인 신호의 위치를 제어하고, 이 신호 P(1) 내지 P(n)에 의해 도 13에 도시된 가변 지연 회로(132(133))의 지연량을 설정한다.이것에 의해, 도 10의 DLL 회로(111)에 있어서, 원하는 지연량을 가진 신호를 생성하여 출력할 수 있다.
도 14는 도 8의 위상 시프트 회로(112)의 구성을 나타내는 구성도이다.
도 14에 도시된 바와 같이, 위상 시프트 회로(112)는 가변 지연 회로(250, 251), 위상 비교기(252) 및 지연 제어 회로(253)를 포함한다,
입력 단자 IN에 입력된 신호는 가변 지연 회로(250)에 의해 지연량 T 만큼 지연된다. 가변 지연 회로(250)로부터 출력되는 지연량 T의 신호는 다시 가변 지연 회로(251)에 의해, 가변 지연 회로(250)의 지연량과 동일한 지연량 T 만큼 지연된다. 가변 지연 회로(251)로부터 출력되는 지연량 2T의 신호는 위상 비교기(252)에 의해, 입력 단자 IN에 입력된 신호와 위상이 비교된다. 위상 비교기(252)는 양 신호의 위상이 동일해지도록, 지연 제어 회로(253)를 통해 가변 지연 회로(250, 251)의 지연량 T를 제어한다.
따라서, 지연량 2T를 위상으로 하여 360도와 같아지도록, 가변 지연 회로(250, 251)의 지연량이 조정되게 된다. 이것에 의해, 위상 시프트 회로(112)의 출력 단자 OUT에는 입력 신호를 위상 180°지연시킨 신호를 얻을 수 있게 된다. 또, 가변 지연 회로(250, 251), 위상 비교기(252) 및 지연 제어 회로(253)의 구성은 각각 DLL 회로(111)의 가변 지연 회로(132, 133), 위상 비교기(134) 및 지연 제어 회로(135)의 구성과 동일하다.
또, 신호 주파수가 고정인 경우에는, 위상 시프트 회로(112)는 고정의 지연량 만큼 신호를 지연시키는 고정 지연 회로이어도 좋다.
도 15는 논리 칩(11) 및 메모리 칩(12)의 메모리·논리간 I/O부(20)의 다른 구성예를 나타내는 블록도이다. 도 15에 있어서, 도 8과 동일한 구성 요소는 동일한 번호로 참조되며, 그 설명은 생략된다.
도 15의 구성은 도 8의 구성과 비교하여, 논리 칩(11)으로부터 메모리 칩(12)에 공급한 클록 신호 I-CLK를 와이어 본딩(25a)을 통해 메모리 칩(12)에서 논리 칩(11)으로 되돌리는 구성이 부가되어 있다. 되돌려진 클록 신호 I-CLK는 메모리 칩(12)으로부터 판독된 데이타를 논리 칩(11)에 입력할 때에 이용하는 클록 신호 T-CLK를 생성하기 위해서 이용된다.
도 8의 구성은 논리 칩(11)과 메모리 칩(12) 사이의 와이어 본딩(25)에 있어서, 신호 전파의 지연이 없거나 또는 무시할 수 있는 정도로 작은 것을 조건으로 하는 구성이고, 도 15의 구성에 있어서는, 와이어 본딩(25)에 무시할 수 없는 지연이 있는 경우에도, 신뢰성이 있는 데이타 전송을 행하기 위해서 클록 신호 I-CLK를 되돌리게 된다.
여기서, 와이어 본딩(25 또는 25a)에 의한 신호 지연을 T1로 한다. 논리 칩(11)으로부터 메모리 칩(12)에 공급되는 클록 신호 I-CLK는 와이어 본딩(25)에 의한 지연량 T1을 갖는다. 메모리 칩(12)에 대한 데이타 기록의 경우, 논리 칩(11)으로부터 메모리 칩(12)으로 전파하는 데이타 신호도 와이어 본딩(25)으로 지연량 T1 만큼 지연되게 된다. 따라서, 지연량 T1을 갖는 클록 신호 I-CLK로부터 구한 기록용 클록 신호 T-CLK를 이용하여 지연량 T1을 갖는 데이타를 메모리 칩(12)에 입력하는데에는 문제가 없다.
그러나, 지연량 T1의 클록 신호 I-CLK에 동기하여 메모리 칩(12)으로부터 판독되는 데이타는 논리 칩(11)에 도달할 때까지 지연량 T1 만큼 더욱 지연되게 된다. 따라서, 지연이 없는 클록 신호 I-CLK와 비교하면, 논리 칩(11)에 도달하는 데이타는 지연량 2T1 만큼 지연되고 있다. 따라서, 도 8의 구성과 같이, 지연량이 없는 클록 신호 I-CLK로부터 구한 기록용 클록 신호 T-CLK를 이용하여, 지연량 2T1의 데이타를 논리 칩(11)에 입력하였다면, 데이타 입력에 관하여 동기를 취할 수 없게 된다.
도 15의 구성에 있어서는, 논리 칩(11)으로부터 메모리 칩(12)에 송신한 클록 신호 I-CLK를 다시 와이어 본딩(25a)을 통해 논리 칩(11)으로 되돌림으로써, 지연량 2T1의 클록 신호 I-CLK를 얻을 수 있다. 논리 칩(11)에 있어서는, 이 지연량 2T1의 클록 신호 I-CLK로부터 구한 기록용 클록 신호 T-CLK를 동기 신호로서 이용하여, 메모리 칩(12)으로부터 보내어지는 지연량 2T1의 데이타를 입력한다. 이러한 구성에 의해, 논리 칩(11)과 메모리 칩(12) 사이의 신호 지연을 무시할 수 없는 경우에도, 신뢰성이 있는 고속 데이타 전송을 행할 수 있다.
도 16은 논리 칩(11) 및 메모리 칩(12)의 메모리·논리간 I/O부(20)의 또 다른 구성예를 나타내는 블록도이다. 도 16에 있어서, 도 8과 동일한 구성 요소는 동일한 번호로 참조되며, 그 설명은 생략된다.
도 16의 구성에 있어서는, 도 8의 구성으로 이용되는 데이타 기록용 클록 신호 T-CLK에 대하여, 분주기에서 1/2의 주파수로 분주한 데이타 기록용 클록 신호 T-CLK(A) 및 T-CLK(B)를 생성하고, 이 데이타 기록용 클록 신호 T-CLK(A) 및 T-CLK(B)를 이용하여 외부로부터의 데이타 입력을 행한다.
이렇게 해서 입력된 데이타는 원래의 클록 신호 I-CLK와 비교하여 1/2의 주파수로 전환되므로, 논리 칩(11) 및 메모리 칩(12)의 내부 회로의 동작 주파수를 1/2로 할 수 있다. 즉, 논리 칩(11) 및 메모리 칩(12)을 종래의 가능한 속도로 동작시키면서도, 이 동작 주파수 보다도 높은 주파수의 고속 클록을 이용하여, 논리 칩(11) 및 메모리 칩(12) 사이에서 고속 데이타 전송을 실현할 수 있다. 즉, 도 1과 같이 동일 패키지(10)에 논리 칩(11) 및 메모리 칩(12)을 탑재하여, 대향하는 I/O 단자(22)끼리를 와이어 본딩(25)으로 접속한 구성에 있어서, 고속 데이타 전송 가능한 특징을 충분히 살릴 수 있다.
메모리 칩(12)에 있어서는, T-CLK 발생 회로(100a)의 분주기(301)가 신호 N5(클록 신호 T-CLK)를 1/2로 분주한다. 분주된 클록 신호 T-CLK(A)는 등장 배선(102a)을 통해, 래치-A(305)에 공급된다. 또한, 분주된 클록 신호 T-CLK(B)는 등장 배선(102a)을 통해, 래치-B(306)에 공급된다. 래치-A(305) 및 래치-B(306)은 논리 칩(11)으로부터의 데이타 입력용 래치로서, 데이타 전송용으로는 데이타 출력 버퍼(304)가 이용된다.
도 17은 도 16의 메모리 칩(12)의 동작을 설명하기 위한 타이밍도이다. 도 17에 도시된 바와 같이, 1/2로 분주된 클록 신호 N21 및 N22를 생성하고, 클록 신호 N21 및 N22가 등장 배선(102a)으로 지연된 클록 신호 N23 및 N24를 이용하여, 데이타 신호 N12를 입력한다. 이렇게 하여 래치-A(305) 및 래치-B(306)에 입력된 데이타는 클록 신호 I-CLK(신호 N1)의 1/2의 주파수로 데이타 전환이 행해지게 된다.
또, 도 16 및 도 17의 예에 있어서는, 분주기(301)는 2분주로 하였지만, 2분주가 아닌 N분주되어 서로 위상이 360°/N 만큼 어긋난 N개의 클록 신호를 생성하는 구성으로 하여도 좋다. 이 경우, 데이타 입력용의 래치는 각 I/O 단자(22)에 대하여 N개 설치된다.
도 16으로 되돌아가, 논리 칩(11)에 있어서는, 분주기(302)가 신호 N5'(클록 신호 T-CLK)를 1/2로 분주한다. 데이타 입력 및 데이타 전송에 관한 동작은 메모리 칩(12)의 동작과 동일하기 때문에 설명을 생략한다.
도 16의 논리 칩(11)은 추가로 PLL 회로(303)를 포함한다. 이 PLL 회로(303)에 의해, 접속 단자(24)를 통해 외부로부터 공급되는 클록 신호 CLK의 주파수를 승산하여, 고주파수의 클록 신호 I-CLK를 생성한다. 외부로부터 공급하는 클록 신호(CLK)는 도 1의 반도체 시스템(1)까지 버스를 통해 공급되기 때문에, 그 만큼 높은 신호 주파수를 이용할 수는 없다. 그래서, 도 16과 같은 구성으로 하면, 반도체 시스템(1) 내부에서 높은 주파수의 클록 신호 I-CLK를 생성하여, 논리 칩(11) 및 메모리 칩(12) 사이에서 고속 데이타 전송을 행할 수 있다. PLL 회로(303)의 회로 구성은 종래 기술의 범위내이므로 설명을 생략한다.
상술한 도 8, 도 15 및 도 16의 구성에 있어서는, 외부로부터 클록 신호 CLK를 수신하는 칩은 논리 칩(11)이라고 하였지만, 반대로 메모리 칩(12)이 클록 신호 CLK를 외부로부터 수신하는 구성이어도 된다.
도 18은 메모리 칩(12)에 있어서, 논리 칩(11)에 대향하는 변에 배치되는1/O 단자(22)의 일례를 나타내는 도면이다.
메모리 칩(12)이 2M비트×N 워드×2L뱅크(M, N, L은 정수) 구성의 메모리 칩인 경우, I/O 단자(22)는 1개의 클록 수신용 단자(또는 클록 송신용 단자) CLK, M개의 어드레스 신호용 단자 및 L개의 뱅크 선택 신호용 단자 A00 내지 A19, N개의 데이타 입출력 단자 DQ00 내지 DQ31, 3개의 명령 선택용 단자 WE, CAS 및 RAS, 1개의 파워 다운 신호용 단자 PD, 바이트 단위로 제공되는 DM 신호용 단자 DM0 내지 DM7, 전원용 단자 VSS, VCC, VSSQ 및 VCCQ를 포함한다. 또한, 메모리 칩(12)은 공급된 클록 신호를 논리 칩(11)으로 되돌리는(또는, 공급한 클록 신호를 논리 칩(11)으로부터 수신하는) 클록 리턴 단자 RCLK를 포함하여도 좋다. 여기서, DM 신호용 단자 DM0 내지 DM7이 수신하는 신호는 바이트마다 마스크로 하여금 데이타를 기록하지 않도록 하기 위한 신호이다.
또한, 전원용 단자 VSS, VCC, VSSQ 및 VCCQ의 몇개는 DLL 회로(111, 114, 121, 124) 또는 PLL 회로(303)용의 전용 전원 단자이어도 좋다. DLL 회로나 PLL 회로는 그 동작이 정교하고 외란에 약하기 때문에, DLL 회로 또는 PLL 회로에 전용 전원을 설치함으로써, 신뢰성이 있는 클록 제어를 행할 수 있게 된다.
도 19는 본 발명에 의한 도 1의 반도체 시스템의 ESD 보호 회로를 설명하기 위한 도면이다. 도 19에 있어서, 도 1과 동일한 구성 요소는 동일한 번호로 참조되며, 그 설명은 생략한다.
통상, 반도체 칩의 단자에는 ESD(electrical-static discharge)에 의한 디바이스 파괴를 막기 위해서, ESD 보호 회로가 설치된다. ESD로서는 와이어 본딩시 등의 경우에 대전한 금속이 디바이스에 접촉하여 일어나는 방전, 대전한 인체가 디바이스에 닿았을 때에 일어나는 방전 및 디바이스의 패키지가 대전하여 다른 물체에 접촉하여 일어나는 방전 등을 들 수 있다.
도 1 또는 도 19와 같이, 패키지(10)에 논리 칩(11) 및 메모리 칩(12)이 탑재되는 경우, 논리 칩(11) 및 메모리 칩(12) 사이를 접속하기 위한 I/O 단자(22)(패드)는 패키지(10)에 의해 덮여져 있고, 대전한 인체가 닿는 일은 없다. 따라서, 외부 단자(13)에 대하여 설치되는 ESD 보호 회로(401)와 비교하여, 논리 칩·메모리 칩간 I/O에 대하여 설치되는 ESD 보호 회로(402)는 비교적 작은 것이라면 좋다. 즉, ESD 보호 회로(402)는 비교적 소량의 전류를 흐르게 하는데 적합한 것이면 된다.
이와 같이, ESD 보호 회로(402)를 작게 할 수 있으면, 칩면적을 작게 할 수 있다고 하는 이점이 있다. 또한, 기생 용량을 작게 할 수 있기 때문에, 신호의 전환 속도를 빠르게 할 수 있다.
도 20은 MOSFET을 ESD 보호 회로로서 이용한 경우의 실시예를 나타내는 도면이다.
ESD 보호 회로(401 또는 402)는 NMOS 트랜지스터(410)를 포함한다. 신호 레벨 이상의 전압이 패드(접속 단자(24) 또는 I/O 단자(22))에 인가되면, NMOS 트랜지스터(410)가 도통하여 디바이스 파괴를 막는다. ESD 보호 회로(401)의 경우, 즉 외부 단자(13)에 접속되는 접속 단자(24)에 이용되는 회로의 경우, NMOS 트랜지스터(410)의 게이트 폭은 1000μm정도이면 된다. 또한, ESD 보호 회로(402)의 경우, 즉 I/O 단자(22)에 이용되는 회로의 경우, NMOS 트랜지스터(410)의 게이트 폭은 500μm 정도이면 된다.
도 21은 필드 MOSFET를 ESD 보호 회로로서 이용한 경우의 실시예를 나타내는 도면이다.
ESD 보호 회로(401 또는 402)는 임계치 전압이 높은 필드 MOSFET(411)를 포함한다. 신호 레벨 이상의 전압이 패드(접속 단자(24) 또는 I/O 단자(22))에 인가되면, 필드 MOSFET(411)가 도통하여 디바이스의 파손을 막는다. ESD 보호 회로(401)의 경우, 즉 외부 단자(13)에 접속되는 접속 단자(24)에 이용되는 회로의 경우, 필드 MOSFET(411)의 게이트 폭은 1000μm정도이면된다. 또한, ESD 보호 회로(402)의 경우, 즉 I/O 단자(22)에 이용되는 회로의 경우, 필드 MOSFET(411)의 게이트 폭은 500μm 정도이면 된다.
도 22는 바이폴러형 트랜지스터를 ESD 보호 회로로서 이용한 경우의 실시예를 나타내는 도면이다.
ESD 보호 회로(401 또는 402)는 바이폴러형 트랜지스터(412)를 포함한다. 신호 레벨 이상의 전압이 패드(접속 단자(24) 또는 I/O 단자(22))에 인가되면, 바이폴러형 트랜지스터(412)가 도통하여 디바이스 파괴를 막는다. ESD 보호 회로(401)의 경우, 즉 외부 단자(13)에 접속되는 접속 단자(24)에 이용되는 회로의 경우, 바이폴러형 트랜지스터(412)의 에미터 면적은 300μm2정도이면 좋다. 또한, ESD 보호회로(402)의 경우, 즉 I/O 단자(22)에 이용되는 회로의 경우, 바이폴러형 트랜지스터(412)의 에미터 면적은 100μm2정도이면 된다.
도 23은 다이오드를 ESD 보호 회로로서 이용한 경우의 실시예를 나타내는 도면이다.
ESD 보호 회로(401 또는 402)는 다이오드(413)를 포함한다. 신호 레벨 이상의 전압이 패드(접속 단자(24) 또는 I/O 단자(22))에 인가되면, 다이오드(413)가 도통하여 디바이스 파괴를 막는다. ESD 보호 회로(401)의 경우, 즉 외부 단자(13)에 접속되는 접속 단자(24)에 이용되는 회로의 경우, 다이오드(413)의 접합 면적은 300μm2정도이면 된다. 또한, ESD 보호 회로(402)의 경우, 즉 I/O 단자(22)에 이용되는 회로의 경우, 다이오드(413)의 접합 면적은 100μm2정도이면 된다.
이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상술한 실시예에 한정되지 않고, 특허청구범위에 기재한 범위내에서 변형 및 변경할 수 있다.
청구범위 제1항 내지 제13항 기재의 반도체 시스템에 있어서는, 패키지내에 논리 칩과 메모리 칩을 탑재하여 서로 접속하는 구성에 있어서, 칩 사이의 입출력 단자를 모두 대향하는 변에 설치하기 때문에 접속이 용이하다. 또한, 칩 사이의 입출력 단자 끼리를 최단 거리로 동일 길이의 배선을 이용하여 접속함으로써 신호간 스큐가 없어지는 동시에, 와이어 본딩을 이용함으로써 배선 용량이 적어지기 때문에, 칩 사이에서의 고속 데이타 전송을 실현할 수 있다. 또한, 인접하는 칩의 입출력 회로에 공통인 전원을 이용함으로써, 입력측과 출력측에서 신호 레벨이 갖추어진 고속 데이타 전송이 가능해지는 동시에, 이 공통인 전원을 입출력 회로용 전용 전원으로 하면, 다른 회로 부분의 동작에 의한 전원 전압 레벨의 변동의 영향을 피할 수 있다. 또, 메모리 칩측에 패키지 외부와의 데이타 입출력을 직접 행하는 단자군을 설치함으로써, 패키지 외부에 있는 외부 기억 장치와의 데이타 입출력을 행할 수 있다.
청구범위 제14항 내지 제24항 기재의 반도체 장치에 있어서는, 데이타 전송에 필요한 입출력 단자 및 상대측으로부터 클록 신호를 수신하는 클록 수신용 단자가 칩의 1변에 배치되므로, 상대측의 칩을 이 근처에 대향하도록 인접하게 배치한 경우에, 데이타 전송을 위한 접속을 용이하게 행할 수 있는 동시에, 상대측의 칩과 동일한 클록 신호를 이용할 수 있게 된다. 또, 제어용 클록 발생 회로에서 입출력 회로까지를 등장 배선으로 접속하기 때문에, 입출력 회로에 의해 데이타 출력 및 데이타 입력에 관한 동기를 확실하게 취할 수 있다. 또한, 제어용 클록 발생 회로는 등장 배선 등에 의한 신호 지연을 고려한 피드백 루프에 의한 위상 제어를 행함으로써, 데이타 입력용으로 적합한 위상의 클록 신호와, 데이타 출력용으로 적합한 위상의 클록 신호를 생성할 수 있다. 또, 데이타 입력용 클록 신호의 주파수를 1/N로 분주하여 N 세트의 데이타 입력 동작을 행함으로써, 반도체 장치 내부에서의 동작 주파수에 대하여 데이타 전송 주파수를 N배로 할 수 있다. 또한, 상대측의 칩으로부터 수신한 클록 신호를 그대로 상대측으로 송신함으로써, 상대측의 칩은 칩 사이의 신호 전파 지연을 고려한 동기 제어를 행할 수 있게 된다.
청구범위 제25항 내지 제36항 기재의 반도체 장치에 있어서는, 데이타 전송에 필요한 입출력 단자 및 클록 신호를 상대측에 공급하는 클록 송신용 단자가 칩의 1변에 배치되므로, 상대측의 칩을 이 근처에 대향하도록 인접하게 배치한 경우에, 데이타 전송을 위한 접속을 용이하게 행할 수 있는 동시에, 상대측의 칩이 동일한 클록 신호를 이용할 수 있게 한다. 또, 제어용 클록 발생 회로로부터 입출력 회로까지를 등장 배선으로 접속하기 때문에, 입출력 회로에 의해 데이타 출력 및 데이타 입력에 관한 동기를 확실하게 취할 수 있다. 또한, 제어용 클록 발생 회로는 등장 배선 등에 의한 신호 지연을 고려한 피드백 루프에 의한 위상 제어를 행함으로써, 데이타 입력용으로 적합한 위상의 클록 신호와, 데이타 출력용으로 적합한 위상의 클록 신호를 생성할 수 있다. 또, 데이타 입력용 클록 신호의 주파수를 1/N로 분주하여 N 세트의 데이타 입력 동작을 행함으로써, 반도체 장치 내부에서의 동작 주파수에 대하여 데이타 전송 주파수를 N배로 할 수 있다. 또한, 상대측의 칩에 송신하여 그대로 되돌아 온 클록 신호를 수신하고, 이 클록 신호에 기초하여 데이타 입력 동작의 동기를 취함으로써, 칩 사이의 신호 전파 지연을 고려한 동기 제어를 행할 수 있다.
청구범위 제37항 내지 제38항 기재의 반도체 시스템에 있어서는, 패키지내에 논리 칩과 메모리 칩을 탑재하여 서로 접속하는 구성에 있어서, 칩 사이의 입출력 단자를 모두 대향하는 변에 설치하기 때문에 접속이 용이한 동시에, 제어용 클록 발생 회로로부터 입출력 회로까지를 등장 배선으로 접속하기 때문에, 입출력 회로에 의해 데이타 출력 및 데이타 입력에 관한 동기를 확실하게 취할 수 있다. 또한,한쪽의 칩은 다른쪽의 칩에 송신하여 그대로 되돌아 온 클록 신호를 수신하고, 이 클록 신호에 기초하여 데이타 입력 동작의 동기를 취함으로써 칩 사이의 신호 전파 지연을 고려한 동기 제어를 행할 수 있다.
청구범위 제39항 내지 제41항 기재의 반도체 메모리 칩에 있어서는, 데이타 전송에 필요한 단자 및 전원 단자가 메모리 칩의 1변에 배치되므로, 논리 칩 등을 이 근처에 대향하도록 인접하게 배치한 경우에, 데이타 전송을 위한 접속을 용이하게 행할 수 있다. 또한, 수신한 클록 신호를 그대로 전송하는 클록 리턴 단자를 설치함으로써, 인접하여 배치되는 논리 칩 등의 측에서, 이 클록 리턴 단자로부터 반환된 클록 신호를 이용하여, 칩 사이의 신호 전파 지연을 고려한 동기 제어를 행할 수 있다. 또한, 메모리 칩내의 PLL 회로 또는 DLL 회로로 이용되는 전용 전원 단자를 설치함으로써, PLL 회로 또는 DLL 회로의 안정한 동작을 보증할 수 있다.
청구범위 제42항 내지 제45항 기재의 반도체 시스템에 있어서는, 패키지에 복수의 반도체 칩이 탑재되는 경우, 반도체 칩 사이를 접속하기 위한 패드는 패키지에 의해 덮여져 있고, 대전한 인체가 닿는 일은 없다. 따라서, 외부 단자에 접속되는 패드에 설치되는 ESD 보호 회로와 비교하여, 반도체 칩간 접속의 패드에 설치되는 ESD 보호 회로는 비교적 소량의 전류를 흐르게 하는데 적합한 것이면 된다. ESD 보호 회로를 작게 할 수 있으면, 칩 면적을 작게 할 수 있다고 하는 이점이 있는 동시에, 기생 용량을 작게 할 수 있기 때문에, 신호의 전환 속도를 빠르게 하여 고속 데이타 전송을 가능하게 할 수 있다.

Claims (42)

  1. 적어도 1개의 논리 칩과,
    1변이 상기 적어도 1개의 논리 칩의 1변과 대향하도록 배치되는 적어도 1개의 메모리 칩과,
    인접하는 메모리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 논리 칩에 설치되는 제1 입출력 단자와,
    인접하는 논리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 메모리 칩에 설치되는 제2 입출력 단자와,
    인접하는 메모리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 논리 칩에 설치되는 제1 입출력 회로부와,
    인접하는 논리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 메모리 칩에 설치되는 제2 입출력 회로부를 추가로 포함하고, 상기 제1 입출력 회로부와 상기 제2 입출력 회로부는 CMOS형 회로인 신호출력부와 신호 입력부를 포함하고,
    상기 제1 입출력 단자와 상기 제2 입출력 단자를 상기 인접하는 논리 칩과 메모리 칩 사이에서 접속하는 접속 배선을 추가로 포함하며, 상기 접속 배선은 와이어 본딩을 포함하고, 상기 적어도 1개의 논리 칩과 상기 적어도 1개의 메모리 칩을 내부에 격납하는 패키지를 포함하고, 상기 제1 입출력 단자는 상기 적어도 1개의 논리 칩의 상기 1변에 설치되며, 상기 제2 입출력 단자는 상기 적어도 1개의 메모리 칩의 상기 1변에 설치되는 것을 특징으로 하는 반도체 시스템.
  2. 제1항에 있어서, 상기 제1 입출력 단자와 상기 제2 입출력 단자는 인접하는 논리 칩과 메모리 칩 사이에서 대향 위치에 배치되는 것을 특징으로 하는 반도체 시스템.
  3. 제2항에 있어서, 상기 제1 입출력 단자와 상기 제2 입출력 단자를 상기 인접하는 논리 칩과 메모리 칩 사이에서 접속하는 접속 배선을 추가로 포함하고, 상기 접속 배선은 상기 인접하는 논리 칩과 메모리 칩 사이에서 동일 길이인 것을 특징으로 하는 반도체 시스템.
  4. 제3항에 있어서, 상기 접속 배선은 상기 제1 입출력 단자와 상기 제2 입출력 단자 사이를 최단 거리로 접속하는 것을 특징으로 하는 반도체 시스템.
  5. 적어도 1개의 논리 칩과,
    1변이 상기 적어도 1개의 논리 칩의 1변과 대향하도록 배치되는 적어도 1개의 메모리 칩과,
    인접하는 메모리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 논리 칩에 설치되는 제1 입출력 단자와,
    인접하는 논리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 메모리 칩에 설치되는 제2 입출력 단자와,
    인접하는 메모리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 논리 칩에 설치되는 제1 입출력 회로부와,
    인접하는 논리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 메모리 칩에 설치되는 제2 입출력 회로부와,
    상기 제1 입출력 회로부와 상기 제2 입출력 회로부에 공통의 전원 전압을 공급하는 전원 배선을 포함하고,
    상기 적어도 1개의 논리 칩의 상기 1변에 설치되어 상기 전원 배선으로부터 전원 전압을 수신하는 전원 단자와,
    상기 적어도 1개의 메모리 칩의 상기 1변에 설치되어 상기 전원 배선으로부터 전원 전압을 수신하는 전원 단자를 포함하고, 상기 전원 배선은 인접하는 논리 칩과 메모리 칩 사이에 배치하고,
    상기 적어도 1개의 논리 칩과 상기 적어도 1개의 메모리 칩을 내부에 격납하는 패키지를 포함하고, 상기 제1 입출력 단자는 상기 적어도 1개의 논리 칩의 상기 1변에 설치되며, 상기 제2 입출력 단자는 상기 적어도 1개의 메모리 칩의 상기 1변에 설치되는 것을 특징으로 하는 반도체 시스템.
  6. 제5항에 있어서, 상기 적어도 1개의 논리 칩 및 상기 적어도 1개의 메모리 칩의 한쪽에 설치되어 상기 전원 전압을 강압하여 강압 전압을 생성하는 강압 회로와,
    상기 강압 전압을 상기 적어도 1개의 논리 칩 및 상기 적어도 1개의 메모리칩의 상기 한쪽에서 다른쪽으로 공급하는 강압 배선을 추가로 포함하는 것을 특징으로 하는 반도체 시스템.
  7. 제5항에 있어서, 상기 전원 배선은 상기 제1 입출력 회로부와 상기 제2 입출력 회로부에 대하여, 전용의 전원 전압을 공급하는 것을 특징으로 하는 반도체 시스템.
  8. 적어도 1개의 논리 칩과,
    1변이 상기 적어도 1개의 논리 칩의 1변과 대향하도록 배치되는 적어도 1개의 메모리 칩과,
    인접하는 메모리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 논리 칩에 설치되는 제1 입출력 단자와,
    인접하는 논리 칩과 데이타 전송을 하기 위해서 상기 적어도 1개의 메모리 칩에 설치되는 제2 입출력 단자와,
    상기 적어도 1개의 논리 칩과 상기 적어도 1개의 메모리 칩을 내부에 격납하는 패키지를 포함하고, 상기 제1 입출력 단자는 상기 적어도 1개의 논리 칩의 상기 1변에 설치되며, 상기 제2 입출력 단자는 상기 적어도 1개의 메모리 칩의 상기 1변에 설치되고,
    상기 적어도 1개의 메모리 칩과 상기 패키지 외부에 설치된 다른 기억 장치 사이에서 데이터 전송을 하기 위해서 상기 적어도 1개의 메모리 칩에 설치되는 제3입출력 단자를 포함하고, 상기 제3 입출력 단자는 상기 적어도 1개의 메모리 칩의 상기 1변과는 다른 변에 설치되는 것을 특징으로 하는 반도체 시스템.
  9. 제8항에 있어서, 상기 적어도 1개의 메모리 칩은 상기 적어도 1개의 논리 칩으로부터 랜덤 액세스 가능한 제1 기억부와,
    상기 제3 입출력 단자로부터 공급된 데이타를 일시적으로 저장한 후에 상기 제1 기억부에 전송하는 제2 기억부를 포함하는 것을 특징으로 하는 반도체 시스템.
  10. 제8항에 있어서, 상기 적어도 1개의 메모리 칩은 상기 적어도 1개의 논리 칩으로부터 랜덤 액세스 가능한 제1 기억부와, 상기 제1 기억부로부터 공급된 데이타를 일시적으로 저장한 후에 상기 제3 입출력 단자에 전송하는 제2 기억부를 포함하는 것을 특징으로 하는 반도체 시스템.
  11. 칩의 1변에 배치된 클록 수신용 단자와,
    상기 1변에 배치된 복수의 입출력 단자와,
    상기 클록 수신용 단자에서 수신된 수신 클록 신호에 기초하여 입출력 제어용 클록 신호를 생성하는 제어용 클록 발생 회로와,
    상기 입출력 제어용 클록 신호에 동기하여 상기 입출력 단자를 통해 외부로의 데이타 출력 및 외부로부터의 데이타 입력을 행하는 복수의 입출력 회로와,
    상기 제어용 클록 발생 회로와 상기 복수의 입출력 회로의 각각을 접속하는동일 길이의 복수의 접속 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 제어용 클록 발생 회로는 데이타 출력용 클록 신호를 상기 입출력 제어용 클록 신호로서 생성하는 제1 클록 발생 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 제1 클록 발생 회로는 상기 복수의 접속 배선의 제1 지연분과 상기 복수의 입출력 회로의 제2 지연분의 합계 지연분 만큼 상기 수신 클록 신호로부터 위상이 어긋난 신호를 상기 데이타 출력용 클록 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 제1 클록 발생 회로는 상기 수신 클록 신호의 위상을 조정하여 지연 신호를 출력하는 위상 조정 회로와,
    상기 지연 신호 보다 상기 제1 지연분 만큼 위상이 지연된 제1 신호를 출력하는 제1 수단과,
    상기 제1 신호 보다 상기 제2 지연분 만큼 위상이 지연된 제2 신호를 출력하는 제2 수단을 포함하고, 상기 위상 조정 수단은 상기 제2 신호와 상기 수신 클록 신호가 동위상이 되도록 상기 지연 신호의 위상을 조정하여 상기 지연 신호를 상기 데이타 출력용 클록 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 상기 제어용 클록 발생 회로는 데이타 입력용 클록 신호를 상기 입출력 제어용 클록 신호로서 생성하는 제2 클록 발생 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 제2 클록 발생 회로는 상기 복수의 접속 배선의 제1 지연분과 제2 지연분의 합계 지연분 만큼 상기 수신 클록 신호로부터 위상이 어긋난 신호를 상기 데이타 입력용 클록 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 제2 클록 발생 회로는 상기 수신 클록 신호의 위상을 조정하여 지연 신호를 출력하는 위상 조정 회로와, 상기 지연 신호 보다 상기 제1 지연분 만큼 위상이 지연된 제1 신호를 출력하는 제1 수단과,
    상기 지연 신호를 상기 제2 지연분 만큼 지연시키는 제2 수단을 포함하고, 상기 위상 조정 수단은 상기 제1 신호와 상기 수신 클록 신호가 동위상이 되도록 상기 지연 신호의 위상을 조정하고, 상기 제2 수단은 상기 지연 신호를 상기 제2 지연분 만큼 지연시켜 상기 데이타 입력용 클록 신호로서 출력하는 것을 특징으로 하는 반도체 장치,
  18. 제17항에 있어서, 상기 제2 수단은 상기 지연 신호를 위상 180°만큼 지연시키는 위상 시프트 회로인 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서, 상기 제2 수단은 상기 지연 신호를 소정의 고정 지연량 만큼 지연시키는 고정 지연 회로인 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서, 상기 제2 클록 발생 회로는 1/N 분주기를 추가로 포함하고, 상기 수신 클록 신호의 주파수의 1/N의 주파수로 서로 위상이 360°/N 어긋난 복수의 분주 클록 신호를 생성하고, 상기 복수의 입출력 회로의 각각은 N개의 입력 회로를 포함하며, 상기 N개의 입력 회로는 대응하는 상기 분주 클록 신호를 동기 신호로서 이용하는 것을 특징으로 하는 반도체 장치.
  21. 제11항에 있어서, 상기 클록 수신용 단자에 수신된 상기 수신 클록 신호를 그대로 출력하는 상기 1변에 배치된 클록 리턴 단자를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  22. 외부로부터 수신한 수신 클록 신호를 입력으로서 내부 클록 신호를 공급하는 내부 클록 발생 회로와,
    칩의 1변에 배치되어 상기 내부 클록 신호를 출력하는 클록 송신용 단자와,
    상기 1변에 배치된 복수의 입출력 단자와,
    상기 내부 클록 신호에 기초하여 입출력 제어용 클록 신호를 생성하는 제어용 클록 발생 회로와,
    상기 입출력 제어용 클록 신호에 동기하여 상기 입출력 단자를 통해 외부로의 데이타 출력 및 외부로부터의 데이타 입력을 행하는 복수의 입출력 회로와,
    상기 제어용 클록 발생 회로와 상기 복수의 입출력 회로의 각각을 접속하는 동일 길이의 복수의 접속 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서, 상기 내부 클록 발생 회로는 상기 수신 클록 신호의 주파수를 승산하여 상기 내부 클록 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  24. 제22항에 있어서, 상기 제어용 클록 발생 회로는 데이타 출력용 클록 신호를 상기 입출력 제어용 클록 신호로서 생성하는 제1 클록 발생 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서, 상기 제1 클록 발생 회로는 상기 복수의 접속 배선의 제1 지연분과 상기 복수의 입출력 회로의 제2 지연분의 합계 지연분 만큼 상기 내부 클록 신호로부터 위상이 어긋난 신호를 상기 데이타 출력용 클록 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  26. 제25항에 있어서, 상기 제1 클록 발생 회로는 상기 내부 클록 신호의 위상을 조정하여 지연 신호를 출력하는 위상 조정 회로와, 상기 지연 신호 보다 상기 제1 지연분 만큼 위상이 지연된 제1 신호를 출력하는 제1 수단과,
    상기 제1 신호 보다 상기 제2 지연분 만큼 위상이 지연된 제2 신호를 출력하는 제2 수단을 포함하고, 상기 위상 조정 수단은 상기 제2 신호와 상기 내부 클록 신호가 동위상이 되도록 상기 지연 신호의 위상을 조정하여 상기 지연 신호를 상기 데이타 출력용 클록 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  27. 제22항에 있어서, 상기 제어용 클록 발생 회로는 데이타 입력용 클록 신호를 상기 입출력 제어용 클록 신호로서 생성하는 제2 클록 발생 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  28. 제27항에 있어서, 상기 제2 클록 발생 회로는 상기 복수의 접속 배선의 제1 지연분과 제2 지연분의 합계 지연분 만큼 상기 내부 클록 신호로부터 위상이 어긋난 신호를 상기 데이타 입력용 클록 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서, 상기 제2 클록 발생 회로는 상기 내부 클록 신호의 위상을 조정하여 지연 신호를 출력하는 위상 조정 회로와, 상기 지연 신호 보다 상기 제1 지연분 만큼 위상이 지연된 제1 신호를 출력하는 제1 수단과,
    상기 지연 신호를 상기 제2 지연분 만큼 지연시키는 제2 수단을 포함하고, 상기 위상 조정 수단은 상기 제1 신호와 상기 내부 클록 신호가 동위상이 되도록 상기 지연 신호의 위상을 조정하고, 상기 제2 수단은 상기 지연 신호를 상기 제2지연분 만큼 지연시켜 상기 데이타 입력용 클록 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  30. 제29항에 있어서, 상기 제2 수단은 상기 지연 신호를 위상 180°만큼 지연시키는 위상 시프트 회로인 것을 특징으로 하는 반도체 장치.
  31. 제29항에 있어서, 상기 제2 수단은 상기 지연 신호를 소정의 고정 지연량 만큼 지연시키는 고정 지연 회로인 것을 특징으로 하는 반도체 장치.
  32. 제29항에 있어서, 상기 제2 클록 발생 회로는 1/N 분주기를 추가로 포함하고, 상기 내부 클록 신호의 주파수의 1/N 주파수로 서로 위상이 360°/N 어긋난 복수의 분주 클록 신호를 생성하며, 상기 복수의 입출력 회로의 각각은 N개의 입력 회로를 포함하고, 상기 N개의 입력 회로는 대응하는 상기 분주 클록 신호를 동기 신호로서 이용하는 것을 특징으로 하는 반도체 장치.
  33. 제22항에 있어서, 상기 클록 송신용 단자로부터 전송되는 상기 내부 클록 신호를 소정의 지연 시간후에 수신하는 상기 1변에 설치된 클록 리턴 단자를 추가로포함하고, 상기 제어용 클록 발생 회로는,
    상기 내부 클록 신호를 이용하여 상기 입출력 제어용 클록 신호로서 데이타 출력용 클록 신호를 생성하는 제1 클록 발생 회로와,
    상기 클록 리턴 단자에 수신된 클록 신호를 이용하여 상기 입출력 제어용 클록 신호로서 데이타 입력용 클록 신호를 생성하는 제2 클록 발생 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  34. 적어도 1개의 제1 반도체 칩과,
    1변이 상기 적어도 1개의 제1 반도체 칩의 1변과 대향하도록 배치되는 적어도 1개의 제2 반도체 칩과,
    상기 적어도 1개의 제1 반도체 칩과 상기 적어도 1개의 제2 반도체 칩을 내부에 격납하는 패키지를 포함하고, 상기 적어도 1개의 제1 반도체 칩은,
    외부로부터 수신한 수신 클록 신호를 입력으로서 내부 클록 신호를 공급하는 내부 클록 발생 회로와,
    상기 1변에 배치되어 상기 내부 클록 신호를 출력하는 클록 송신용 단자와,
    상기 1변에 배치된 제1 복수의 입출력 단자와,
    상기 내부 클록 신호에 기초하여 제1 입출력 제어용 클록 신호를 생성하는 제1 제어용 클록 발생 회로와,
    상기 제1 입출력 제어용 클록 신호에 동기하여 상기 제1 복수의 입출력 단자를 통해 외부로의 데이타 출력 및 외부로부터의 데이타 입력을 행하는 제1 복수의 입출력 회로와,
    상기 제1 제어용 클록 발생 회로와 상기 제1 복수의 입출력 회로의 각각을 접속하는 동일 길이의 복수의 접속 배선을 포함하고, 상기 적어도 1개의 제2 반도체 칩은,
    상기 1변에 배치되어 상기 내부 클록 신호를 상기 적어도 1개의 제1 반도체 칩으로부터 수신하는 클록 수신용 단자와,
    상기 1변에 배치되어 상기 제1 복수의 입출력 단자와 접속되는 제2 복수의 입출력 단자와,
    상기 클록 수신용 단자에서 수신된 상기 내부 클록 신호에 기초하여 제2 입출력 제어용 클록 신호를 생성하는 제2 제어용 클록 발생 회로와,
    상기 제2 입출력 제어용 클록 신호에 동기하여 상기 제2 복수의 입출력 단자를 통해 외부로의 데이타 출력 및 외부로부터의 데이타 입력을 행하는 제2 복수의 입출력 회로와,
    상기 제2 제어용 클록 발생 회로와 상기 제2 복수의 입출력 회로의 각각을 접속하는 동일 길이의 복수의 접속 배선을 포함하는, 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 한쪽은 논리 칩이고 다른쪽은 메모리 칩인 것을 특징으로 하는 반도체 시스템.
  35. 제34항에 있어서, 상기 적어도 1개의 제2 반도체 칩은 상기 클록 수신용 단자에 수신된 상기 내부 클록 신호를 그대로 출력하는 상기 1변에 배치된 제1 클록 리턴 단자를 추가로 포함하고, 상기 적어도 1개의 제1 반도체 칩은 상기 제1 클록 리턴 단자에 접속되는 상기 1변에 설치된 제2 클록 리턴 단자를 추가로 포함하며, 상기 제1 제어용 클록 발생 회로는,
    상기 내부 클록 발생 회로로부터의 상기 내부 클록 신호를 이용하여 상기 제1 입출력 제어용 클록 신호로서 데이타 출력용 클록 신호를 생성하는 제1 클록 발생 회로와,
    상기 제2 클록 리턴 단자에 수신된 클록 신호를 이용하여 상기 제1 입출력 제어용 클록 신호로서 데이타 입력용 클록 신호를 생성하는 제2 클록 발생 수단을 포함하는 것을 특징으로 하는 반도체 시스템.
  36. 2M비트×N 워드×2L뱅크(여기서, M, N, L은 정수) 구성의 반도체 메모리 칩에 있어서, 상기 반도체 메모리 칩의 1변에 배치된,
    클록 수신용 단자와,
    M개의 어드레스 신호용 단자와,
    N개의 데이타 입출력 단자와,
    L개의 뱅크 선택 신호용 단자와,
    3개의 명령 선택용 단자와,
    파워 다운 신호용 단자와,
    바이트 단위로 제공되는 DM 신호용 단자와,
    복수의 전원용 단자를 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  37. 제36항에 있어서, 상기 클록 수신용 단자에서 수신한 클록 신호를 그대로 전송하는 상기 1변에 배치되는 클록 리턴 단자를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  38. 제37항에 있어서, PLL 회로 및 DLL 회로중 적어도 1개를 포함하고, 상기 복수의 전원용 단자는 상기 PLL 회로 및 DLL 회로중 적어도 1개에 대한 전용의 전원을 공급하는 전원 단자를 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  39. 패키지와,
    상기 패키지 내부에 격납되는 복수의 반도체 칩을 포함하고, 상기 복수의 반도체 칩은,
    상기 패키지 외부와 접속되는 외부 접속 패드와,
    상기 복수의 반도체 칩 사이에서 접속되는 칩간 접속 패드와,
    정전기 방전에 의한 파괴 방지를 위해 상기 외부 접속 패드마다 설치되는 제1 전류 구동 능력을 갖는 제1 ESD 보호 회로와,
    정전기 방전에 의한 파괴 방지를 위해 상기 칩간 접속 패드마다 설치되는 제2 전류 구동 능력을 갖는 제2 ESD 보호 회로를 포함하고, 상기 제2 전류 구동 능력은 상기 제1 전류 구동 능력 보다도 작은 것을 특징으로 하는 반도체 시스템.
  40. 제39항에 있어서, 상기 제1 ESD 보호 회로는 제1 MOSFET를 포함하고, 상기 제2 ESD 보호 회로는 제2 MOSFET를 포함하며, 상기 제2 MOSFET는 상기 제1 MOSFET보다도 좁은 게이트 폭을 갖는 것을 특징으로 하는 반도체 시스템.
  41. 제39항에 있어서, 상기 제1 ESD 보호 회로는 제1 바이폴러형 트랜지스터를 포함하고, 상기 제2 ESD 보호 회로는 제2 바이폴러형 트랜지스터를 포함하며, 상기 제2 바이폴러형 트랜지스터는 상기 제1 바이폴러형 트랜지스터 보다도 좁은 에미터 면적을 갖는 것을 특징으로 하는 반도체 시스템.
  42. 제39항에 있어서, 상기 제1 ESD 보호 회로는 제1 다이오드를 포함하고, 상기 제2 ESD 보호 회로는 제2 다이오드를 포함하며, 상기 제2 다이오드는 상기 제1 다이오드 보다도 좁은 에미터 면적을 갖는 것을 특징으로 하는 반도체 시스템.
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