JP4627286B2 - The semiconductor memory device and a semiconductor device - Google Patents

The semiconductor memory device and a semiconductor device

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JP4627286B2
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Abstract

Disclosed is a module where semiconductor memory devices each having a DLL (Delay Lock Loop) are stacked or a multi-chip module (MCM) having the semiconductor memory devices, a dedicated pad for sharing a clock signal between one of the semiconductor memory devices and other semiconductor memory device is included. The clock signal is delay adjusted by the DLL. The DLL in the one semiconductor memory device is operated, while the DLL in the other semiconductor memory device is not operated. A flying lock clock signal synchronized with an external differential clock signal and generated from a clock signal delay adjusted by the DLL is output from the dedicated pad of the one semiconductor memory device. The other semiconductor memory device receives the flying lock clock signal from the dedicated pad.

Description

本発明は、半導体装置に関し、特にクロック同期型半導体記憶装置に関する。 The present invention relates to a semiconductor device, more particularly to a clock synchronous semiconductor memory device.

近時、クロック同期型半導体記憶装置等において、DLL(Delay Lock Loop;遅延同期ループ)回路を内臓している半導体記憶装置が主流であり、モジュールにおいては、搭載する半導体記憶装置数分の、DLLの消費電流が上乗せされた形となり、システムとしての消費電力を増加させている一因となっている。 Recently, in a clock synchronous semiconductor memory device such as, DLL; a (Delay Lock Loop delay locked loop) semiconductor memory device has a circuit to internal organs mainstream in module, the semiconductor memory device fraction to be mounted, DLL will form the current consumption is plus, and has contributed which increases power consumption of the system.

消費電流の増加による温度上昇(発熱)は、システムの不安定化を招くので消費は少ない方が望ましい。 Temperature rise due to increase in current consumption (heat generation) is consumed so leads to destabilization of the system is small is desirable.

したがって、本発明の目的は、DLL回路を半導体記憶装置のチップを複数備えた半導体装置において、備えた消費電力を低減する半導体記憶装置及び半導体装置を提供することにある。 Accordingly, an object of the present invention is to provide a semiconductor device having a plurality of chips of a semiconductor memory device a DLL circuit is to provide a semiconductor memory device and a semiconductor device for reducing power consumption with.

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。 The invention disclosed in the present application, in order to solve the above problems, is configured as follows.

本発明によれば、外部クロック信号に遅延同期したロック信号(LCLK)を自己の半導体記憶装置の内部回路へ出力し、半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号(LCLK)よりも早めたクロック信号である外部クロック信号に遅延同期した信号(「フライングロッククロック信号」という)(LIOCLK)を他の半導体記憶装置へ出力する、 DLL(遅延同期ループ)回路前記DLL回路の内部信号(MLCLK)と、他の半導体記憶装置から入力した前記フライングロッククロック信号(LIOCLK)のいずれか一方を選択し、前記ロック信号(LCLK)を出力するロッククロックセレクト回路と、を備え、前記ロッククロックセレクト回路は、前記DLL回路が活性 According to the present invention, the delay value and outputs the lock signal delayed synchronization with an external clock signal (LCLK) to the internal circuitry of the own semiconductor memory device, corresponding to the delay information connection signal line is provided for connecting the semiconductor memory device outputs min a clock signal earlier than the lock signal (LCLK) external clock signal to the delay locked signal (referred to as "flying lock clock signal") and (LIOCLK) to other semiconductor memory devices, DLL (delay locked locked loop) and the circuit, the internal signal (MLCLK) of the DLL circuit, selects one of the flying lock clock signal input from another semiconductor storage device (LIOCLK), and outputs the lock signal (LCLK) comprising a clock select circuit, wherein the lock clock select circuit, the DLL circuit is active に制御される第1状態では、前記内部信号(MLCLK)を選択すると共に、前記DLL回路が搭載され該DLL回路が非活性に制御される第2状態の他の半導体記憶装置の前記ロッククロックセレクト回路へ前記フライングロッククロック信号を供給し、前記DLL回路が非活性に制御される第2状態では、前記DLL回路が搭載され該DLL回路が活性に制御される第1状態の他の半導体記憶装置から供給される前記フライングロッククロック信号を選択し、該フライングロッククロック信号(LIOCLK)から前記ロック信号(LCLK)を生成する半導体記憶装置が提供される In the first condition to be controlled, the addition to selecting an internal signal (MLCLK), the DLL circuit is mounted the DLL circuit is the lock clock select other semiconductor memory device of the second state is controlled to a non-active supplying the flying lock clock signal to the circuit, the DLL circuit is in a second state that is controlled inactive, another semiconductor memory device in the first state in which the DLL circuit is the DLL circuit is mounted is controlled to be active select the flying lock clock signal supplied from the semiconductor memory device for generating said lock signal (LCLK) from the flying lock clock signal (LIOCLK) is provided.

本発明によれば、専用パッドを介して、DLL回路が動作しているチップから、フライングロッククロック信号が供給されるチップでは、そのDLL回路のほとんどが動作しないため、DLL回路の消費電流を削減できる。 According to the present invention, through a dedicated pad, reducing the chip DLL circuit is operating, because the chip flying lock clock signal is supplied, most of the DLL circuit does not operate, the current consumption of the DLL circuit it can. この結果、モジュール全体として消費電流を低減することができる。 As a result, it is possible to reduce current consumption as a whole module.

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。 Described below with reference to the accompanying drawings in order to Setsujutsu more detail the present invention described above. 本発明は、DLL(Delay Lock Loop)回路を備えた半導体記憶装置の積層モジュールまたは半導体記憶装置を複数有するマルチチップモジュール(MCM)において、DLLで遅延調整されたクロック信号(CLK)を、一の半導体記憶装置と他の半導体記憶装置間で共用するための専用パッド(PAD)を有し、一の半導体記憶装置のDLLを動作させ、他の半導体記憶装置ではDLLを動作させず、一の半導体記憶装置の前記専用パッドから、DLLで遅延調整されたクロック信号(CLK)から作られる、外部クロック信号(CLK、CLKB)に遅延同期したクロック信号(「フライングロッククロック信号」という)を出力し、他の半導体記憶装置は、該フライングロッククロック信号を専用パッドから入力する。 The present invention is, DLL in (Delay Lock Loop) multi-chip module in which a plurality having a stacked module or a semiconductor memory device of the semiconductor memory device including a circuit (MCM), the delay adjusted clock signal by a DLL (CLK), one It has a dedicated pad (pAD) for sharing among the semiconductor memory device and another semiconductor memory device to operate the DLL one of the semiconductor memory device, without operating the DLL in another semiconductor memory device, one semiconductor wherein the dedicated pad storage device, outputs are made from the delay adjusted clock signal DLL (CLK), an external clock signal (CLK, CLKB) to delay locked clock signal (referred to as "flying lock clock signal"), other semiconductor memory device inputs the flying lock clock signal from the dedicated pad. 専用パッドを介して、DLL回路が動作しているチップから、フライングロッククロック信号が供給されるチップでは、そのDLL回路のほとんどが動作しないため、DLL回路の消費電流を削減できる。 Via the dedicated pad, the chip DLL circuit is operating, the chips flying lock clock signal is supplied, for most of the DLL circuit does not operate, it is possible to reduce the current consumption of the DLL circuit. この結果、モジュール全体として消費電流を低減することができる。 As a result, it is possible to reduce current consumption as a whole module. 以下実施例に即して説明する。 It will now be explained with reference to the following examples.

図1と図2は、本発明の一実施例の構成を示す図である。 Figure 1 and Figure 2 is a diagram showing the structure of an embodiment of the present invention. 図1には、DLLの専用パッドを有している半導体記憶装置を、2チップ積層化した時のボンディング状態が示されている。 Figure 1 is a semiconductor memory device having a dedicated pad DLL, bonding state when two chips laminated is shown. 図2は、DLLのロックしたクロック信号から作られる、外部差動クロック信号(CLK、CLKB)に同期したフライングロッククロック信号を受け渡す専用パッド(DPIO)を有した半導体記憶装置の内部構成、動作を説明するための図である。 Figure 2 is made from a clock signal locked in DLL, external differential clock signal (CLK, CLKB) internal structure of a semiconductor memory device having a dedicated pad to pass flying lock clock signal synchronized (DPIO), the operation it is a diagram for explaining the.

図2を参照すると、モードレジスタセット等の外部コマンドによる、初期設定もしくは別途設けられたボンディングオプション・パッド(PAD)から得られる信号にて、フライングロッククロック(LIOCLK)を、専用パッド(専用PAD)を介して、別チップに供給されるよう設定されたチップC1と、フライングロッククロック(LIOCLK)を外部から取り込むように設定されたチップC2と、を備えている。 Referring to FIG. 2, according to the mode register set such as an external command, at the signal obtained from the initial setting or bonding option pad provided separately (PAD), the flying lock clock (LIOCLK), dedicated pad (only PAD) through, and a chip C1 which is set to be fed to another chip, a set chips C2 to capture flying lock clock (LIOCLK) externally.

チップC1とチップC2は、DLL回路DL、出力回路群DO、DQ−パッド群PQ、専用パッドDP、専用パッドDPIOを備えている。 Chip C1 and the chip C2 includes the DLL circuit DL, the output circuits DO, DQ-pads PQ, dedicated pads DP, the dedicated pad DPIO.

特に制限されないが、本実施例において、DLL回路DLは、 Is not particularly limited, in this embodiment, DLL circuit DL,
入力信号として、 As an input signal,
差動クロックCLK、CLKB、 Differential clock CLK, CLKB,
アウトプットイネーブル信号OE、 Output enable signal OE,
DLLイネーブル信号DLLEN、 DLL enable signal DLLEN,
DLLリセット信号DLLRST、および、 DLL reset signal DLLRST and,,
MLCLK MLCLK
を入力し、 Enter the,
出力信号として LCLK、および、 LCLK as the output signal and,,
ELCLKを出力し、 And outputs the ELCLK,
入出力信号として、フライングロッククロック(LIOCLK)を入力/出力し、データ出力のタイミング信号を生成する。 As input and output signals, and input / output flying lock clock (LIOCLK), generates a timing signal for data output.

CLKおよびCLKB信号は、外部から差動で入力される基準クロック信号である。 CLK and CLKB signals is the reference clock signal input differentially from the outside.

DLLEN信号は、外部からのモードレジスタ等により設定させるDLLを活性または非活性にするかを選択する信号である。 DLLEN signal is a signal for selecting whether a DLL that is set by the mode register or the like from the outside into the active or inactive.

DLLRST信号は、外部からのモードレジスタ等により設定させるDLLの動作をリセットするための信号である。 DLLRST signal is a signal for resetting the operation of the DLL to be set by the mode register or the like from the outside.

OE信号は、データ出力を有効にするためのアウトプットイネーブル信号である。 OE signal is an output enable signal for enabling the data output.

LCLK信号は、データ出力に使用するクロックである。 LCLK signal is a clock used for data output.

ELCLK信号およびMLCLK信号は、ワイヤの遅延情報を取得するため信号である。 ELCLK signal and MLCLK signal is a signal for obtaining the delay information of the wire.

LIOCLK信号は、他のチップへ、フライングロッククロック信号を受け渡すための信号である。 LIOCLK signal to other chip, which is a signal for passing the flying lock clock signal.

PD1〜PDs信号は、データ出力のためのデータ信号である。 PD1~PDs signal is a data signal for data output.

出力回路群DOは、 Output circuit group DO is,
入力信号が、PD、OE、および、LCLKであり、 Input signal, PD, OE, and a LCLK,
出力信号が、DOUTである、 The output signal is a DOUT,
データを出力する出力回路のまとまりで構成される。 It consists of collection of the output circuit for outputting data.

DQ−PAD(パッド)群PQは、出力回路の出力信号が接続されているパッドである。 DQ-PAD (pad) group PQ is a pad to which an output signal of the output circuit is connected.

専用パッドDPは、フライングロッククロックの遅延情報を得るために設けられている。 Dedicated pad DP is provided in order to obtain the delay information of the flying lock clock.

専用パッドDPIOは、フライングロッククロックを入出力するためのパッドである。 Dedicated pad DPIO is a pad for inputting and outputting the flying lock clock.

各ブロック間の結線情報としては、DLLにてロックされた信号から作られるフライングロッククロック信号が、出力回路群DOのLCLKとして入力される。 The connection information between the blocks, the flying lock clock signal produced from a locked signal in DLL is input as LCLK output circuits DO.

出力回路群DOの出力信号であるDOUT信号は、DQ−パッド群PQに接続されている。 DOUT signal which is the output signal of the output circuit group DO is connected to the DQ- pads PQ.

DLL回路DLの出力信号であるELCLK信号および入力信号であるMLCLK信号は、専用パッドDPと接続され、2個ある専用パッドDPは、ボンディングワイヤを介して接続されている。 ELCLK signal and MLCLK signal is the input signal which is the output signal of the DLL circuit DL is connected to the dedicated pad DP, there two dedicated pads DP is connected via a bonding wire.

DLL回路DLの入出力信号であるLIOCLK信号は、専用パッドDPIOと接続され、チップC1の専用パッドDPIOと、チップC2の専用パッドDPIOとは、ボンディングワイヤを介して接続されている。 LIOCLK signal is an input-output signal of the DLL circuit DL is connected to the dedicated pad DPIO, a dedicated pad DPIO chip C1, the dedicated pad DPIO chip C2, are connected via a bonding wire.

図1に示したチップの接続形態は、図2のDLL専用パッドを有している半導体記憶装置を、2チップ積層化した時のボンディング状態を示している。 Connection of the chip shown in FIG. 1, a semiconductor memory device having a DLL dedicated pad of Figure 2 shows a bonding state when two chips laminated.

図1に示すように、チップ(半導体記憶装置)C1とチップC2とは、積層化されており、外部信号との接続のためのボンディングパッドであるB1と、チップC1、C2上にあるチップPADが、ボンディングワイヤによって接続される。 As shown in FIG. 1, the chip (semiconductor memory device) C1 and the chip C2, are laminated, and B1 is a bonding pad for connection with an external signal, chip PAD overlying chip C1, C2 but they are connected by a bonding wire.

また、チップC1とチップC2は、DLLのロックしたクロック信号から作られる、外部から入力される差動クロック信号CLK、CLKBに遅延同期したクロックであるフライングロッククロックを受け渡すための専用パッドDPIOおよびボンディングワイヤ遅延情報取得のための専用パッドDPを2個有し、フライングロッククロックを受け渡すための専用パッドは、チップC1とC2間において、ボンディングワイヤにて接続されている。 Also, the chip C1 and the chip C2 are made from a clock signal locked in DLL, differential clock signal CLK inputted from the outside, a dedicated pad DPIO for passing flying lock clock is a clock that is delayed synchronized to CLKB and has two dedicated pads DP for bonding wire delay information acquisition, the dedicated pad for passing flying lock clock, in between the chips C1 and C2, are connected by a bonding wire.

また、ボンディングワイヤ遅延情報取得のための専用パッドDP(例えばECLKが接続する専用パッド)は、同一の半導体記憶装置内のボンディングワイヤ遅延情報取得のための専用パッド(MLCLKが接続する専用PAD)と、ボンディングワイヤ接続されている。 Further, dedicated pad DP (dedicated pad for example ECLK is connected) for bonding wire delay information acquisition, dedicated pad (only the PAD MLCLK connects) for bonding wire delay information acquired in the same semiconductor memory device and It is bonded wire connections.

図3は、本実施例のDLL回路の構成および専用パッドとの接続関係の一例を示す図である。 Figure 3 is a diagram showing an example of a connection relationship between the structure and the dedicated pads for the DLL circuit of this embodiment.

図3の構成は、DLL回路と専用パッド群により構成されている。 Arrangement of Figure 3 is configured by a dedicated pads and DLL circuit. DLL回路は、クロック初段回路DL0と、遅延生成回路DL1と、遅延制御回路DL2と、ロッククロックセレクト回路DL3と、出力回路レプリカ回路DL4と、位相判定回路のDL5と、を備えている。 DLL circuit includes a clock initial stage circuit DL0, the delay generation circuit DL1, a delay control circuit DL2, a lock clock select circuit DL3, and output circuit replica circuit DL4, includes a DL5 of phase determination circuit.

クロック初段回路DL0は、入力信号であるCLK、CLKB信号をカレントミラー回路等により構成される差動増幅回路により増幅し、RCLK信号として出力する。 Clock initial stage circuit DL0 is the input signal CLK, and the CLKB signal is amplified by the differential amplifier circuit constituted by the current mirror circuit or the like, and outputs it as the RCLK signal.

遅延生成回路DL1は、RCLK信号に、DLT[t:1](tは遅延の調整精度により決定される正の整数)で決定される遅延を加えた信号ETCLKを生成する。 Delay generation circuit DL1 is the RCLK signal, DLT [t: 1] (t is a positive integer determined by the adjustment accuracy of a delay) generates a signal ETCLK plus delay determined by.

遅延制御回路DL2は、位相判定結果信号であるDETの状態により、遅延情報のデータをDLT[t:1]信号として出力する。 Delay control circuit DL2 is the state of the phase determination result signal DET, the data of the delay information DLT: output as [t 1] signal.

ロッククロックセレクト回路DL3は、出力回路群で供給されるクロック信号LCLKの元となる信号を、 Lock clock select circuit DL3 is the the underlying signal of the clock signal LCLK is supplied by the output circuit group,
DLL活性時には、MLCLK信号、 At the time of DLL activity, MLCLK signal,
DLL非活性時には、LIOCLK信号 をセレクトする。 At the time of DLL inactive, to select the LIOCLK signal. すなわち、ロッククロックセレクト回路DL3は、DLL非活性時には、別チップから専用パッドDPIOを介してLIOCLK端子(入出力端子)に入力されるLIOCLK信号を選択してLOCK信号、RLCLK信号として出力する。 That is, lock clock select circuit DL3 is, DLL During deactivation, LOCK signal by selecting LIOCLK signal input to LIOCLK via the dedicated pads DPIO from another chip terminals (input-output terminal), and outputs as a signal RLCLK.

また、ロッククロックセレクト回路DL3は、DLL活性時には、RLCLK信号を出力するようになっている。 The lock clock select circuit DL3, during DLL activity, and outputs a signal RLCLK.

出力回路レプリカ回路DL4は、RLCLK信号に対して、出力回路と同等の遅延を持たせMCLK信号として出力する。 Output circuit replica circuit DL4 are output to the signal RLCLK, as MCLK signal to have the output circuit equivalent delay and.

位相判定回路DL5は、MCLK信号のエッジと、差動の外部クロック信号CLK、CLKBのクロス位置とのズレを検出した結果を、DET信号として出力する。 Phase determination circuit DL5 is the edge of the MCLK signal, the external clock signal CLK of the differential, a result of detection of the deviation of the cross positions of the CLKB, and outputs as a DET signal.

本実施例では、ロッククロックセレクト回路DL3を新規に設け(従来の構成においては存在しない)、遅延生成回路DL1の出力信号ETCLKが、RLCLK信号として、出力回路レプリカ回路DL4に接続されている。 In this embodiment, (not present in the conventional configuration) newly provided lock clock select circuit DL3, the output signal ETCLK of the delay generation circuit DL1 is, as RLCLK signal, is connected to the output circuit replica circuit DL4.

専用パッド群は、MLCLKおよびELCLK信号が接続されている専用パッドDP、LIOCLK信号が接続されている専用パッドDPIOを備えている。 Dedicated pad group includes a dedicated pad DPIO the dedicated pads DP of MLCLK and ELCLK signal is connected, LIOCLK signal is connected. 従来の構成においては、この専用パッドは存在しない。 In the conventional configuration, the dedicated pads is absent.

クロック初段回路DL0、遅延生成回路DL1、遅延制御回路DL2、ロッククロックセレクト回路DL3、および位相判定回路DL5に入力されているDLLEN信号は、モードレジスタセット等の外部コマンドによる、初期設定、もしくは、別途設けられたボンディングオプションPADから得られる信号である。 Clock initial stage circuit DL0, the delay generation circuit DL1, the delay control circuit DL2, DLLEN signal inputted to the lock clock select circuit DL3, and the phase determining circuit DL5 is by external command, such as a mode register set, initial setting, or separately it is a signal obtained from the bonding option PAD provided. 特に制限されないが、DLLを活性化するときには、DLLEN信号はHigh(”H”)に設定され、DLLを非活性にするときは、DLLEN信号はLow(”L”)に設定される。 It is not particularly limited, when activating the DLL is, DLLEN signal is set to High ( "H"), when the DLL inactive is, DLLEN signal is set to Low ( "L").

DLL回路において、DLLEN信号がLowレベルの非活性時には、DLLEN信号を入力する各回路の動作を止めるようになっている。 In the DLL circuit, DLLEN signal at the time of deactivation of the Low level, so that the stop operation of each circuit for inputting a signal DLLEN.

遅延制御回路DL2に入力されているDLLRST信号は、遅延情報をリセットし、初期値に戻すための信号である。 DLLRST signal input to the delay control circuit DL2 resets the delay information is a signal for returning to the initial value.

また、ロッククロックセレクト回路DL3に入力されているOE信号は、出力回路群に入力されるLCLK信号を有効にするためのイネーブル信号である。 Also, OE signal inputted to the lock clock select circuit DL3 is an enable signal for enabling the LCLK signal is input to the output circuits.

図4は、本実施例のロッククロックセレクト回路DL3の構成例を示す図である。 Figure 4 is a diagram illustrating a configuration example of a lock clock select circuit DL3 of the present embodiment. 構成としては、 As the structure,
図3の専用パッドDPと接続されているMLCLK信号を入力して反転しMLCLKB信号を出力するインバータJ0と、 Enter the MLCLK signal connected dedicated pads DP of FIG. 3 is inverted with inverter J0 for outputting MLCLKB signal,
図3の専用パッドDPIOと接続されているLIOCLK信号を入力して、反転しLIOCLKB信号を出力するインバータJ1(IOCLK信号の反転レシーバ)と、 Enter the LIOCLK signal dedicated pad DPIO and is connected in FIG. 3, an inverter J1 outputs the inverted LIOCLKB signal (inverted receiver IOCLK signal),
DLLEN、ETCLK信号を入力し、ETCLKLB信号を出力する2入力NAND回路J2と、 DLLEN, enter the ETCLK signal, a two-input NAND circuit J2 for outputting ETCLKLB signal,
DLLEN、ETCLK信号を入力しETCLKEB信号を出力する2入力NAND回路J3と、 DLLEN, a 2-input NAND circuit J3 for outputting ETCLKEB signal enter the ETCLK signal,
DLLEN信号を入力して反転しDLLENB信号を出力するインバータJ4と、 An inverter J4 for outputting DLLENB signal inverted by entering DLLEN signal,
SLCLKおよびOE信号を入力しLCLKPB信号を出力する2入力NAND回路J5と、 A 2-input NAND circuit J5 for type a SLCLK and OE signals to output a LCLKPB signal,
LCLKPB信号を入力して反転しLCLK信号を出力するインバータJ6と、 An inverter J6 for outputting the LCLK signal is inverted by entering LCLKPB signal,
SLCLKおよびDLLEN信号を入力しRLCLKPB信号を出力する2入力NAND回路J7と、 A 2-input NAND circuit J7 for outputting enter the SLCLK and DLLEN signal RLCLKPB signal,
RLCLKPB信号を入力しRLCLK信号を出力するインバータJ8と、 An inverter J8 for outputting a signal RLCLK enter the RLCLKPB signal,
ELCLKを入力とする負荷調整用のインバータJ9と、 An inverter J9 for load adjustment to enter ELCLK,
クロックインバータ(clocked inverter ;クロックドインバータともいう)J10〜J14と、 And; (also referred to as the clocked inverter clocked inverter) J10~J14, the clock inverter
を備えている。 It is equipped with a.

クロックインバータJ10は、MCLKB信号がDT(入力)として、DLLENB信号がENB(イネーブル信号ENの反転信号)として、DLLEN信号がENとして、SLCLK信号が出力OBとして接続されている。 The clock inverter J10 as MCLKB signal DT (input), DLLENB signal as ENB (inverted signal of the enable signal EN), as DLLEN signal EN, SLCLK signal is connected as an output OB.

クロックインバータJ11は、LIOCLKB信号がDTとして、DLLEN信号がENBとして、DLLENB信号がENとして、SLCLKがOBとして接続されている。 The clock inverter J11 as LIOCLKB signal DT, as DLLEN signal ENB, as DLLENB signal EN, SLCLK are connected as OB.

クロックインバータJ12は、ETCLKLB信号がDTとして、DLLENB信号がENBとして、DLLEN信号がENとして、LIOCLKがOB(専用パッドに接続される)として接続されている。 The clock inverter J12 as ETCLKLB signal DT, as DLLENB signal ENB, as DLLEN signal EN, LIOCLK is connected as OB (connected to dedicated pad). クロックインバータJ12とNAND回路J2がLIOCLKのトライステート型正転出力バッファを構成している。 Clock inverter J12 and the NAND circuit J2 constitutes a tri-state non-inverting output buffer of LIOCLK.

クロックインバータJ13は、ETCLKEB信号がDTとして、GNDがENBとして、電源がENとして、ELCLKがOBとして接続されている。 The clock inverter J13 as ETCLKEB signal DT, a GND is ENB, the power source EN, ELCLK are connected as OB.

クロックインバータJ14は、GNDがDTとして、電源がENBとして、GNDがENとして、MLCLKがOBとして接続されている。 The clock inverter J14 as GND is DT, the power source ENB, a GND is EN, MLCLK are connected as OB.

クロックインバータJ10〜J14は同一構成とされ、それぞれ、 The clock inverter J10~J14 is the same configuration, respectively,
ソースが電源、ゲートがENBに接続されているPMOSトランジスタQ1I(I=1〜5)と、 Source power, the PMOS transistor Q1I whose gate is connected to the ENB (I = 1~5),
ソースがPMOSトランジスタQ1I(I=1〜5)のドレインに接続され、ゲートがDT信号に接続され、ドレインが出力のOBに接続されているPMOSトランジスタQ2I(I=1〜5)と、 Source connected to the drain of the PMOS transistor Q1I (I = 1~5), gate is connected to the DT signal, a PMOS transistor Q2I whose drain is connected to the OB output (I = 1 to 5),
ドレインが出力OBに接続され、ゲートが入力DTに接続されているNMOSトランジスタQ3I(I=1〜5)、 Drain connected to the output OB, NMOS transistors Q3I whose gate is connected to the input DT (I = 1~5),
ソースがGNDに接続され、ゲートがENに接続され、ドレインがNMOSトランジスタQ3I(I=1〜5)のソースに接続されているNMOSトランジスタQ4I(I=1〜5)と、 Source connected to GND, and a gate connected to the EN, and drain NMOS transistor Q4I connected to the source of the NMOS transistor Q3I (I = 1~5) (I = 1~5),
を備えている。 It is equipped with a.

図5は、本実施例のDLL回路におけるロッククロックセレクト回路DL3の別の構成例を示す図である。 Figure 5 is a diagram showing another configuration example of the lock clock select circuit DL3 in the DLL circuit of the present embodiment. 図5を参照すると、図4の構成に対して、入力がELCLK信号で出力がMLCLK信号である、配線、パッド、ボンディングワイヤ部のレプリカ遅延素子J15が追加されている。 Referring to FIG. 5, the configuration of FIG. 4, the input is the output signal ELCLK a MLCLK signal lines, pads, replica delay element J15 of the bonding wire portion is added. これ以外の構成は、図4の構成と同様である。 Other configurations are the same as the configuration of FIG. レプリカ遅延素子J15は、ELCLKの等価遅延素子K0、パッドの等価遅延素子K1、ボンディングワイヤの等価遅延素子K2、パッドの等価遅延素子K3、MLCLK配線の等価遅延素子K4を直列形態に接続して構成され、各々は、それぞれの遅延を複製するための回路(抵抗とMOSキャパシタの積分回路)から構成されている。 Replica delay element J15 is constructed by connecting an equivalent delay element K0 of ELCLK, equivalent delay element K1 of the pad, the bonding wire of equivalent delay elements K2, an equivalent delay element K4 equivalent delay element K3, MLCLK wiring pads in series They are, each, and a circuit for replicating each delay (integrating circuit of a resistor and a MOS capacitor).

次に、本実施例の動作を説明する。 Next, the operation of this embodiment will be described.

図2において、チップC1はモードレジスタセット等の外部コマンドによる初期設定もしくは別途設けられたボンディングオプションPADから得られる信号にて、フライングロッククロックを、パッドDPIOを介して、別チップC2に供給するように設定されている。 2, the chip C1 in the signal obtained from the bonding option PAD initial setting or separately provided by an external command, such as a mode register set, the flying lock clock, via the pad DPIO, to supply a different chip C2 It is set to.

チップC2は、フライングロッククロックLIOCLKを外部から取り込むように設定された場合を示している。 Chip C2 shows a case where it is set to capture flying lock clock LIOCLK externally.

チップC1におけるDLLEN信号はHighレベルに、チップC2におけるDLLEN信号はLowレベルに設定される。 DLLEN signal at the chip C1 to the High level, DLLEN signal in chip C2 is set to the Low level.

この状態で、DLLEN信号がHighとなっているチップC1のDLL回路DLは、活性状態となり、データ出力の遅延を、外部CLK、CLKB信号と位相同期させるための動作を行い、位相同期されたロック状態となる。 In this state, the lock DLL circuit DL of the chip C1 which DLLEN signal is in the High is to the active state, the delay of data output, external CLK, performs an operation for causing the CLKB signal and the phase synchronization, is phase synchronized the state.

また、フライングロッククロックLIOCLKと同位相同遅延の信号を、ELCLK信号として出力する。 Further, the signal of the flying lock clock LIOCLK the same phase same delay, and outputs a signal ELCLK.

チップC1におけるELCLK信号は、専用パッドDPにおいて、ボンディングワイヤを介して、MLCLK信号と接続され、MLCLK信号はDLL回路DLに入力されている。 ELCLK signal at the chip C1, in a dedicated pad DP, via a bonding wire is connected to the signal MLCLK, MLCLK signal is input to the DLL circuit DL.

一方、DLLEN信号がLowと設定されたチップC2におけるDLL回路DLは、非活性状態となり、DLL回路において、ELCLK信号はLowとなり(DLLENがLowのため、クロックドインバータJ13において、NAND回路J3の出力はHighとなり、トランジスタQ34がオンし、ELCLK信号はLowレベル)、ELCLK信号は、専用パッドDPを介してMLCLK信号に接続されているため、Low状態として、DLL回路のDLに入力される。 On the other hand, the DLL circuit DL in chip C2 to DLLEN signal is set to Low becomes inactive, the DLL circuit, since ELCLK signal of Low next (DLLEN is Low, the clocked inverter J13, the NAND circuit J3 output the next High, the transistor Q34 is turned on, ELCLK signal Low level), ELCLK signal, because it is connected to MLCLK signal via the dedicated pad DP, a Low state, is input to the DL of the DLL circuit.

また、チップC2におけるLIOCLK信号は、DLLEN信号によりハイインピーダンス状態となる(DLLENがLowのため、クロックドインバータJ12において、ENはLow、DLLENBはHighとなり、クロックドインバータJ12はオフする)。 Further, LIOCLK signal in chip C2 is a high-impedance state by DLLEN signal (for DLLEN is Low, the clocked inverter J12, EN is Low, DLLENB is becomes High, the clocked inverter J12 is turned off). ここで、チップC1における出力信号のLIOCLKは、チップC1、C2の専用パッドDPIOを介して、チップC2のLIOCLK信号と接続されているため、チップC2におけるLIOCLKは、チップC1のLIOCLKにより駆動されることになる。 Here, LIOCLK of the output signal at the chip C1 through the dedicated pad DPIO chips C1, C2, because it is connected to the signal LIOCLK chip C2, LIOCLK in chip C2 is driven by LIOCLK chip C1 It will be.

上記したボンディング接続したチップは、図1のDLL専用パッドを有した半導体記憶装置を2チップ積層化した時のボンディング状態の図として表されている。 Chips bonding connection mentioned above is represented as a diagram of a bonding state when two chips stacked the semiconductor memory device having a DLL dedicated pad of FIG. 専用パッドDPは、チップ内でボンディングされ、専用パッドDPIOは、チップ間で接続された状態となっている。 Dedicated pad DP is bonded in the chip, only the pad DPIO is in a state of being connected between chips.

各チップ内におけるLIOCLK、MLCLKおよびELCLK信号は、配線遅延が等しくなるように同じ負荷で配線されている。 LIOCLK within each chip, MLCLK and ELCLK signal is wired in the same load as the wiring delay becomes equal.

LIOCLKの配線負荷による遅延をTSL、MLCLKの配線負荷による遅延をTSM、ELCLKの配線負荷による遅延をTSEとすると、 TSL delay due to wiring load LIOCLK, TSM delay due to wiring load MLCLK, if a delay due to wiring load ELCLK the TSE,
TSL=TSM=TSE ・・・(1) TSL = TSM = TSE ··· (1)
となる。 To become.

また、各チップにおける、ボンディングワイヤ遅延情報取得のための専用パッドDP間を接続しているボンディングワイヤ(専用パッドDPとボンディングワイヤの負荷による遅延をTW1とする)と、 Further, in each chip, the bonding is connected between the dedicated pads DP for bonding wire delay information acquisition wires (and TW1 delays caused by the load of the dedicated pads DP and the bonding wires),
LIOCLK信号をチップ間で専用パッドDPIOを介して接続しているボンディングワイヤ(負荷による遅延をTW2とする)とは、 The bonding wire of LIOCLK signal are connected via a dedicated pad DPIO between chips (the delay caused by the load and TW2),
遅延時間が等しくなるようにボンディングされている。 It is bonded so that the delay time is equal.

TW1=TW2 ・・・(2) TW1 = TW2 ··· (2)

以上により、 By the above,
チップC1のDLL回路DLから出力されているELCLKから専用パッドDP(ボンディングワイヤ遅延情報取得のための専用パッドDP)によるボンディングワイヤを介して、MLCLKとしてDLL回路DLに入力されるまでの遅延(=TSE+TW1+TSM)と、 Through by bonding wires (only pad DP for bonding wire delay information acquisition) dedicated pads DP from ELCLK being outputted from the DLL circuit DL of the chip C1, the delay until the input to the DLL circuit DL as MLCLK (= TSE + TW1 + TSM) and,
チップC1から出力されたLIOCLK信号が、チップC1の専用パッドDPIOとチップC2の専用パッドDPIOとをつなぐボンディングワイヤを介してチップC2のLIOCLKとしてチップC2のDLL回路DLに入力されるまでの遅延(=TSL+TW2+TSL)は 互いに等しいことがわかる。 Delay until LIOCLK signal outputted from the chip C1 is input to the DLL circuit DL of the chip C2 via a bonding wire connecting the dedicated pads DPIO dedicated pad DPIO the chip C2 of the chip C1 as LIOCLK chip C2 ( = TSL + TW2 + TSL) it can be seen that are equal to each other.

すなわち、関係式(1)、(2)より、 In other words, equation (1) and (2),
TSE+TW1+TSM=TSL+TW2+TSL ・・・(3) TSE + TW1 + TSM = TSL + TW2 + TSL ··· (3)
となる。 To become.

チップC1では、MLCLK信号から作られる信号をLCLKとして、チップC2では、LIOCLK信号から作られる信号をLCLKとして選択して出力することで、LCLKは、チップC1とC2で同一の波形(遷移タイミング等が同一)とすることができる。 The chip C1, as LCLK signals produced from MLCLK signal, the chip C2, that selects and outputs the signal produced from the signal LIOCLK as LCLK, LCLK may be the same waveform at the chip C1 and C2 (the transition timing such There can be the same).

次に、このチップ内でのMLCLK信号から作られる信号をLCLKとして、LIOCLK信号から作られる信号をLCLKとして選択するための構成を図3を参照して説明する。 Then, a signal produced from the signal MLCLK within the chip as the LCLK, will be described with reference to FIG. 3 an arrangement for selecting a signal produced from the signal LIOCLK as LCLK.

図3において、DLLが活性状態にあり、出力回路レプリカ回路DL4の出力信号MCLKのエッジとCLKおよびCLKB信号のクロス位置の位相がロックした状態において説明する。 In FIG. 3, DLL is in the active state, the phase of the cross positions of the edge and CLK and CLKB signal of the output signal MCLK of the output circuit replica circuit DL4 will be described in a locked state.

この場合、遅延制御回路DL2は、前述したように、出力回路レプリカ回路DL4の出力信号MCLKのエッジと、CLKおよびCLKB信号のクロス位置の位相がロックした状態となるように調整された遅延情報信号DLT[t:1]を、遅延生成回路DL1に対して出力する。 In this case, the delay control circuit DL2, as described above, the output circuit replica circuit and an output signal MCLK edges of DL4, the delay information signal phase of the cross positions of the CLK and CLKB signals are adjusted so that the locked state DLT: a [t 1], and outputs the same to the delay generation circuit DL1. この情報をもとに、遅延生成回路DL1は、MCLKのエッジと、CLKおよびCLKB信号のクロス位置の位相がロックした状態となるように、入力信号RCLKに対して遅延を付加してETCLK信号を生成する。 Based on this information, the delay generation circuit DL1 has an edge of MCLK, so that the phase of the cross positions of the CLK and CLKB signals in a state of being locked, the ETCLK signal by adding a delay to the input signal RCLK generated.

このロック状態では、RLCLK信号は、MCLKに対して、出力回路と同遅延を有した出力回路レプリカ回路DL4の遅延分(遅延量を「TREP」とする)だけ、早い(位相が進んだ)クロック信号となる。 In this locked state, RLCLK signal, with respect to MCLK, (the delay amount is set to "TREP") delay of the output circuit replica circuit DL4 having an output circuit and the same delay only, (advanced phase) fast clock It becomes a signal.

ここで、図3および図4に示した、ロッククロックセレクト回路の構成例から、ETCLK信号は、図4の2入力NAND回路J3、クロックインバータJ13を介してELCLK信号(ETCLKからELCLKまでの遅延を「TEE」とする)となり、このELCLK信号は、図3の専用パッドDP、専用パッドDP同士を接続しているボンディングワイヤ、専用パッドを介して、MLCLK信号として、ロッククロックセレクト回路に入力される。 Here, as shown in FIGS. 3 and 4, the configuration example of the lock clock select circuit, ETCLK signal, two-input NAND circuit J3 of FIG. 4, the delay from the signal ELCLK (ETCLK up ELCLK via the clock inverter J13 and "TEE"), and this ELCLK signal, bonding wire connecting the dedicated pads DP of FIG. 3, a dedicated pad DP each other via a dedicated pad, as MLCLK signal is input to the lock clock select circuit . この遅延は、前述したように、 This delay, as described above,
TSE+TW1+TSM TSE + TW1 + TSM
で表せる。 Expressed by.

さらに、MLCLK信号が、図4のインバータJ0、クロックインバータJ10、2入力NAND回路J7およびインバータJ8を通って、RLCLK信号と接続されている。 Furthermore, MLCLK signal, inverter J0 in Fig. 4, through the clock inverter J10,2 input NAND circuit J7 and inverter J8, are connected to the signal RLCLK.

ロッククロックセレクト回路内のMLCLKからRLCLKまでの遅延をTMRとする。 The delay from the MLCLK in the lock clock select circuit until RLCLK the TMR.

また、ETCLK信号は、図4の2入力NAND回路J2、クロックインバータJ12を介してLIOCLK信号(このETCLKからLIOCLKまでの遅延を「TEL」とする)となり、このLIOCLK信号は、前記したように、チップC1の専用パッドDPIO、専用パッドDPIO間を接続するボンディングワイヤ、チップC2の専用パッドDPIOを介して、チップC2のDLL回路のLIOCLK信号を入力する、DLL回路の入出力端子(ロッククロックセレクト回路DL3の入出力端子)に接続される。 Further, ETCLK signals, two-input NAND circuit J2 of FIG. 4, LIOCLK signal via the clock inverter J12 (a delay from the ETCLK until LIOCLK and "TEL"), and this signal LIOCLK, as described above, dedicated pad DPIO chip C1, the bonding wires for connecting the dedicated pads DPIO, via a dedicated pad DPIO chip C2, inputs the signal LIOCLK of the DLL circuit of the chip C2, input and output terminals (lock clock select circuit of the DLL circuit It is connected to the input and output terminals) of DL3. この遅延は、前記したように、 This delay, as described above,
TSL+TW2+TSL TSL + TW2 + TSL
となる。 To become.

さらに、このLIOCLK信号は、図4のロッククロックセレクト回路内のインバータJ1、クロックインバータJ11、2入力NAND回路J7およびインバータJ8を通ってRLCLK信号と接続されている。 Further, the signal LIOCLK is connected to the signal RLCLK through inverter J1, the clock inverter J11,2 input NAND circuit J7 and inverter J8 in the lock clock select circuit of FIG. ロッククロックセレクト回路内のLIOCLKからRLCLKまでの遅延を「TLR」とする。 The delay from the LIOCLK in the lock clock select circuit until RLCLK and "TLR". 前記した図4内の遅延値においては、構成が同一であることから、 In the delay values ​​in FIG. 4 mentioned above, since the configuration is identical,
TEE=TEL ・・・(4) TEE = TEL ··· (4)
TMR=TLR ・・・(5) TMR = TLR ··· (5)
が成り立つ。 It holds.

また出力を、イネーブルにするOE信号がHigh時のLIOCLK信号からLCLKまでの遅延(「TLL」とする)は、回路構成が同じであるため、前記遅延のTLRと等しくなる。 The delay output, OE signal to enable from LIOCLK signal at High until LCLK (a "TLL"), since the circuit configuration is the same, equal to TLR of the delay.

すなわち、 That is,
TMR=TLR=TLL ・・・(6) TMR = TLR = TLL ··· (6)

前述したように、図5のロッククロックセレクト回路DL3の構成例2は、図4の構成例1に対して、配線、パッド、ボンディングワイヤ部のレプリカ遅延素子J15が追加された形である。 As described above, the configuration example 2 of the lock clock select circuit DL3 in FIG. 5, the configuration example 1 of FIG. 4, lines, pads, in the form of replica delay element J15 is added of the bonding wire portion. 図5の構成は、図2、図3で示していたELCLK、MLCLKの配線、専用パッドDP、専用パッドDPを接続しているボンディングワイヤをトランジスタで構成した容量や抵抗素子により等価の遅延(このJ15による遅延を、TSE+TW1+TSMと等しくする)を持たせた構成である。 Configuration of FIG. 5, FIG. 2, ELCLK showed in FIG. 3, the wiring of MLCLK, dedicated pads DP, delay equivalent by arrangement the capacitance and the resistance element a bonding wire connecting the dedicated pads DP transistors (this the delay due to J15, equal to the TSE + TW1 + TSM) is a structure which gave.

かかる構成により、ELCLK、MLCLKの配線、専用パッドDP、専用パッドDPを接続しているボンディングワイヤを設けなくですむという利点がある。 With this configuration, ELCLK, wiring MLCLK, dedicated pads DP, there is advantage that is not provided a bonding wire connecting the dedicated pads DP. ただし、予め、ボンディングワイヤの材質やボンディングされたときの長さの情報をもとに、等価遅延素子を調整しておく必要がある。 However, previously, based on the information of the length of time that is bonding wire material and bonding, it is necessary to adjust an equivalent delay element.

以上の遅延関係を踏まえて、図2でDLLイネーブル信号DLLENがHighと設定され、フライングロッククロックLIOCLKを供給するように設定されたチップC1における、図4のロッククロックセレクト回路の構成例1の動作を示す。 Based on the above delay relationship, DLL enable signal DLLEN in FIG. 2 is set to High, at the set chips C1 to supply the flying lock clock LIOCLK, operation of the configuration example 1 of the lock clock select circuit of FIG. 4 It is shown.

HighレベルのDLLEN信号と、インバータJ4により生成されるDLLENの逆データのLowである、DLLENB信号により、クロックインバータJ11およびJ10は、それぞれ、J11では、ENがLowとなり、ENBがHighとなるので、入力信号のLIOCLKB信号は、SLCLKとして出力されず、J10では、ENがHighとなり、ENBがLowとなるので、入力信号のMLCLKBが、逆データのSLCLK信号として出力される。 And DLLEN High signal level is Low reverse data DLLEN generated by the inverter J4, by DLLENB signal, the clocked inverter J11 and J10, respectively, in J11, EN becomes Low, because the ENB becomes High, LIOCLKB signal of the input signal is not output as SLCLK, the J10, EN is next High, because ENB is Low, MLCLKB of the input signal is output as the signal SLCLK reverse data.

SLCLK信号は、2入力NAND回路J7の入力DLLEN信号がHighであるため、SLCLK信号の逆データが、RLCLKPB信号として出力され、インバータJ8により、RLCLKPB信号の逆データがRLCLK信号として出力される。 SLCLK signal, since the input signal DLLEN of 2-input NAND circuit J7 is High, the inverse data SLCLK signal is output as RLCLKPB signal, the inverter J8, reverse data RLCLKPB signal is output as a signal RLCLK.

同様に、SLCLK信号が入力されている2入力NAND回路J5においては、出力を有効にするためのイネーブル信号OEがHigh時に、SLCLK信号の逆データがLCLKPB信号として出力され、インバータJ6により、LCLKPB信号の逆データがLCLK信号として出力され、図2の出力回路群のLCLKとして入力される。 Similarly, in the two-input NAND circuit J5 for SLCLK signal is input, at High enable signal OE for enabling the output, the inverse data SLCLK signal is output as LCLKPB signal, the inverter J6, LCLKPB signal reverse data is output as LCLK signal is input as LCLK output circuits of FIG.

OE信号がLowの時には、2入力NAND回路J5の出力LCLKPBは、Highとなり、インバータJ6の出力LCLKはLowとなる。 When the OE signal is Low, the output LCLKPB of 2-input NAND circuit J5 is High and the output LCLK of the inverter J6 becomes Low.

2入力NAND回路J3は、入力のDLLENがHighのため、ETCLKの逆データがETCLKEB信号として出力され、クロックインバータJ13においては、ENがHigh、ENBがLowのため、ETCLKEB信号の逆データがELCLKとして出力され、図2の専用パッドDPに接続される。 2-input NAND circuit J3 because DLLEN input is High, the reverse data ETCLK is output as ETCLKEB signal, in the clock inverter J13, EN is High, because ENB is Low, the reverse data ETCLKEB signal as ELCLK is output, is connected to a dedicated pad DP of FIG.

ELCLKに接続されているインバータJ9は、LIOCLKに接続されているインバータJ1により生じる負荷と、同じ負荷を付けるために設けられている。 Inverter J9 connected to ELCLK is provided for attaching the load and generated by the inverter J1 connected to LIOCLK, the same load.

クロックインバータJ14は、ENがLowで、ENBがHighのため、入力のGNDレベルは出力されない。 The clock inverter J14 is, EN is at Low, because ENB is High, GND level of the input is not output. このクロックインバータJ14は、クロックインバータJ12によるLIOCLKの負荷と、MLCLKの負荷の等価化ために設けられた素子である。 The clock inverter J14 has a load LIOCLK by the clock inverter J12, is an element which is provided for the equivalent of load MLCLK.

以上の動作より、DLLENがHighと設定されたチップC1における、図4のETCLK信号からRLCLK信号までの遅延TDLE(OEがHigh時は、ETCLK信号からLCLKまでの遅延も同値となる)は、 The above operation, the chip C1 which DLLEN is set to High, the delay TDLE (when OE is High is a delayed equivalent from ETCLK signal to LCLK) from ETCLK signal of FIG. 4 to RLCLK signal,
図4の2入力NAND回路J3およびクロックインバータJ13の遅延(TEE)と、 Second delay input NAND circuit J3 and the clock inverter J13 in FIG 4 and (TEE),
ELCLK信号の配線遅延(TSE)と、 Wiring delay of ELCLK signal (TSE),
専用パッドDPおよびDPを接続しているボンディングワイヤの遅延(TW1)と、 Delay of the bonding wire connecting the dedicated pads DP and DP and (TW1),
MLCLK信号の配線遅延(TSM)と、 Wiring delay of MLCLK signal (TSM),
図4のクロックインバータJ14の負荷による遅延を含むインバータJ0、クロックインバータJ10、2入力NAND回路J7、インバータJ8によるMLCLKからRLCLKまでの遅延(TMR) Delay inverter J0 including delays due to the load of the clock inverter J14 in FIG 4, the clock inverter J10,2 input NAND circuit J7, from MLCLK by inverter J8 until RLCLK (TMR)
の和 TDLE=TEE+TSE+TW1+TSM+TMR ・・・(7) Of the sum TDLE = TEE + TSE + TW1 + TSM + TMR ··· (7)
と表すことができる。 It can be expressed as.

OE信号がHigh状態における、ETCLKからLCLKに信号が伝わるまでの遅延は、このETCLKからRLCLKに信号が伝わるまでの遅延と同じである。 OE signal is at High state, the delay until a signal is transmitted to the LCLK from ETCLK is the same as the delay from the ETCLK until the signal is transmitted to RLCLK.

よって、ロック状態であるチップC1でのETCLK信号は、外部差動クロック信号CLK、CLKBと位相同期された、MCLKに対して、 Therefore, ETCLK signal at the chip C1 is in the locked state, the external differential clock signal CLK, and is CLKB and phase synchronization with respect to MCLK,
TREP+TDLE TREP + TDLE
だけ早い信号となる。 The only early signal.

また、同時に、クロックインバータJ12のENがHighでENBがLowであることから、LIOCLK信号は、ETCLKに対して遅延TELを持った信号として出力される。 At the same time, since the EN clock inverter J12 is ENB is Low at High, LIOCLK signal is output as a signal having a delay TEL against ETCLK.

次に、図2において、DLLイネーブル信号DLLENがLowと設定され、フライングロッククロックが供給されるように設定されたチップC2における、図4のロッククロックセレクト回路の構成例1の動作を示す。 Next, in FIG. 2, is set DLL enable signal DLLEN is Low, the in-set chip C2 as flying lock clock is supplied, shows the operation of the configuration example 1 of the lock clock select circuit of FIG.

DLLENがLowから、インバータJ4の出力信号DLLENB信号はHighとなり、クロックインバータJ10およびJ11はそれぞれ、J10ではENがLowとなり、ENBがHighとなるので、入力信号のMLCLKB信号はSLCLKとして出力されず、J11ではENがHighとなりENBがLowとなるので、入力信号のLIOCLKBが逆データのSLCLK信号として出力される。 DLLEN from the Low, the output signal DLLENB signal of the inverter J4 is next High, respectively the clock inverter J10 and J11 are next in J10 EN is Low, because ENB is High, MLCLKB signal of the input signal is not output as SLCLK, since the J11 EN is High next ENB is Low, LIOCLKB of the input signal is output as the signal SLCLK reverse data.

SLCLK信号は2入力NAND回路J7の入力DLLEN信号がLowであるため、RLCLKPB信号はHighとして出力され、インバータJ8の出力のRLCLK信号はLowとして出力される。 Since SLCLK signal input DLLEN signal 2 input NAND circuit J7 is Low, RLCLKPB signal is output as a High, RLCLK signal at the output of the inverter J8 is output as Low.

SLCLK信号が入力されている2入力NAND回路J5においては、出力を有効にするためのアウトプットイネーブル信号OEがHigh時にSLCLK信号の逆データがLCLKPB信号として出力され、インバータJ6により、LCLKPB信号の逆データがLCLK信号として出力され、図2の出力回路群のLCLKとして入力される。 In the two-input NAND circuit J5 for SLCLK signal is input, the inverse data output enable signal OE is High at SLCLK signal for enabling the output is outputted as LCLKPB signal, the inverter J6, opposite LCLKPB signal data is outputted as a signal LCLK is input as LCLK output circuits of FIG.

OE信号がLowの時には、2入力NAND回路J5の出力LCLKPBは、Highとなり、インバータJ6の出力LCLKはLowとなる。 When the OE signal is Low, the output LCLKPB of 2-input NAND circuit J5 is High and the output LCLK of the inverter J6 becomes Low.

2入力NAND回路J3は、入力のDLLENがLowのため、出力のETCLKEBはHighとなり、クロックインバータJ13の出力であるELCLKはLowとなる。 2-input NAND circuit J3 because DLLEN inputs are Low, ETCLKEB outputs becomes High, which is the output of the clock inverter J13 ELCLK becomes Low.

ELCLK信号は、専用パッドDPに接続されているボンディングワイヤを介してMLCLKとして、図4のロッククロックセレクト回路に入力されているため、同様にLowレベルとなる。 ELCLK signal as MLCLK via a bonding wire connected to the dedicated pads DP, because it is input to the lock clock select circuit of FIG. 4, similarly to the Low level.

2入力NAND回路J2は、入力のDLLEN信号がLowのため、出力のETCLKLBはHighとなる。 2-input NAND circuit J2 is, DLLEN signal input for Low, ETCLKLB output becomes High.

ETCLKLB信号が入力のクロックインバータJ12は、ENがLowでENBがHighとなるため、入力データは出力されず、出力信号のLIOCLK信号はハイインピーダンス状態となる。 Clock inverter ETCLKLB signal input J12, since EN is ENB is a High at Low, the input data is not output, LIOCLK signal of the output signal becomes the high impedance state.

ここで、DLLENがHighと設定されたチップC1のLIOCLK信号は、出力状態であり、LIOCLK信号は、チップC1の専用パッドDPIOとチップC2の専用パッドDPIOを接続しているボンディングワイヤを介して、チップC2のLIOCLKに接続されていることから、チップC2でのLIOCLKは、チップC1のLIOCLKにより駆動されていることになる。 Here, LIOCLK signal of the chip C1 which DLLEN is set to High is output state, LIOCLK signal via a bonding wire connecting the dedicated pads DPIO dedicated pad DPIO the chip C2 of the chip C1, because it is connected to LIOCLK chip C2, LIOCLK at the chip C2 it would have been driven by LIOCLK chip C1.

この状態のチップC1のETCLKから、チップC2のLCLKまでの遅延TDLDは、 From ETCLK chip C1 in this state, the delay TDLD up LCLK chip C2 is
チップC1における、図4の2入力NAND回路J2およびクロックインバータJ12の遅延(TEL)、 The chip C1, 2 delayed input NAND circuit J2 and the clock inverter J12 in FIG 4 (TEL),
LIOCLK信号の配線遅延(TSL)、チップC1の専用パッドDPIOとチップC2の専用パッドDPIOを接続しているボンディングワイヤおよび専用パッドの負荷による遅延(TW2)、 Wiring delay of signal LIOCLK (TSL), the delay caused by the load of the bonding wire and dedicated pads connecting the dedicated pads DPIO dedicated pad DPIO the chip C2 of the chip C1 (TW2),
チップC2のLIOCLK信号の配線遅延(TSL)、 Wiring delay of signal LIOCLK chip C2 (TSL),
チップC2における、図4のクロックインバータJ12の負荷による遅延を含むインバータJ1、クロックインバータJ11、2入力NAND回路J5、インバータJ6によるLIOCLKからLCLKまでの遅延(TLL) Delays in the chip C2, inverter J1, the clock inverter J11,2 input NAND circuit J5 including a delay due to the load of the clock inverter J12 in FIG 4, from LIOCLK by inverter J6 until LCLK (TLL)
の和 TDLD=TEL+TSL+TW2+TSL+TLL ・・・(8) Of the sum TDLD = TEL + TSL + TW2 + TSL + TLL ··· (8)
と表すことができる。 It can be expressed as.

ここで、TDLEの遅延(式(7))とTDLD(式(8))の遅延は、前記した関係式の TEE=TEL、 The delay of the delay TDLE (formula (7)) and TDLD (Equation (8)) is, TEE = TEL of the relational expression,
TSE=TSL、 TSE = TSL,
TW1=TW2、 TW1 = TW2,
TSM=TSL、 TSM = TSL,
TMR=TLL TMR = TLL
より、 Than,
TDLE=TDLD ・・・(9) TDLE = TDLD ··· (9)
となり、互いに等しいことがわかる。 Next, it is found equal to each other.

図6は、本実施例における、上記タイミング関係を示したタイミングダイアグラムである。 6, in this embodiment, a timing diagram illustrating the timing relationship.

図6のタイミングダイアグラムにおいて、チップC1をモードレジスタセット等の外部コマンドによる初期設定もしくは別途設けられたボンディングオプションPADから得られる信号にて、フライングロッククロックがパッドを介して別チップに供給するように設定し(DLLEN=High)、チップC2は、フライングロッククロックを外部から取り込むように設定した場合(DLLEN=Low)を示している。 In the timing diagram of FIG. 6, by the signal obtained from the bonding option PAD initial setting or separately provided by an external command, such as a mode register set and tip C1, as the flying lock clock is supplied over a separate chip through the pad set (DLLEN = High), the chip C2 shows If set to capture flying lock clock from outside (DLLEN = Low).

また、出力をイネーブルにするためのOE信号がHigh状態の場合を示している。 Also, OE signal for enabling indicates the case of the High state output.

図6のタイミングダイアグラム、および、前記説明より、チップC1からフライングロッククロックを供給されたチップC2におけるデータ出力タイミングは、チップC1と同じになっている。 The timing diagram of FIG. 6, and, from the description, the data output timing in chip C2 supplied to the flying lock clock from the chip C1 is the same as the chip C1.

チップC2のこの状態におけるDLL回路の動作は、図3のロッククロックセレクト回路DL3の一部のみしか動作していないため、チップC2のDLL回路の消費電流は大幅に低減できることになる。 Operation of the DLL circuit in this state of the chip C2, since not operating only a part of the lock clock select circuit DL3 in FIG. 3, the current consumption of the DLL circuit of the chip C2 will be greatly reduced.

第1の実施例においては、チップC1とC2において同状態のボンディング接続関係にあるため、チップC1とチップC2のDLLの状態を入れ換えることが可能である。 In the first embodiment, since the chips C1 and C2 are in bonding connection of the state, it is possible to switch the state of the DLL of the chip C1 and the chip C2.

従来の構成では、各半導体記憶装置に搭載されているDLL回路が全て動作している。 In the conventional configuration, DLL circuit mounted on the semiconductor memory device is operating all. これは、積層モジュールにおいても同様である。 This also applies to the stacked modules.

これに対して、本実施例では、積層やマルチチップモジュールにおいては、隣接する半導体記憶装置が近いことを利用して、近傍にある半導体記憶装置間では、いずれか1つの半導体記憶装置のDLLのみを動作させ、ロックしたDLL回路から作られるフライングロッククロックを、近傍にあるチップに供給することで、半導体記憶装置の搭載数に対してDLLの活性数を少なくできるため、モジュール全体として、消費電流を低減することができる。 In contrast, in the present embodiment, in the multilayer or multi-chip module, by utilizing the neighboring semiconductor storage device is close, between the semiconductor memory device in the vicinity, only DLL of any one of the semiconductor memory device is operated, the flying lock clock made from locked DLL circuit, by supplying the chip in the vicinity, it is possible to reduce the number activity of DLL against mounting number of the semiconductor memory device, as a whole module, the current consumption it is possible to reduce the.

図7は、本発明の第2の実施例の構成を示す図である。 Figure 7 is a diagram showing a configuration of a second embodiment of the present invention. 図7には、DLLのロックしたクロック信号CLKから作られる外部CLK、CLKBに同期したクロック信号CLKの入力・出力専用パッドを有している半導体記憶装置のn個チップC1〜Cn(nは2以上)の接続構成およびDLL〜出力までの接続構成が示されている。 Figure 7 is, n pieces chip C1~Cn of the semiconductor memory device has an input-output dedicated pad of the clock signal CLK synchronized external CLK, the CLKB made from the clock signal CLK is locked in DLL (n is 2 It is shown connected configuration to connection configuration and DLL~ output higher).

それぞれのチップの内部構成は、入力が外部から入力されるCLK、CLKB、DLLの活性化信号であるDLLEN、出力を有効にするためのOE、CLKおよびCLKB信号に位相同期化された信号から作られるLCLK、LOCLK1〜LOCLKn(フライングロッククロックLOCLK1〜LOCLKnを「LOCLK信号群」ともいう)、他のチップからDLLのロッククロックから作られた信号が入力されるLICLK信号を有するDLL回路DL、DLL回路によりCLKおよびCLKBに位相同期化された信号から作られる出力回路の出力用CLKであるLCLK信号、出力を有効にするOE信号および出力するデータ信号であるPDが入力で、出力信号がDQ−パッドであるPQに接続されている出力回路群DO、出力 Internal structure of each chip, CLK input is inputted from the outside, CLKB, the activation signal of the DLL DLLEN, created from a phase synchronized signal OE, CLK and CLKB signals for enabling the output It is LCLK, LOCLK1~LOCLKn (also referred to the flying lock clock LOCLK1~LOCLKn as "LOCLK signal group"), DLL circuit DL, DLL circuit having a LICLK signal signal generated from the lock clock DLL from other chip is inputted in LCLK signal output is a CLK output circuit made from a phase synchronized signal CLK and CLKB, the PD is a data signal OE signal and an output to enable output input, the output signal DQ- pad output circuits DO connected to PQ is, output 路群DOから出力された信号が接続されているDQ−パッド群PQ、DLL回路DLから出力されたフライングロッククロックのLOCLK信号群およびDLL回路に入力されるLICLK信号に接続されているフライングロッククロック入出力パッド群PDLにより構成される。 Flying lock clock signal outputted from the road group DO is connected to the connected DQ- pads PQ, LICLK signal inputted to LOCLK signal group and the DLL circuit of the flying lock clock output from the DLL circuit DL constituted by the input and output pad group PDL.

また、チップC1〜Cm−1およびCm+1〜Cn MRS等の外部からのコマンドでフライングロッククロックが供給されるように設定され、チップCmはMRS等の外部からのコマンドでフライングロッククロックを他のチップに供給するように設定されている(ただし、 Also, is set to command a flying lock clock from outside such as the chip C1-Cm-1 and Cm + 1~Cn MRS is supplied, the chip Cm is the flying lock clock other by a command from an external MRS such as a chip It is set so as to supply the (however,
n=2の場合、n=mとなり、C1チップのみ、 For n = 2, n = m becomes, C1 chips only,
n=3の場合、m=2、 For n = 3, m = 2,
n>=4の場合、m<=n−1)。 For n> = 4, m <= n-1).

この場合のチップ間の接続は、チップCmの出力専用パッドLOu(u=1〜m)はチップの入力専用パッドLINにボンディングワイヤで接続されている。 The connection between this case chip, output-only pad LOu chip Cm (u = 1~m) are connected by bonding wires to the input-only pad LIN chip.

ここで、u=m時は、同一のチップ上でボンディングされることになる。 Here, when u = m will be bonded on the same chip.

図8は、本発明の第2の実施例のDLL回路の構成およびパッドとの接続関係図を示している。 Figure 8 shows a connection relationship diagram the structure and the pad of the DLL circuit of the second embodiment of the present invention.

図8と、図3に示した構成(DLL回路の構成およびパッドとの接続関係図)との相違点は、図3のロッククロックセレクタ回路DL3の代わりに、図8のロッククロックセレクタ回路DL3Aが設けられ、図3の専用パッド群(DP、DPIO)の代わりに、図8では、フライングロッククロック入出力パッド群が設けられている。 And FIG. 8, differs from the configuration shown in FIG. 3 (connection relationship diagram of the structure and the pad of the DLL circuit), instead of the lock clock selector circuit DL3 in FIG. 3, the lock clock selector circuit DL3A 8 provided, instead of the dedicated pads of FIG. 3 (DP, DPIO), 8, flying lock clock output pads are provided.

結線情報として異なるのは、以下の2点(A)、(B)である。 The difference is as connection information, the following two points (A), a (B).

(A)ロッククロックセレクタ回路DL3Aから出力されるフライングロッククロック(LOCLK信号群)が、DLL回路でロックされたクロック信号から作られるフライングロッククロックを共有しようとするチップ数分出力され、それぞれがフライングロッククロック入出力パッド群LOuと接続されている。 (A) lock clock selector circuit flying lock clock output from DL3A (LOCLK signal group) is output number of chips to be sharing the flying lock clock made from a locked clock signal in the DLL circuit, the flying each and it is connected to the lock clock input and output pad group LOu.

(B)図3では、ELCLK信号が専用パッドDP同士を接続しているボンディングワイヤを介してDLL回路にMLCLKとして入力されていたのが、図8では、フライングロッククロックを供給するように設定されたCmチップ上で、LOCLKm信号が出力パッドLOmと入力パッドLINを接続しているボンディングワイヤを介して、LICLKとしてDLLに入力されている。 (B) in FIG. 3, the ELCLK signal has been input as MLCLK the DLL circuit via the bonding wire connecting the dedicated pads DP each other, in FIG. 8, is set to provide the flying lock clock in the Cm chip through bonding wires LOCLKm signal is connected to the input pad LIN and the output pad lom, is input to the DLL as LICLK.

図9は、図8のロッククロックセレクト回路DL3Aの構成例を示す図である。 Figure 9 is a diagram illustrating a configuration example of a lock clock select circuit DL3A in FIG. 図9の構成は、 The configuration of FIG. 9,
LICLK信号およびOE信号を入力とし、出力がLCLKSB信号の2入力NAND回路R1と、 As input LICLK signal and the OE signal, the output is a 2-input NAND circuit R1 of LCLKSB signal,
LCLKSB信号を入力とし、出力がLCLK信号のインバータR2と、 As input LCLKSB signal, output an inverter R2 of LCLK signal,
LICLK信号およびDLLEN信号を入力とし、出力がRLCLKSB信号である2入力NAND回路R3と、 As input LICLK signal and DLLEN signal, a two-input NAND circuit R3 output is RLCLKSB signal,
RLCLKSB信号を入力とし、出力がRLCLK信号のインバータR4と、 As input RLCLKSB signal, output an inverter R4 of RLCLK signal,
DLLEN信号およびETCLK信号を入力とし、出力がENCLKB信号である2入力NAND回路R5と、 As input signal DLLEN and ETCLK signal, a two-input NAND circuit R5 output is ENCLKB signal,
ENCLKB信号を入力とし、LOCLK信号群が出力であるインバータR6_1〜R6_nと、 As input ENCLKB signal, an inverter R6_1~R6_n is output LOCLK signal group,
を備えている。 It is equipped with a.

次に、本発明の第2の実施例の動作説明をする。 Next, a description of the operation of the second embodiment of the present invention. 図7におけるチップCmは、MRS等の外部コマンドにより、フライングロッククロックを、PADおよびボンディングワイヤを介して、別チップであるC1〜Cm−1、および別チップCm+1〜Cnに供給するように設定され、DLLが活性状態(DLLEN=High状態)となる。 Chip Cm in Figure 7, by an external command MRS such, the flying lock clock, via the PAD and the bonding wires are set so as to supply to a separate chip C1-Cm-1, and another chip Cm + 1~Cn , DLL becomes active (DLLEN = High state).

チップC1〜Cm−1およびCm+1〜Cnは、フライングロッククロックを、パッド、および、ボンディングワイヤを介して、チップCmから供給されるように設定され、DLLが非活性(DLLEN=Low状態)となる。 Chip C1-Cm-1 and Cm + 1~Cn is the flying lock clock, pads, and, via a bonding wire, is set to be supplied from the chip Cm, DLL is deactivated (DLLEN = Low state) .

この状態で、チップCmにおけるDLLがロック状態となると、図8で示されているチップCmのDLL回路の構成から、MCLKのエッジと、外部入力信号であるCLKおよびCLKBのクロス位置との位相が同期された状態となる。 In this state, when the DLL in the chip Cm is locked, the phase of the configuration of the DLL circuit of the chip Cm shown in FIG. 8, an edge of MCLK, a cross position of which is CLK and CLKB an external input signal the synchronized state. そのため、RLCLK信号はMCLKに対して、出力回路レプリカ回路DL4Aの遅延(TREP)分早い信号となる。 Therefore, RLCLK signal for MCLK, a delay (TREP) partial early signal of the output circuit replica circuit DL4A.

チップCmにおけるDLL回路においては、DLLEN信号がHighであるため、ロッククロックセレクト回路DL3Aに入力されているETCLK信号は、 In the DLL circuit in the chip Cm, since DLLEN signal is High, ETCLK signal input to the lock clock select circuit DL3A is
RLCLKに対して、図9のETCLK信号からLOCLKmまでの遅延である2入力NAND回路R5、インバータR6_mの遅延(遅延量を「TELm」とする)と、 Against RLCLK, a delay from ETCLK signal to LOCLKm is 2-input NAND circuit R5 in FIG. 9, the delay of inverters R6_m (the delay amount is "TELm"),
図8のLOCLKmの配線遅延(TSLOm)と、 Routing delay LOCLKm 8 and (TSLOm),
LOCLKmが接続されている出力パッドLOmと、入力パッドLINを接続しているボンディングワイヤと出力パッドLOmと、入力パッドLINの負荷による遅延(遅延量を「TBm」とする)と、 An output pad lom that LOCLKm is connected, a bonding wire connecting the input pad LIN and output pads lom, the delay due to the input pad LIN load (the delay amount is "TBm"),
入力パッドLINに接続されているLICLK信号の配線遅延(TSLIm)、 Wiring delay of the input pad LIN to the connected LICLK signal (TSLIm),
図9のLICLKからRLCLKまでのインバータR4、2入力NAND回路R3の遅延(遅延量を「TLRm」とする)と の和 TDLEm=TELm+TSLOm+TBm+TSLIm+TLRm ・・・(10) Delay inverter R4,2 input NAND circuit R3 from LICLK 9 until RLCLK (the delay amount is "TLRm") the sum of the TDLEm = TELm + TSLOm + TBm + TSLIm + TLRm ··· (10)
の遅延分だけ、早い信号となる。 Only the amount of delay, a fast signal.

すなわち、チップCmにおける、ETCLKの入力からLCLK(ロッククロックセレクト回路DL3Aの出力)までの遅延は、TDLEmとなる。 That is, the delay of the chip Cm, from the input of ETCLK up LCLK (output of lock clock select circuit DL3A) becomes TDLEm.

出力をイネーブルにするOE信号がHighの場合、LICLKからLCLKまでの2入力NAND回路R1が有効になるため、2入力NAND回路R1とインバータR2との遅延(TLLm)は、TLR2の遅延における構成と同じため、同遅延となる。 When the OE signal to enable the output is High, for 2-input NAND circuit R1 from LICLK until LCLK is enabled, the delay between the 2-input NAND circuit R1 and the inverter R2 (TLLm) has a configuration in the delay of TLR2 the same reason, the same delay.

TLLm=TLRm ・・・(11) TLLm = TLRm ··· (11)

すなわち、ETCLKからLCLKまでの遅延も、TDLEmとなる。 In other words, the delay from the ETCLK to LCLK also becomes a TDLEm.

一方、チップCmのETCLK信号からのフライングロッククロックのLOCLK信号を供給されるように設定されたチップC1〜Cm−1およびチップCm+1〜CnのチップCu(uは1〜m−1、m+1〜nの正の整数)における、LCLKまでの遅延TDLDuは、 On the other hand, the chip Cu (u settings chips C1-Cm-1 and chip Cm + 1~Cn to supply the LOCLK signal of the flying lock clock from ETCLK signal chip Cm is 1~m-1, m + 1~n of in a positive integer), the delay TDLDu of up to LCLK,
チップCmにおける図9のロッククロックセレクト回路における2入力NAND回路R5、インバータR6_uの遅延(TELu)と、 Lock clock select 2 input NAND circuit in the circuit R5 of FIG. 9 in the chip Cm, delay inverter R6_u and (TELu),
LOCLK群が接続されているフライングロッククロック入出力パッド群PDLまでの遅延(TSLOu)と、 Delay before flying lock clock input pads PDL that LOCLK group is connected with the (TSLOu),
フライングロッククロック入出力パッド群の出力パッドLOuと、チップCuのフライングロッククロック入出力パッド群の入力パッドLINに接続されているボンディングワイヤと、出力パッドLOuと、入力パッドLINの負荷による遅延(遅延量を「TBu」とする)と、 An output pad LOU flying lock clock input pads, and bonding wires connected to the input pad LIN of the flying lock clock input and output pads of the chip Cu, and an output pad LOU, delay due to the input pad LIN load (delay the amount and is referred to as "TBu"),
チップCuにおける、図7のLICLKの配線遅延(TSLIu)と、 The chip Cu, wiring delay LICLK 7 and (TSLIu),
図9の2入力NAND回路R1とインバータR2の遅延(TLLu) Second delay input NAND circuit R1 and the inverter R2 in FIG. 9 (TLLu)
の和で与えられ、 It is given by the sum of,
TDLDu=TELu+TSLOu+TBu+TSLIu+TLLu ・・・(12) TDLDu = TELu + TSLOu + TBu + TSLIu + TLLu ··· (12)
となる。 To become.

ここで、TELk(k=1〜n)は同一構成であるので、同一の遅延値となる。 Here, since, TELk (k = 1~n) is the same structure, the same delay value.

また、LOCLK信号群とLICLK信号は同配線遅延となるように配線し、TSLOk(k=1〜n)とTSLIk(k=1〜n)の遅延を同一にする。 Further, LOCLK signal group and LICLK signal wiring so that the wiring delay, to the same delay TSLOk (k = 1~n) and TSLIk (k = 1~n).

TBk(k=1〜n)の遅延は、ボンディングによる遅延が等しくなるようにボンディングすることで、等しくする。 Delay TBk (k = 1~n), by bonding such that the delay due to the bonding are equal, equal.

図9の2入力NAND回路R1とインバータR2の遅延であるTLLk(k=1〜n)は同一構成であるため遅延は同じである。 2 input is the delay of the NAND circuit R1 and the inverter R2 TLLk in FIG 9 (k = 1~n) is the same as the delay for the same configuration. また前記したようにTLLk=TLRkである。 Also a TLLk = TLRk as described above.

以上から、 From the above,
TDLEm=TDLDk TDLEm = TDLDk
(k=1〜m−1、m+1〜n) ・・・(13) (K = 1~m-1, m + 1~n) ··· (13)
となり、各チップにおける、LCLK信号のタイミングを同一にすることができる。 Next, in each chip, it can have the same timing of the LCLK signals.

本実施例において、nチップ内でDLL回路が活性となっているのは1チップであり、このチップにおいては、ロッククロックから作られるフライングロッククロックを他のチップに供給するため、消費電力は増加する。 In the present embodiment, a is 1 chip of the DLL circuit in the n chips has become active, in this chip, for supplying the flying lock clock made from lock clock to another chip, the power consumption is increased to.

一方、他のチップのDLL回路は非活性であるため、DLL回路の消費電力は、ロッククロックセレクト回路の一部のみが動作しているのみであるため、大幅に低減できることになる。 On the other hand, the DLL circuit of the other chip is inactive, the power consumption of the DLL circuit, since only a portion of the lock clock select circuit is only in operation, will be greatly reduced.

消費電力の増加分とこの低減分において、 In increase this amount of decrease in power consumption,
増加分<低減分は、動作回路の比率から容易に推測できるので、本実施例の構成により、モジュール全体におけるDLLの消費電流を大幅に低減できる。 Increase <REDUCTION Because easily inferred from the ratio of the operating circuit, the configuration of the present embodiment, it is possible to significantly reduce the current consumption of the DLL in the entire module.

第2の実施例においては、ボンディング構成が、第1の実施例と異なるため、ボンディング後にフライングロッククロックを供給するチップと供給されるチップを入れ換えることはできない。 In the second embodiment, the bonding configuration, because different from the first embodiment, it is not possible to replace the chips to be supplied to the chip for supplying the flying lock clock after bonding.

本発明は、DLLを備えたDRAM(Dynamic RAM)、SRAM(Static RAM)等の半導体装置に適用可能である。 The present invention, DRAM having a DLL (Dynamic RAM), is applicable to a semiconductor device such as SRAM (Static RAM).

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 Although the present invention has been described with reference to the embodiments, the present invention is not intended to be restricted to the examples, it will within the scope of the present invention may be made by those skilled in the art various modifications , it is a matter of course that contain the fix.

本発明の第1の実施例において2チップ積層時のボンディング状態を示す図である。 Is a diagram illustrating the bonding condition of the second chip stack in the first embodiment of the present invention. 本発明の第1の実施例の半導体記憶装置と専用パッドとの接続構成を示す図である。 It is a diagram showing a connection configuration of the first embodiment of the semiconductor memory device with a dedicated pad of the present invention. 本発明の第1の実施例のDLL回路の構成と専用パッドとの接続関係を示す図である。 It is a diagram showing a connection relationship between the first embodiment configured as dedicated pads of the DLL circuit of the present invention. 本発明の第1の実施例のロッククロックセレクト回路の構成例を示す図である。 It is a diagram illustrating a configuration example of a lock clock select circuit of the first embodiment of the present invention. 本発明の第1の実施例のロッククロックセレクト回路の別の構成例を示す図である。 It is a diagram showing another configuration example of the lock clock select circuit of the first embodiment of the present invention. 本発明の第1の実施例の動作を示すタイミングダイアグラムである。 The operation of the first embodiment of the present invention is a timing diagram showing. 本発明の第2の実施例の半導体記憶装置と専用パッドとの接続構成を示す図である。 It is a diagram showing a connection structure of the second embodiment a semiconductor memory device of the present invention the dedicated pad. 本発明の第2の実施例のDLL回路の構成と専用パッドとの接続関係を示す図である。 It is a diagram showing a connection relationship between a second arrangement and a dedicated pad for the DLL circuit of an embodiment of the present invention. 本発明の第2の実施例のロッククロックセレクト回路の構成例を示す図である。 It is a diagram illustrating a configuration example of a lock clock select circuit of the second embodiment of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

B1 ボンディングパッド(PAD) B1 bonding pad (PAD)
C1、C2、Cm、Cn チップ DL DLL回路 DL0、DL0A クロック初段回路(CLK初段回路) C1, C2, Cm, Cn chip DL DLL circuit DL0, DL0A clock initial stage circuit (CLK stage circuit)
DL1、DL1A 遅延生成回路 DL2、DL2A 遅延制御回路 DL3、DL3A ロッククロックセレクト回路(ロックCLKセレクト回路) DL1, DL1A delay generation circuit DL2, DL2a delay control circuit DL3, DL3A lock clock select circuit (lock CLK select circuit)
DL4、DL4A 出力回路レプリカ回路 DL5、DL5A 位相判定回路 DO 出力回路群 DP 専用パッド DPIO 専用パッド J0、J1、J4、J6、J8、J9 インバータ J2、J3、J5、J7 2入力NAND回路 J10〜J14 クロックドインバータ J15 レプリカ遅延素子 K0 ELCLKの等価遅延素子 K1 パッドの等価遅延素子 K2 ボンディングワイヤの等価遅延素子 K3 パッドの等価遅延素子 K4 MLCLK配線の等価遅延素子 LIN 入力パッド LO1−LOn 出力パッド PQ 出力パッド群(DQ−PAD群) DL4, DL4A output circuit replica circuit DL5, DL5A phase determination circuit DO output circuit group DP dedicated pad DPIO dedicated pad J0, J1, J4, J6, J8, J9 inverter J2, J3, J5, J7 2-input NAND circuit J10~J14 clock clocked inverter J15 replica delay element K0 ELCLK equivalent delay element K1 equalization delay element LIN input pad LO1-LOn output pads PQ output pad group of pads of equivalent delay elements K2 bonding wire equivalent delay element K3 pad of equivalent delay elements K4 MLCLK wiring (DQ-PAD group)
Q11−Q15、Q21−Q25 PchMOSトランジスタ Q31−Q35、Q41−Q45 NchMOSトランジスタ R1、R3、R5 2入力NAND回路 R2、R4、R6 インバータ回路 Q11-Q15, Q21-Q25 PchMOS transistors Q31-Q35, Q41-Q45 NchMOS transistor R1, R3, R5 2-input NAND circuit R2, R4, R6 inverter circuit

Claims (19)

  1. 外部クロック信号に遅延同期したロック信号(LCLK)を自己の半導体記憶装置の内部回路へ出力し、半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号(LCLK)よりも早めたクロック信号である外部クロック信号に遅延同期した信号(「フライングロッククロック信号」という)(LIOCLK)を他の半導体記憶装置へ出力する、DLL(遅延同期ループ)回路と、 External clock signal to the delay locked by lock signal (LCLK) and output to the internal circuit of the own semiconductor memory device, the lock signal delay value amount corresponding to the delay information connection signal lines for connecting the semiconductor memory device is provided ( output LCLK) external clock signal to the delay signal synchronized with a clock signal earlier than (referred to as "flying lock clock signal") and (LIOCLK) to another semiconductor memory device, a DLL (delay locked loop) circuit,
    前記DLL回路の内部信号(MLCLK)と、他の半導体記憶装置から入力した前記フライングロッククロック信号(LIOCLK)のいずれか一方を選択し、前記ロック信号(LCLK)を出力するロッククロックセレクト回路と、 An internal signal of the DLL circuit (MLCLK), and lock clock select circuit selects one of the flying lock clock signal input from another semiconductor storage device (LIOCLK), and outputs the lock signal (LCLK),
    を備え、 Equipped with a,
    前記ロッククロックセレクト回路は、 The lock clock select circuit,
    前記DLL回路が活性に制御される第1状態では、前記内部信号(MLCLK)を選択すると共に、前記DLL回路が搭載され該DLL回路が非活性に制御される第2状態の他の半導体記憶装置の前記ロッククロックセレクト回路へ前記フライングロッククロック信号を供給し、 In the first state of the DLL circuit is controlled to be active, the addition to selecting an internal signal (MLCLK), other semiconductor memory device of the second state in which the DLL circuit is the DLL circuit is mounted is controlled to be inactive It said supplying the flying lock clock signal to the lock clock select circuit,
    前記DLL回路が非活性に制御される第2状態では、前記DLL回路が搭載され該DLL回路が活性に制御される第1状態の他の半導体記憶装置から供給される前記フライングロッククロック信号を選択し、該フライングロッククロック信号(LIOCLK)から前記ロック信号(LCLK)を生成する、ことを特徴とする半導体記憶装置。 In a second state in which the DLL circuit is controlled to be inactive, selects the flying lock clock signal the DLL circuit is the DLL circuit is mounted is supplied from the other semiconductor memory device of the first state is controlled to the active and to generate the lock signal (LCLK) from the flying lock clock signal (LIOCLK), a semiconductor memory device, characterized in that.
  2. 外部クロック信号に遅延同期したロック信号(LCLK)を自己の半導体記憶装置の内部回路へ出力し、半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号(LCLK)よりも早めたクロック信号である外部クロック信号に遅延同期した信号(「フライングロッククロック信号」という)(LIOCLK)を他の半導体記憶装置へ出力する、DLL(遅延同期ループ)回路と、 External clock signal to the delay locked by lock signal (LCLK) and output to the internal circuit of the own semiconductor memory device, the lock signal delay value amount corresponding to the delay information connection signal lines for connecting the semiconductor memory device is provided ( output LCLK) external clock signal to the delay signal synchronized with a clock signal earlier than (referred to as "flying lock clock signal") and (LIOCLK) to another semiconductor memory device, a DLL (delay locked loop) circuit,
    前記DLL回路の内部信号(MLCLK)と、他の半導体記憶装置から入力した前記フライングロッククロック信号(LIOCLK)のいずれか一方を選択し、前記ロック信号(LCLK)を出力するロッククロックセレクト回路と、 An internal signal of the DLL circuit (MLCLK), and lock clock select circuit selects one of the flying lock clock signal input from another semiconductor storage device (LIOCLK), and outputs the lock signal (LCLK),
    をそれぞれ備える第1及び第2の半導体記憶装置を有し、 The has a first and a second semiconductor memory device comprising respectively,
    前記第1の半導体記憶装置は、自己の前記フライングロッククロック信号(LIOCLK)を前記第2の半導体記憶装置の前記ロッククロックセレクト回路へ供給し、 The first semiconductor memory device, and supplies its own the flying lock clock signal (LIOCLK) to the lock clock select circuit of the second semiconductor memory device,
    前記第2の半導体記憶装置は、自己の前記DLL回路を非活性にすると共に、前記第2の半導体記憶装置のロッククロックセレクト回路は、前記第1の半導体記憶装置から供給された前記フライングロッククロック信号(LIOCLK)を選択し、該フライングロッククロック信号(LIOCLK)から、自己の前記ロック信号(LCLK)を生成する、ことを特徴とする半導体記憶装置。 Said second semiconductor memory device, as well as the DLL circuit of the self-deactivated, the lock clock select circuit of the second semiconductor memory device, the flying lock clock supplied from the first semiconductor memory device signal (LIOCLK) select, from the flying lock clock signal (LIOCLK), and generates its own the lock signal (LCLK), it semiconductor memory device according to claim.
  3. 外部クロック信号に遅延同期したロック信号(LCLK)を自己の半導体記憶装置の内部回路へ出力し、半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号(LCLK)よりも早めたクロック信号である外部クロック信号に遅延同期した信号(「フライングロッククロック信号」という)(LIOCLK)を他の半導体記憶装置へ出力する、DLL(遅延同期ループ)回路と、 External clock signal to the delay locked by lock signal (LCLK) and output to the internal circuit of the own semiconductor memory device, the lock signal delay value amount corresponding to the delay information connection signal lines for connecting the semiconductor memory device is provided ( output LCLK) external clock signal to the delay signal synchronized with a clock signal earlier than (referred to as "flying lock clock signal") and (LIOCLK) to another semiconductor memory device, a DLL (delay locked loop) circuit,
    前記DLL回路の内部信号(MLCLK)と、他の半導体記憶装置から入力した前記フライングロッククロック信号(LIOCLK)のいずれか一方を選択し、前記ロック信号(LCLK)を出力するロッククロックセレクト回路と、 An internal signal of the DLL circuit (MLCLK), and lock clock select circuit selects one of the flying lock clock signal input from another semiconductor storage device (LIOCLK), and outputs the lock signal (LCLK),
    少なくとも1つの他の半導体記憶装置へ前記フライングロッククロック信号を供給するか、他の半導体記憶装置のDLL回路から供給されるフライングロッククロック信号を入力するパッドと、 Or to supply the flying lock clock signal to at least one other semiconductor memory device, a pad for inputting the flying lock clock signal supplied from the DLL circuit of another semiconductor memory device,
    を備え、 Equipped with a,
    前記DLL回路が非活性に制御される自己の半導体記憶装置の前記ロッククロックセレクト回路は、前記DLL回路が活性に制御される他の半導体記憶装置から、前記パッドに入力された、フライングロッククロック信号を選択し、該フライングロッククロック信号から前記ロック信号(LCLK)を生成する、ことを特徴とする半導体記憶装置。 The lock clock select circuit of its own semiconductor memory device wherein the DLL circuit is controlled to be inactive from another semiconductor memory device in which the DLL circuit is controlled to be active, is input to the pad, flying lock clock signal select, generates the lock signal from the flying lock clock signal (LCLK), it semiconductor memory device according to claim.
  4. 前記DLL回路の非活性は、DLL制御信号によって前記DLL回路内の遅延同期ループを非活性にする、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。 Inactive of the DLL circuit, the delay locked loop in the DLL circuit by DLL control signal inactive, the semiconductor memory device according to any one of claims 1 to 3, characterized in that.
  5. 前記フライングロッククロック信号を、前記パッドとボンディングワイヤで接続された、前記他の半導体記憶装置のパッドを介して、前記他の半導体記憶装置へ供給するか、又は、前記他の半導体記憶装置のパッドからボンディングワイヤで接続されたパッドを介して、他の半導体記憶装置から、前記フライングロッククロック信号が供給される状態とが、選択自在とされてなる、ことを特徴とする請求項3記載の半導体記憶装置。 The flying lock clock signal, which is connected with the pad and the bonding wire, through the pad of the other semiconductor storage devices, or to supply to the other semiconductor memory device, or, the pad of the other semiconductor memory device through a pad connected with a bonding wire from the other semiconductor memory device, a state in which the flying lock clock signal is supplied, formed by freely selected, according to claim 3, wherein the semiconductor Storage device.
  6. 前記他の半導体記憶装置との間を接続するパッドを介した接続による前記遅延情報を、抵抗、容量を用いたレプリカ構成で取得し、前記ロック信号(LCLK)に対して、前記遅延分早めたクロック信号を、前記フライングロッククロック信号として、前記他の半導体記憶装置に供給する、構成とされてなる、ことを特徴とする請求項1又は3に記載の半導体記憶装置。 The delay information by the connection through the pad for connecting between the other semiconductor memory device, resistance, acquired in the replica configuration using the capacitor, to said lock signal (LCLK), hastened the delay amount a clock signal, as the flying lock clock signal, the supply to the other semiconductor memory device, formed by a structure, the semiconductor memory device according to claim 1 or 3, characterized in that.
  7. 前記DLL回路は、 The DLL circuit,
    前記遅延情報に対応する遅延値分を前記ロック信号(LCLK)よりも早めたクロック信号である外部クロック信号に遅延同期した別のクロック信号(ELCLK)を、前記DLL回路から出力し一のパッドからボンディングワイヤで接続された他のパッドを介して前記DLL回路の入力用の第1の端子(MLCLK)に入力し、 Another clock signal (ELCLK) delayed synchronization with an external clock signal is a clock signal earlier than the lock signal delay value fraction corresponding (LCLK) to the delay information from the output and one pad from said DLL circuit through the other pads connected by a bonding wire input to the first terminal for the input of the DLL circuit (MLCLK),
    前記DLL回路の入出力用の第2の端子(LIOCLK)から、前記他の半導体記憶装置より供給されるフライングロッククロック信号を前記パッドから配線を介して入力するか、又は、前記DLL回路で生成され、外部クロック信号に遅延同期したフライングロッククロック信号を、配線を介して前記パッドに出力し、 Wherein the second terminal for input and output of the DLL circuit (LIOCLK), or a flying lock clock signal supplied from the other semiconductor memory device inputs through the wiring from the pad, or generated by the DLL circuit is, the flying lock clock signal delayed synchronization with the external clock signal, and outputs to the pad via a wire,
    DLLの活性化を制御するDLL制御信号を入力し、 Enter the DLL control signal for controlling the activation of the DLL,
    前記DLL制御信号の活性化時には、前記第1の端子に入力されるクロック信号を選択して、前記DLL回路からのロック信号(LCLK)として出力し、前記DLL回路の第2の端子からは、外部クロック信号に遅延同期したフライングロッククロック信号を、前記パッドに出力し、 Wherein the activation of DLL control signal, selects a clock signal input to the first terminal, and outputs as a lock signal (LCLK) from the DLL circuit, from the second terminal of the DLL circuit, the flying lock clock signal delayed synchronization with the external clock signal, and outputs to the pad,
    前記DLL制御信号の非活性化時には、前記第2の端子の出力をハイインピーダンス状態とし、前記第2の端子に入力されるフライングロッククロック信号を選択して、前記DLL回路からのロック信号(LCLK)として出力する前記ロッククロックセレクト回路を備えている、ことを特徴とする請求項3記載の半導体記憶装置。 Wherein at the time of deactivation of the DLL control signal, wherein the output of the second terminal to a high impedance state, and select the flying lock clock signal inputted to the second terminal, the lock signal (LCLK from the DLL circuit ) and a said lock clock select circuit to output as it a semiconductor memory device according to claim 3, wherein.
  8. 前記外部クロック信号に遅延同期した別のクロック信号(ELCLK)が、前記DLL回路から出力され配線を介して一のパッドに達し前記一のパッドからボンディングワイヤで接続された他のパッド、配線を介して、前記DLL回路の第1の端子(MLCLK)に入力されるまでの遅延時間と、 It said external clock signal to a delay synchronized with another clock signal (ELCLK) is, the other pads are connected by a bonding wire from the one pad reaches one pad through the output line from the DLL circuit, the wiring via Te, the delay time until the input to the first terminal of the DLL circuit (MLCLK),
    前記DLL回路の第2の端子(LIOCLK)から出力された、外部クロック信号に遅延同期したフライングロッククロック信号が、配線、前記パッド、ボンディングワイヤを介して前記他の半導体装置のパッドに至り、配線を介して、前記他の半導体装置の第2の端子(LIOCLK)に到達するまでの遅延時間と、が互いに等しくなるように設定されている、ことを特徴とする請求項7記載の半導体記憶装置。 The output from the second terminal of the DLL circuit (LIOCLK), flying lock clock signal delayed synchronization with the external clock signal wiring, the pad, leading to a pad of said other semiconductor device through bonding wires, wirings through, said other semiconductor and delay time until reaching the second terminal (LIOCLK) of the device, but is set to be equal to each other, that the semiconductor memory device according to claim 7, wherein .
  9. 前記ロッククロックセレクト回路において、 In the lock clock select circuit,
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号(ETCLK)が前記ロッククロックセレクト回路に入力されてから、前記DLL回路のロック信号(LCLK)が出力されるまでの遅延時間は、 From the basic signal output from the delay generation circuit for varying the delay of the external clock signal delayed synchronization with an external clock signal (ETCLK) is input to the lock clock select circuit, the lock signal (LCLK) is the output of the DLL circuit the delay time of up to be,
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる前記遅延生成回路の出力である前記基本信号(ETCLK)が、前記ロッククロックセレクト回路に入力されてから、DLL制御信号が非活性状態の前記他の半導体装置のDLL回路のロック信号(LCLK)が出力されるまでの遅延時間と等しくなるように設定されている、ことを特徴とする請求項7又は8記載の半導体記憶装置。 The basic signal delay of the external clock signal delayed synchronization with an external clock signal which is the output of the delay generation circuit for varying (ETCLK) is, since the input to the lock clock select circuit, DLL control signal is inactive the other lock signal of the DLL circuit of the semiconductor device (LCLK) is set to be equal to the delay time until the output, the semiconductor memory device according to claim 7 or 8, wherein the.
  10. 前記別のクロック信号(ELCLK)を、前記DLL回路から出力し一のパッドからボンディングワイヤで接続された他のパッドを介して前記DLL回路の入力用の第1の端子(MLCLK)に入力するまでの、配線、パッド、ボンディングワイヤ部のレプリカ遅延素子を備えている、ことを特徴とする請求項7記載の半導体記憶装置。 Said another clock signal (ELCLK), until the input to the first terminal for the input of the DLL circuit via the other pads connected by the bonding wire from one pad outputted from the DLL circuit (MLCLK) of the wiring, the pad, and a replica delay element of the bonding wire portion, the semiconductor memory device according to claim 7, wherein a.
  11. 前記ロッククロックセレクト回路において、 In the lock clock select circuit,
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号(ETCLK)が前記ロッククロックセレクト回路に入力されてから、 前記活性化されたDLL制御信号に対応する前記DLL回路のロック信号(LCLK)が出力されるまでの遅延時間は、 From the basic signal output from the delay generation circuit for varying the delay of the external clock signal delayed synchronization with an external clock signal (ETCLK) is input to the lock clock select circuit, corresponding to the activated DLL control signal delay time until the lock signal of the DLL circuit (LCLK) is output,
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる前記遅延生成回路の出力である前記基本信号(ETCLK)が前記ロッククロックセレクト回路に入力されてから、 From the basic signal delay of the external clock signal delayed synchronization with an external clock signal which is the output of the delay generation circuit for varying (ETCLK) is input to the lock clock select circuit,
    DLL制御信号が非活性状態の前記他の半導体装置のDLL回路のロック信号(LCLK)が出力されるまでの遅延と等しくなるように設定されている、ことを特徴とする請求項7記載の半導体記憶装置。 The semiconductor according to claim 7, wherein the DLL control signal is set to be equal to the delay to lock signal of the DLL circuit of the other semiconductor device in the inactive state (LCLK) is outputted, characterized in that Storage device.
  12. 前記DLL回路は、前記ロッククロックセレクト回路の出力信号を、直接または出力回路のレプリカ回路を介して、受け、外部クロック信号との位相を検出する位相判定回路と、 The DLL circuit, the output signal of the lock clock select circuit, via a replica circuit of the direct or the output circuit receives a phase determining circuit for detecting a phase of the external clock signal,
    前記位相判定回路の出力を受け、遅延時間を制御する信号を生成する遅延制御回路と、 Receiving an output of said phase determining circuit, a delay control circuit for generating a signal for controlling the delay time,
    前記遅延制御回路の信号にしたがって、外部クロック信号の遅延を可変させる遅延生成回路と、を含む、ことを特徴とする請求項1乃至3のいずれか一に記載の半導体記憶装置。 Wherein according to the signal of the delay control circuit, a semiconductor memory device according to the delay of the external clock signal includes a delay generation circuit for varying, and that in any one of claims 1 to 3, wherein.
  13. それぞれが、クロック信号を遅延同期させるDLL(遅延同期ループ)回路を備えた半導体記憶装置の積層モジュール又は半導体記憶装置を複数有するマルチチップモジュール構成の半導体装置において、 In each semiconductor device of a multi-chip module structure having a plurality of stacked modules or semiconductor memory device of the DLL (delay locked loop) a semiconductor memory device having a circuit for delaying the synchronization clock signal,
    それぞれの前記半導体記憶装置の前記DLL回路は、 The DLL circuit of each of the semiconductor memory device,
    DLL回路の出力信号として外部クロック信号に遅延同期したロック信号(LCLK)を自己の半導体記憶装置の内部回路へ出力し、前記半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号(LCLK)よりも早めたクロック信号である外部クロック信号に遅延同期した信号(「フライングロッククロック信号」という)(LIOCLK)を他の半導体記憶装置へ出力し、 External clock signal to a delay synchronized with the lock signal as the output signal of the DLL circuit (LCLK) and output to the internal circuit of the own semiconductor memory device, corresponding to the delay information connection signal line is provided for connecting the semiconductor memory device delay outputting the external clock signal to the delay signal synchronized with the value component is a clock signal earlier than the lock signal (LCLK) (referred to as "flying lock clock signal") and (LIOCLK) to another semiconductor memory device,
    更に、それぞれの前記半導体記憶装置は、自己の半導体記憶装置のDLL回路の内部信号(MLCLK)と、前記他の半導体記憶装置から入力した前記フライングロッククロック信号(LIOCLK)のいずれか一方を選択し、自己の半導体記憶装置の内部回路へDLL回路の出力信号として前記ロック信号(LCLK)を出力するロッククロックセレクト回路を含み、 Furthermore, each of the semiconductor memory device, selects the internal signal of the DLL circuit of the own semiconductor memory device (MLCLK), one of said other of said flying lock clock signal input from the semiconductor memory device (LIOCLK) includes lock clock select circuit for outputting the locking signal (LCLK) as an output signal of the DLL circuit to the internal circuit of the own semiconductor memory device,
    複数の前記半導体記憶装置の中のDLL回路が活性される1つの半導体記憶装置は、該DLL回路から作られる前記フライングロッククロック信号を、DLL回路が非活性状態とされる少なくとも1つの他の半導体記憶装置に供給すると共に、該ロッククロックセレクト回路は、自己のDLL回路の内部信号(MLCLK)を前記ロック信号(LCLK)として選択し、 One semiconductor memory device DLL circuit is activated among the plurality of the semiconductor memory device, the flying lock clock signal produced from the DLL circuit, at least one other semiconductor DLL circuit is rendered inactive supplies in the storage device, the lock clock select circuit selects the internal signal of its own DLL circuit (MLCLK) as said lock signal (LCLK),
    前記DLL回路が非活性状態とされる少なくとも1つの他の半導体記憶装置のロッククロックセレクト回路は、前記DLL回路が活性される1つの半導体記憶装置から供給されたフライングロッククロック信号を前記ロック信号(LCLK)として選択し、 The lock clock select circuit of at least one other of the semiconductor memory device DLL circuit is set to an inactive state, the lock signal flying lock clock signal supplied from one of the semiconductor memory device in which the DLL circuit is activated ( select as LCLK),
    前記半導体記憶装置の搭載数に対して、DLL回路の活性数を縮減自在とし、モジュール全体として、消費電流を低減自在としてなる、ことを特徴とする半導体装置。 The relative mounting number of the semiconductor memory device, and freely reduction number activity of DLL circuit, the entire module, comprising a universal reduce current consumption, it wherein a.
  14. それぞれが、DLL(遅延同期ループ)回路を備えた半導体記憶装置の積層モジュール又は半導体記憶装置を複数有するマルチチップモジュール構成の半導体装置において、 Each, in the semiconductor device of a multi-chip module structure having a plurality of stacked modules or semiconductor memory device of the semiconductor memory device having a DLL (delay locked loop) circuit,
    それぞれの前記半導体記憶装置の前記DLL回路は、DLL回路の出力信号として外部クロック信号に遅延同期したロック信号(LCLK)を自己の半導体記憶装置の内部回路へ出力し、前記半導体記憶装置間を接続する接続信号線が備える遅延情報に対応する遅延値分を前記ロック信号(LCLK)よりも早めたクロック信号である外部クロック信号に遅延同期した信号(「フライングロッククロック信号」という)(LIOCLK)を他の半導体記憶装置へ出力し、 The DLL circuit of each of the semiconductor memory device outputs the external clock signal to a delay synchronized with the lock signal as the output signal of the DLL circuit (LCLK) to the internal circuitry of the own semiconductor memory device, connecting between said semiconductor memory device external clock signal to the delay signal synchronized with the delay value component is the lock signal (LCLK) clock signal earlier than that corresponding to the delay information connection signal line is provided to (referred to as "flying lock clock signal") and (LIOCLK) output to other semiconductor memory device,
    更に、それぞれの前記半導体記憶装置は、自己の半導体記憶装置のDLL回路の内部信号(MLCLK)と、前記他の半導体記憶装置から入力した前記フライングロッククロック信号(LIOCLK)のいずれか一方を選択し、自己の半導体記憶装置の内部回路へDLL回路の出力信号として前記ロック信号(LCLK)を出力するロッククロックセレクト回路を含み、 Furthermore, each of the semiconductor memory device, selects the internal signal of the DLL circuit of the own semiconductor memory device (MLCLK), one of said other of said flying lock clock signal input from the semiconductor memory device (LIOCLK) includes lock clock select circuit for outputting the locking signal (LCLK) as an output signal of the DLL circuit to the internal circuit of the own semiconductor memory device,
    前記フライングロッククロック信号を、一の半導体記憶装置と他の半導体記憶装置間で共用するための、DLL回路に専用のパッドを有し、 The flying lock clock signal has to be shared among one semiconductor memory device and another semiconductor memory device, a dedicated pad to the DLL circuit,
    一の半導体記憶装置のDLL回路を選択的に活性化し、 Selectively activates DLL circuit of one of the semiconductor memory device,
    他の半導体記憶装置では、そのDLL回路を選択的に非活性状態とし、 In another semiconductor memory device, selectively inactivated the DLL circuit,
    前記一の半導体記憶装置の前記パッドから、前記DLL回路で生成されたフライングロッククロック信号を出力し、 From the pad of the one of the semiconductor memory device outputs the flying lock clock signal generated by the DLL circuit,
    前記他の半導体記憶装置では、前記フライングロッククロック信号を前記パッドから入力し、 The other of the semiconductor memory device receives the flying lock clock signal from said pad,
    前記他の半導体記憶装置のロッククロックセレクト回路は、前記入力されたフライングロッククロック信号を選択し、前記ロック信号(LCLK)として前記他の半導体記憶装置内に供給する、ことを特徴とする半導体装置。 Lock clock select circuit of said another semiconductor memory device, selects the flying lock clock signal the input, the lock signal supplied to the said another semiconductor memory device as (LCLK), that wherein a .
  15. 前記DLL回路は、前記遅延情報に対応する遅延値分を前記ロック信号(LCLK)よりも早めたクロック信号である外部クロック信号に遅延同期した別のクロック信号(ELCLK)を、前記DLL回路から出力し一のパッドからボンディングワイヤで接続された他のパッドを介して前記DLL回路の入力用の第1の端子(MLCLK)に入力し、 The DLL circuit includes a separate clock signal delay value component delayed synchronization with an external clock signal is a clock signal earlier than the lock signal (LCLK) corresponding to the delay information (ELCLK), outputted from the DLL circuit and input to the first terminal for the input of the DLL circuit via the other pads connected by the bonding wire from one pad (MLCLK),
    前記DLL回路の入出力用の第2の端子(LIOCLK)から、前記他の半導体記憶装置より供給されるフライングロッククロック信号を前記パッドから配線を介して入力するか、又は、前記DLL回路で生成され、外部クロック信号に遅延同期したフライングロッククロック信号を、配線を介して前記パッドに出力し、 Wherein the second terminal for input and output of the DLL circuit (LIOCLK), or a flying lock clock signal supplied from the other semiconductor memory device inputs through the wiring from the pad, or generated by the DLL circuit is, the flying lock clock signal delayed synchronization with the external clock signal, and outputs to the pad via a wire,
    DLLの活性化を制御するDLL制御信号を入力し、 Enter the DLL control signal for controlling the activation of the DLL,
    前記DLL制御信号の活性化時には、前記第1の端子に入力されるクロック信号を選択して、前記DLL回路からのロック信号(LCLK)として出力し、前記DLL回路の第2の端子からは、外部クロック信号に遅延同期したフライングロッククロック信号を、前記パッドに出力し、 Wherein the activation of DLL control signal, selects a clock signal input to the first terminal, and outputs as a lock signal (LCLK) from the DLL circuit, from the second terminal of the DLL circuit, the flying lock clock signal delayed synchronization with the external clock signal, and outputs to the pad,
    前記DLL制御信号の非活性化時には、前記第2の端子の出力をハイインピーダンス状態とし、前記第2の端子に入力されるフライングロッククロック信号を選択して、前記DLL回路からのロック信号(LCLK)として出力する前記ロッククロックセレクト回路を備えている、ことを特徴とする請求項14記載の半導体装置。 Wherein at the time of deactivation of the DLL control signal, wherein the output of the second terminal to a high impedance state, and select the flying lock clock signal inputted to the second terminal, the lock signal (LCLK from the DLL circuit ) and a said lock clock select circuit to output as a semiconductor device according to claim 14, wherein a.
  16. 前記外部クロック信号に遅延同期した別のクロック信号(ELCLK)が、前記DLL回路から出力され配線を介して一のパッドに達し前記一のパッドからボンディングワイヤで接続された他のパッド、配線を介して、前記DLL回路の第1の端子(MLCLK)に入力されるまでの遅延時間と、 It said external clock signal to a delay synchronized with another clock signal (ELCLK) is, the other pads are connected by a bonding wire from the one pad reaches one pad through the output line from the DLL circuit, the wiring via Te, the delay time until the input to the first terminal of the DLL circuit (MLCLK),
    前記DLL回路の第2の端子(LIOCLK)から出力された、外部クロック信号に遅延同期したフライングロッククロック信号が、配線、前記パッド、ボンディングワイヤを介して前記他の半導体装置のパッドに至り、配線を介して、前記他の半導体装置の第2の端子(LIOCLK)に到達するまでの遅延時間と、が互いに等しくなるように設定されている、ことを特徴とする請求項15記載の半導体装置。 The output from the second terminal of the DLL circuit (LIOCLK), flying lock clock signal delayed synchronization with the external clock signal wiring, the pad, leading to a pad of said other semiconductor device through bonding wires, wirings through, the other the delay time until reaching the second terminal (LIOCLK) of the semiconductor device, but is set to be equal to each other, the semiconductor device according to claim 15, wherein a.
  17. 前記DLL回路のロッククロックセレクト回路において、 In the locked clock select circuit of the DLL circuit,
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号(ETCLK)が前記ロッククロックセレクト回路に入力されてから、前記DLL回路のロック信号(LCLK)が出力されるまでの遅延時間は、 From the basic signal output from the delay generation circuit for varying the delay of the external clock signal delayed synchronization with an external clock signal (ETCLK) is input to the lock clock select circuit, the lock signal (LCLK) is the output of the DLL circuit the delay time of up to be,
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号(ETCLK)が前記ロッククロックセレクト回路に入力されてから、DLL制御信号が非活性状態の前記他の半導体装置のDLL回路のロック信号(LCLK)が出力されるまでの遅延時間と、等しくなるように設定されている、ことを特徴とする請求項16記載の半導体装置。 From the basic signal output from the delay generation circuit for varying the delay of the external clock signal delayed synchronization with an external clock signal (ETCLK) is input to the lock clock select circuit, DLL control signal is the other inactive a delay time until the lock signal of the DLL circuit of the semiconductor device (LCLK) is output, is set to be equal, the semiconductor device according to claim 16, wherein the.
  18. 前記別のクロック信号(ELCLK)を、前記DLL回路から出力し一のパッドからボンディングワイヤで接続された他のパッドを介して前記DLL回路の入力用の第1の端子(MLCLK)に入力するまでの、配線、パッド、ボンディングワイヤ部のレプリカ遅延素子を備えている、ことを特徴とする請求項15記載の半導体装置。 Said another clock signal (ELCLK), until the input to the first terminal for the input of the DLL circuit via the other pads connected by the bonding wire from one pad outputted from the DLL circuit (MLCLK) of the wiring, the pad, and a replica delay element of the bonding wires, the semiconductor device according to claim 15, wherein a.
  19. 前記DLL回路のロッククロックセレクト回路において、 In the locked clock select circuit of the DLL circuit,
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる遅延生成回路の出力である基本信号(ETCLK)が前記ロッククロックセレクト回路に入力されてから、 前記活性化されたDLL制御信号に対応する前記DLL回路のロック信号(LCLK)が出力されるまでの遅延時間は、 From the basic signal output from the delay generation circuit for varying the delay of the external clock signal delayed synchronization with an external clock signal (ETCLK) is input to the lock clock select circuit, corresponding to the activated DLL control signal delay time until the lock signal of the DLL circuit (LCLK) is output,
    外部クロック信号に遅延同期した外部クロック信号の遅延を可変させる前記遅延生成回路の出力である前記基本信号(ETCLK)が前記ロッククロックセレクト回路に入力されてから、DLL制御信号が非活性状態の前記他の半導体装置のDLL回路のロック信号(LCLK)が出力されるまでの遅延と等しくなるように設定されている、ことを特徴とする請求項15記載の半導体装置。 From the basic signal delay of the external clock signal delayed synchronization with an external clock signal which is the output of the delay generation circuit for varying (ETCLK) is input to the lock clock select circuit, the DLL control signal is inactive other lock signal of the DLL circuit of the semiconductor device (LCLK) is set to be equal to the delay to be output, that the semiconductor device according to claim 15, wherein.
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