JP5056070B2 - Ddr-sdram interface circuit - Google Patents

Ddr-sdram interface circuit Download PDF

Info

Publication number
JP5056070B2
JP5056070B2 JP2007048400A JP2007048400A JP5056070B2 JP 5056070 B2 JP5056070 B2 JP 5056070B2 JP 2007048400 A JP2007048400 A JP 2007048400A JP 2007048400 A JP2007048400 A JP 2007048400A JP 5056070 B2 JP5056070 B2 JP 5056070B2
Authority
JP
Japan
Prior art keywords
delay
buffer
circuit
ddr
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007048400A
Other languages
Japanese (ja)
Other versions
JP2008210307A (en
Inventor
好治 加藤
Original Assignee
富士通セミコンダクター株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通セミコンダクター株式会社 filed Critical 富士通セミコンダクター株式会社
Priority to JP2007048400A priority Critical patent/JP5056070B2/en
Publication of JP2008210307A publication Critical patent/JP2008210307A/en
Application granted granted Critical
Publication of JP5056070B2 publication Critical patent/JP5056070B2/en
Application status is Active legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Description

本発明はDDR−SDRAMインターフェース回路に関し、特に、安定したデータ取り込みが可能であり、また遅延時間の微調整が可能であり、また消費電流を削減することが可能なDDR−SDRAMインターフェース回路に関するものである。 The present invention relates to a DDR-SDRAM interface circuit, in particular, is capable of stable data capture, also are possible fine adjustment of the delay time, also relates to DDR-SDRAM interface circuit that can reduce current consumption is there.

従来の特許文献1のDDR−SDRAM(Double Data Rate - Synchronous Dynamic Random Access Memory)のインターフェース回路の動作を、図6のメモリ制御LSI1001の回路図を用いて説明する。 Prior patent Document 1 DDR-SDRAM - the operation of the interface circuit (Double Data Rate Synchronous Dynamic Random Access Memory), it will be described with reference to the circuit diagram of the memory control LSI1001 in FIG.

メモリ制御LSI1001で生成されるとともに出力バッファ111により出力されたクロック信号CK、XCKの一部は、DDR−SDRAM102を経ることなく、配線102aおよび入力バッファ112を介して、メモリ制御LSI1001の内部に引き戻される。 Output clock signal CK by the output buffer 111 with the generated memory control LSI1001, some XCK, without passing through the DDR-SDRAM102, via lines 102a and the input buffer 112, drawn back in the internal memory control LSI1001 It is. クロック信号CK、XCKには出力バッファ111により第1の遅延aが与えられるので、内部クロック信号に対して、第1の遅延aの分だけ位相がずれる。 Clock signal CK, since the first delay a is provided by the output buffer 111 in XCK, with respect to the internal clock signal, an amount corresponding phase of the first delay a is shifted. また、引き戻しクロック信号には、配線101、102aの長さや配置等に起因した外部遅延によって、第2の遅延b'が与えられる。 Further, the pull-back clock signal, the external delay due to the length and arrangement of the wiring 101,102A, second delay b 'is given. またDLL遅延回路113に入力される引き戻しクロック信号には、入力バッファ112により第3の遅延c'が与えられる。 Also the retraction clock signal is input to the DLL delay circuit 113, third delay c 'is given by the input buffer 112. ここで入力バッファ112は、引き戻しクロック信号に与える第3の遅延c'が、入力バッファ114によってデータストローブ信号DQSに与えられる第3の遅延cの遅延量と等しく設定されている。 Here the input buffer 112, a third delay c 'given to the pullback clock signal, is set equal to the delay of the third delay c applied to the data strobe signal DQS by the input buffer 114.

DLL遅延回路113では、入力された引き戻しクロック信号の位相を90°遅延させた90°遅延引き戻しクロック信号が生成される。 The DLL delay circuit 113, 90 ° delayed retraction clock signal the phase of the input pullback clock signal is 90 ° delay is generated. そして、90°遅延引き戻しクロック信号は、配線102bを介して、メモリ制御LSI1001のフリップフロップ213に入力される。 Then, 90 ° delayed retraction clock signal via a line 102b, is input to the flip-flop 213 of the memory control LSI1001. フリップフロップ213では、90°遅延引き戻しクロック信号のタイミングに応じて、データ信号DQの取り出しが行われる。 In the flip-flop 213, in accordance with the timing of the 90 ° delayed pullback clock signal, it takes out the data signal DQ is performed. 取り出されたデータ信号DQは、配線130を介して信号処理部115に出力されてデータ読み出し処理される。 Retrieved data signal DQ is output to the signal processing unit 115 is the data read processing via the wiring 130.

特開2006−85650号公報 JP 2006-85650 JP

特許文献1では、引き戻しクロック信号は、メモリ制御LSI1001の外部に配設されている配線101、102aを介して、メモリ制御LSI1001の内部に引き戻される。 In Patent Document 1, the pull-back clock signal via a line 101,102a disposed on the outside of the memory control LSI1001, drawn back into the interior of the memory control LSI1001. しかしクロックを引き戻すことで遅延時間ばらつきを補償する形態では、半導体製造プロセスばらつきに起因する遅延時間ばらつきはキャンセルすることができないため、安定したデータ取り込みが困難となり問題である。 In however embodiment to compensate for variations in the delay time by pulling back the clock, delay time variation due to the semiconductor manufacturing process variations can not be canceled, a problem it is difficult to stable data capture. また配線101、102aを用いるため、当該配線でクロック信号が反射し、誤動作を招くおそれがあるため問題である。 Since the use of wires 101,102A, the clock signal is reflected by the wiring is problematic because it may lead to malfunction. また配線101、102aは外部に配設されるため、配線容量が大きくなることから、消費電流が大きくなるため問題である。 The wire 101,102a is to be provided outside, since the wiring capacity increases, a problem because the current consumption increases.

また配線101、102aを外部に配設するためには、メモリ制御LSI1001にパッドを備える必要がある。 In order to dispose the wire 101,102a to the outside, it is necessary to provide a pad memory control LSI1001. するとメモリ制御LSI1001のパッド数削減の要求に反するため問題である。 Then a problem because contrary to the requirements of the pad reduce the number of memory control LSI1001. また配線101、102a、103aを用いて遅延時間の調整を行っているため、遅延時間の変更・調整が難しいため問題である。 The wiring 101,102A, since the performing adjustment of the delay time with 103a, is a problem for difficult to modify and adjust the delay time.

本発明は前記従来技術の課題の少なくとも1つを解消するためになされたものであり、安定したデータ取り込みが可能であり、また遅延時間の微調整が可能であり、また消費電流を削減することが可能なDDR−SDRAMインターフェース回路を提供することを目的とする。 The present invention has been made to solve at least one of the problems of the prior art, are possible stable data capture, also it is possible fine adjustment of the delay time, also reducing the current consumption and to provide a DDR-SDRAM interface circuit capable.

前記目的を達成するために本発明の第1の概念に係るDDR−SDRAMインターフェース回路では、内部クロック信号とDDR−SDRAMに供給されるメモリクロック信号とを発生するクロック発生回路と、メモリクロック信号の出力バッファと、メモリクロック信号に基づいて生成される外部信号の入力バッファとを備えるDDR−SDRAMインターフェース回路において、出力バッファと同一構成を有する第1遅延バッファと、該第1遅延バッファと直列接続され入力バッファと同一構成を有する第2遅延バッファとを備え、内部クロック信号が入力される第1遅延回路と、第1遅延回路から出力される第1遅延内部クロック信号および外部信号が入力され、 第1遅延内部クロック信号に基づいて外部信号に対するタイミングを制 In DDR-SDRAM interface circuit according to a first concept of the present invention in order to achieve the above object, a clock generation circuit for generating the memory clock signal supplied to the internal clock signal and the DDR-SDRAM, the memory clock signal an output buffer, the DDR-SDRAM interface circuit comprising an input buffer of an external signal generated based on the memory clock signal, a first delay buffer having the same configuration as the output buffer, connected first delay buffers in series and a second delay buffer having an input buffer and the same configuration, a first delay circuit for the internal clock signal is input, the first delayed internal clock signal and an external signal output from the first delay circuit is input, the control timing for the external signal based on the first delay the internal clock signal するタイミング制御回路と、第1遅延バッファから出力される第2遅延内部クロック信号およびリードイネーブル信号が入力され、第2遅延内部クロック信号に基づいて終端制御信号を出力するタイミングを制御するタイミング制御回路とを備え、終端制御信号に応じて、外部信号が取り込まれる経路に終端抵抗を接続することを特徴とする。 A timing control circuit for the second delayed internal clock signal and the read enable signal output from the first delay buffer is inputted, the timing control circuit for controlling the timing of outputting a termination control signal based on a second delayed internal clock signal with the door, in accordance with a termination control signal, characterized by connecting a terminating resistor in the path of the external signal is captured.

DDR−SDRAMインターフェース回路は、クロック発生回路、サンプリング回路、出力バッファ、入力バッファ、第1遅延回路、 第1および第2タイミング制御回路を備える。 DDR-SDRAM interface circuit comprises a clock generating circuit, a sampling circuit, an output buffer, input buffer, the first delay circuit, the first and second timing control circuit. クロック発生回路は、内部クロック信号と、DDR−SDRAMに供給されるメモリクロック信号とを発生する。 The clock generating circuit generates an internal clock signal, and a memory clock signal supplied to the DDR-SDRAM. 出力バッファからは、DDR−SDRAMに対してメモリクロック信号が出力される。 From the output buffer, the memory clock signal is output to the DDR-SDRAM. 入力バッファには、外部から、メモリクロック信号に基づいて生成される外部信号が入力される。 The input buffer from the outside, an external signal generated based on the memory clock signal is input.

第1遅延回路には内部クロック信号が入力される。 The first delay circuit internal clock signal is inputted. 第1遅延回路は、第1遅延バッファと第2遅延バッファとを備える。 The first delay circuit comprises a first delay buffer and the second delay buffer. 第1遅延バッファは、出力バッファと同一構成を有する。 First delay buffer has the same configuration as the output buffer. また第2遅延バッファは入力バッファと同一構成を有し、第1遅延バッファと直列接続される。 The second delay buffer has the same configuration as the input buffer, is connected to the first delay buffer in series. そして第1遅延回路からは内部クロック信号に遅延時間が付与された第1遅延内部クロック信号が出力される。 The first delayed internal clock signal delay time to the internal clock signal is applied is output from the first delay circuit. 第1タイミング制御回路には、 第1遅延内部クロック信号および外部信号が入力される。 The first timing control circuit, first delayed internal clock signal and an external signal. また、第2タイミング制御回路には第1遅延バッファから出力される第2遅延内部クロック信号およびリードイネーブル信号が入力され、第2遅延内部クロック信号に基づいて終端制御信号を出力するタイミングが制御される。 Further, the second timing control circuit second delayed internal clock signal and the read enable signal is inputted is outputted from the first delay buffer, the timing of outputting the termination control signal based on a second delayed internal clock signal is controlled that. 終端制御信号に応じて、外部信号が取り込まれる経路に終端抵抗が接続される。 Depending on the termination control signal, the terminating resistor is connected to a path external signal is captured.

DDR−SDRAMインターフェース回路の動作を説明する。 Illustrating the operation of the DDR-SDRAM interface circuit. 第1タイミング制御回路では、遅延内部クロック信号に基づいて、外部信号に対するタイミングが制御される。 In the first timing control circuit, on the basis of the delayed internal clock signal, the timing for the external signal is controlled. タイミングの制御とは、例えば、フリップフロップ回路等のセットアップ/ホールド時間の確保のために、 第1遅延内部クロック信号のエッジと外部信号のエッジとの間に所定の位相差を設定する制御などである。 And control timing, for example, in order to ensure the setup / hold time, such as flip-flop circuits, with a control for setting a predetermined phase difference between the edge of the edge and the external signal of the first delayed internal clock signal is there. そしてこの位相差は、安定したタイミング制御のために、PTV(製造プロセス、温度、供給電圧)ばらつきが発生しても適切に補償されている必要がある。 And this phase difference, due to the stable timing control, PTV (manufacturing process, temperature, supply voltage) even if variation occurs needs to be properly compensated.

ここで第1遅延内部クロック信号は、内部クロック信号に対する遅延時間を有している。 Wherein the first delayed internal clock signal has a delay time for the internal clock signal. また外部信号は、メモリクロック信号に対する遅延時間を有している。 The external signal has a delay time for the memory clock signal. すると第1遅延内部クロック信号と外部信号との位相差を補償するためには、PTVばらつきが発生した場合においても、 第1遅延内部クロック信号が有する遅延時間と、外部信号が有する遅延時間との間にばらつきが発生しないようにする必要がある。 Then in order to compensate for the phase difference between the first delayed internal clock signal and the external signal, when the PTV variation occurs even with the delay time in which the first delayed internal clock signal has, the delay time of the external signal variations it is necessary to prevent occurring during.

ここで外部信号が有する遅延時間には、メモリクロック信号がDDR−SDRAMインターフェース回路から出力される際に出力バッファにより与えられる第1の遅延時間、メモリクロック信号の外部配線による信号遅延、DDR−SDRAMなどの外部装置がメモリクロック信号に同期して外部信号を出力する際の外部装置の内部における信号遅延、外部信号の外部配線による信号遅延、外部信号がDDR−SDRAMインターフェース回路へ入力される際に入力バッファにより与えられる第2の遅延時間、などが含まれている。 Here, delay time of the external signal, a first delay time memory clock signal is provided by the output buffer when the output from the DDR-SDRAM interface circuit, the signal delay due to the external wiring of the memory clock signal, DDR-SDRAM signal delay an external device such as the inside of the external apparatus when outputting the external signal in synchronization with the memory clock signal, the signal delay caused by external wiring of the external signal, when the external signal is input to the DDR-SDRAM interface circuit a second delay time given by the input buffer, is included like.

また第1遅延内部クロック信号が有する遅延時間は第1遅延回路によって与えられ、その遅延時間には、第1遅延バッファにより与えられる遅延時間と、第2遅延バッファにより与えられる遅延時間とが含まれている。 The delay time of the first delayed internal clock signal is provided by the first delay circuit, the delay time, a delay time given by the first delay buffer, includes a delay time given by the second delay buffer ing. ここで第1遅延バッファと出力バッファとは同一構成を有していることから、第1遅延バッファにより内部クロック信号に与えられる遅延時間の値は、出力バッファによりメモリクロック信号に与えられる第1の遅延時間の値と等しくされる。 Since it has the same configuration wherein the first delay buffer and the output buffer, the value of the delay time given to the internal clock signal by a first delay buffer, a first provided by the output buffer to the memory clock signal It is equal to the value of the delay time. また第2遅延バッファと入力バッファとは同一構成を有していることから、第2遅延バッファにより内部クロック信号に与えられる遅延時間の値は、入力バッファにより外部信号に与えられる第2の遅延時間の値と等しくされる。 And because it has the same configuration and the second delay buffer and an input buffer, the value of the delay time given to the internal clock signal by a second delay buffer, a second delay time given to the external signal input buffer It is equal to the value.

ここで第1および第2の遅延時間は、遅延時間全体のうちの大きな部分を占める。 Wherein the first and second delay time, a large part of the overall delay time. よって外部信号と第1遅延内部クロック信号との位相差を適切に補償するためには、第1および第2の遅延時間が両信号間でばらつかないように構成することが必要となる。 Therefore, in order to properly compensate the phase difference between the external signal and the first delayed internal clock signal, it is necessary to delay times of the first and second is configured to no variation between the two signals.

そして本実施形態では第1遅延バッファと出力バッファとは同一構成とされるため、PTVばらつきが発生した際において、内部クロック信号に含まれる第1の遅延時間の変化と、メモリクロック信号に含まれる第1の遅延時間の変化とは等しくなる。 And since in the present embodiment is the same configuration and the output buffer and the first delay buffer includes the time of PTV variation occurs, the change of the first delay time included in the internal clock signal, the memory clock signal It is equal to the change of the first delay time. また第2遅延バッファと入力バッファとは同一構成とされるため、内部クロック信号に含まれる第2の遅延時間の変化と、外部信号に含まれる第2の遅延時間の変化とは等しくなる。 Also because the second delay buffer and an input buffer is the same configuration, the change of the second delay time included in the internal clock signal, is equal to the change of the second delay time included in the external signal.

以上より、PTVばらつきの発生時においても、 第1遅延内部クロック信号の遅延時間と、外部信号の遅延時間との間にばらつきが発生することが防止される。 As described above, even in the event of PTV variation, the delay time of the first delayed internal clock signal, the variation between the delay time of the external signal is prevented from occurring. これにより第1遅延内部クロック信号と外部信号との位相を適切に補償することができるため、PTVばらつきに強く、安定したタイミング制御が可能となる。 Since this makes it possible to properly compensate the phase of the first delayed internal clock signal and the external signal, strongly PTV variation, thereby enabling stable timing control.

また第1遅延バッファと第2遅延バッファとは直列接続されるため、DDR−SDRAMインターフェース回路の外部に外部配線を配設する必要がない。 Also since the first delay buffer and the second delay buffer are connected in series, it is not necessary to dispose the outside external wiring DDR-SDRAM interface circuit. これにより、外部配線によってクロック信号が反射し、当該反射波形によってDDR−SDRAMインターフェース回路が誤動作するおそれを排除することができる。 This allows the clock signal is reflected by the external wiring, eliminating the risk of DDR-SDRAM interface circuit may malfunction due to the reflected waveform. また寄生容量が大きい外部配線を用いることで、消費電流が大きくなることを防止することができる。 Further, by using the external wiring parasitic capacitance is large, it is possible to prevent the consumption current increases. また、内部クロック信号用の外部配線用のパッドを備える必要がなくなるため、DDR−SDRAMインターフェース回路のパッド数削減を図ることができる。 Further, since the need to provide a pad for external wiring for the internal clock signal is eliminated, it is possible to pad reduce the number of DDR-SDRAM interface circuit.

また本発明の第2の概念に係るDDR−SDRAMインターフェース回路では、DDR−SDRAMに供給されるメモリクロック信号の出力バッファと、DDR−SDRAMから到達したデータストローブ信号の入力バッファと、出力バッファのインピーダンス値および入力バッファのインピーダンス値を一定値に維持する調整回路とを備えるDDR−SDRAMインターフェース回路において、出力バッファと同一構成を有する第1遅延バッファと、該第1遅延バッファと直列接続され入力バッファと同一構成を有する第2遅延バッファとを備え、データストローブ信号が入力される第2遅延回路と、第2遅延回路から出力される遅延データストローブ信号に基づいて、DDR−SDRAMから到達したリードデータ信号をサンプリングす In DDR-SDRAM interface circuit according to the second aspect of the invention also includes an output buffer of the memory clock signal supplied to the DDR-SDRAM, the input buffer of the data strobe signal arriving from DDR-SDRAM, the impedance of the output buffer in DDR-SDRAM interface circuit and an adjusting circuit for maintaining the impedance value of the values ​​and the input buffer to a constant value, a first delay buffer having the same configuration as the output buffer, and the first delay buffer connected in series with the input buffer and a second delay buffer having the same configuration, a second delay circuit for data strobe signal is input, based on the delayed data strobe signal output from the second delay circuit, the read data signal arriving from the DDR-SDRAM the Sanpuringusu サンプリング回路と、出力バッファと同一構成を有する第3遅延バッファを備え、内部クロック信号が入力される第3遅延回路と、第3遅延回路から出力される第3遅延内部クロック信号およびリードイネーブル信号が入力され、第3遅延内部クロック信号に基づいて終端制御信号を出力するタイミングを制御するタイミング制御回路とを備え、第1遅延バッファのインピーダンス値および第2遅延バッファのインピーダンス値は、調整回路によって一定値に維持され、終端制御信号に応じて、データストローブ信号およびリードデータ信号が取り込まれる各々の経路に終端抵抗を接続することを特徴とする。 A sampling circuit, a third delay buffer having the same configuration as the output buffer, and a third delay circuit for the internal clock signal is input, the third delayed internal clock signal and the read enable signal is outputted from the third delay circuit It is inputted, and a timing control circuit for controlling the timing of outputting the termination control signal based on the third delayed internal clock signal, the impedance value and the impedance value of the second delay buffer of the first delay buffer is fixed by the adjustment circuit is maintained at a value, depending on the termination control signal, data strobe signal and the read data signal, it characterized that you connect the path to the terminating resistor of each incorporated.

DDR−SDRAMインターフェース回路は、メモリクロック信号の出力バッファ、データストローブ信号の入力バッファ、調整回路、第2遅延回路、サンプリング回路、第3遅延回路、タイミング制御回路を備える。 DDR-SDRAM interface circuit includes an output buffer of the memory clock signal, the input buffer, adjusting circuit of the data strobe signal, the second delay circuit, a sampling circuit, a third delay circuit, a timing control circuit. 第2遅延回路は、第1遅延バッファと第2遅延バッファとを備える。 The second delay circuit comprises a first delay buffer and the second delay buffer. 第1遅延バッファは出力バッファと同一構成を有する。 First delay buffer has the same configuration as the output buffer. 第2遅延バッファは、該第1遅延バッファと直列接続され入力バッファと同一構成を有する。 Second delay buffer is connected first delay buffers in series having the same configuration as the input buffer. 第3遅延回路は出力バッファと同一構成を有する第3遅延バッファを備え、内部クロック信号が入力される。 The third delay circuit comprises a third delay buffer having the same configuration as the output buffer, the internal clock signal is input. タイミング制御回路には、第3遅延回路から出力される第3遅延内部クロック信号およびリードイネーブル信号が入力され、第3遅延内部クロック信号に基づいて終端制御信号を出力するタイミングが制御される。 The timing control circuit, the third delay internal clock signal and the read enable signal is outputted from the third delay circuit is input, the timing of outputting the termination control signal based on the third delayed internal clock signal is controlled.

DDR−SDRAMインターフェース回路の動作を説明する。 Illustrating the operation of the DDR-SDRAM interface circuit. 第2遅延回路は、入力されるデータストローブ信号に対して、第1遅延バッファおよび第2遅延バッファによって遅延時間を付与し、遅延データストローブ信号を出力する。 The second delay circuit, to the data strobe signal input, the first delay buffer and the second delay buffer grant delay time, and outputs the delayed data strobe signal. このときに第2遅延回路によって付与される遅延時間は、データストローブ信号の位相を所定の角度(例えば90°や270°)だけシフトさせる値に予め設定されている。 Delay time imparted by the second delay circuit at this time is preset to a value that shifts the phase of the data strobe signal by a predetermined angle (eg 90 ° or 270 °).

従来のDDR−SDRAMインターフェース回路では、データストローブ信号の位相をシフトさせるためにDLL(Delay Locked Loop)回路を用いている。 In a conventional DDR-SDRAM interface circuit uses a DLL (Delay Locked Loop) circuit for shifting the phase of the data strobe signal. これは、DLL回路を用いて位相をシフトすることにより、位相シフト量を常に一定値にすることができる結果、PTVばらつきの影響をキャンセルすることができるためである。 This can be achieved by shifting the phase by using the DLL circuit, the result of the phase shift can always be a constant value, it is because it is possible to cancel the influence of the PTV variation. しかしDLL回路はキャリブレーション回路等の各種回路を備え、回路構成が複雑であるため、回路規模が大きいことや、消費電流が大きいなどの問題点があった。 However DLL circuit includes various circuits such as a calibration circuit, because the circuit configuration is complicated, there is a problem such that a large circuit scale and is large current consumption.

一方、本発明のDDR−SDRAMインターフェース回路では、位相をシフトさせるために第2遅延回路を用いている。 On the other hand, in DDR-SDRAM interface circuit of the present invention uses a second delay circuit for shifting the phase. そして第2遅延回路に備えられる第1遅延バッファのインピーダンス値、および第2遅延回路に備えられる第2遅延バッファのインピーダンス値は、調整回路によって一定値に維持される。 The impedance value of the first delay buffer provided in the second delay circuit, and the impedance value of the second delay buffer provided in the second delay circuit is maintained at a constant value by the adjustment circuit. よって第2遅延回路によっても位相シフト量を常に一定値にすることができる結果、PTVのばらつきがキャンセルされた遅延時間を付与することができる。 Therefore always results that can be a constant value of the phase shift amount by a second delay circuit, it is possible to impart a delay time variation in the PTV has been canceled. すなわち第2遅延回路によって、DLL回路と同様の効果を得ることができる。 That is, by the second delay circuit, the same effect as the DLL circuit. そして第2遅延回路は、第1遅延バッファおよび第2遅延バッファからなるため、DLL回路に比して回路構成が簡易である。 The second delay circuit, to become a first delay buffer and the second delay buffer, is simple circuit configuration than the DLL circuit. また第2遅延回路は、出力バッファおよび入力バッファと調整回路を共有することができるため、別途新たなキャリブレーションのための回路が不要であり、DLL回路に比して回路構成が簡易である。 The second delay circuit, it is possible to share the the adjustment circuit output buffers and input buffers, it is unnecessary to circuits for separately new calibration is simple circuit configuration than the DLL circuit.

以上より、DLL回路に代えて第2遅延回路を用いることにより、回路規模の縮小化や、消費電流の削減等を図ることができる。 As described above, by using the second delay circuit instead of the DLL circuit, it is possible to achieve reduction and the circuit scale, a reduction of the current consumption or the like.

本発明のDDR−SDRAMインターフェース回路によれば、安定したデータ取り込みを行うことや、また遅延時間の微調整を行うことや、消費電流を削減することが可能となる。 According to DDR-SDRAM interface circuit of the present invention, it and perform stable data capture, also it is possible to reduce it or to make fine adjustment of the delay time, the current consumption.

本発明のDDR−SDRAMインターフェース回路1に係る第1実施形態を図1ないし図3を用いて説明する。 The first embodiment according to the DDR-SDRAM interface circuit 1 of the present invention will be described with reference to FIGS. 図1に、第1実施形態に係るDDR−SDRAMインターフェース回路1を備える半導体装置3、およびDDR−SDRAM2の回路構成図を示す。 1, the semiconductor device 3 comprises a DDR-SDRAM interface circuit 1 according to the first embodiment, and shows a circuit diagram of a DDR-SDRAM 2. 半導体装置3はDDR−SDRAMインターフェース回路1、パッドPD1ないしPD4を備える。 The semiconductor device 3 includes a DDR-SDRAM interface circuit 1, to no pads PD1 PD4. DDR−SDRAMインターフェース回路1は、クロック発生回路10、I/Oセル20、フリップフロップFF1およびFF2、DLL回路40、遅延回路30、モード設定レジスタ14を備える。 DDR-SDRAM interface circuit 1 includes a clock generator circuit 10, I / O cell 20, the flip-flops FF1 and FF2, DLL circuit 40, a delay circuit 30, a mode setting register 14.

クロック発生回路10は、PLL回路11、2分周回路12、4分周回路13、フリップフロップFF3を備える。 Clock generating circuit 10 includes a PLL circuit 11, a 2 divider circuit 12, 4 frequency divider 13, a flip-flop FF3. PLL回路11からは基準クロック信号PLLCLKが出力され、2分周回路12および4分周回路13に入力される。 Reference clock signal PLLCLK is output from the PLL circuit 11 is input to the divide-by-two circuit 12 and divide-by-4 circuit 13. 2分周回路12から出力される内部クロック信号CLK2はフリップフロップFF3に入力される。 Internal clock signal CLK2 outputted from the divide-by-two circuit 12 is input to the flip-flop FF3. フリップフロップFF3から出力されるメモリクロック信号CKは出力バッファOB1に入力される。 Memory clock signal CK output from the flip-flop FF3 is inputted to the output buffer OB1. また4分周回路13から出力される内部クロック信号CLK1は遅延回路30に入力される。 The internal clock signal CLK1 output from the divide-by-4 circuit 13 is input to the delay circuit 30.

遅延回路30は、遅延バッファDB1およびDB2、バリアブルディレイライン31を備える。 The delay circuit 30 comprises delay buffer DB1 and DB2, the variable delay line 31. 遅延バッファDB1は、出力バッファOB1と同一素子、同一回路構成を有するバッファである。 Delay buffer DB1, the output buffer OB1 of the same element, a buffer having the same circuit configuration. また遅延バッファDB2は、入力バッファIB2と同一素子、同一回路構成を有するバッファである。 The delay buffer DB2 are the same element and the input buffer IB2, a buffer having the same circuit configuration. 遅延バッファDB1およびDB2は直列接続されており、パッドが不要とされている。 The delay buffer DB1 and DB2 are connected in series, the pad is unnecessary. 4分周回路13から出力される内部クロック信号CLK1は遅延バッファDB1に入力され、遅延バッファDB1から出力される遅延内部クロック信号DCLK1aは遅延バッファDB2に入力され、遅延バッファDB2から出力される遅延内部クロック信号DCLK1bはバリアブルディレイライン31に入力される。 Internal clock signal CLK1 output from the divide-by-4 circuit 13 is input to the delay buffer DB1, delayed internal clock signal DCLK1a output from the delay buffer DB1 are input to the delay buffer DB2, delayed internal output from delay buffer DB2 clock signal DCLK1b is inputted to the variable delay line 31. またモード設定レジスタ14から出力される遅延時間設定信号DSSが、バリアブルディレイライン31に入力される。 The delay time setting signal DSS outputted from the mode setting register 14 is inputted to the variable delay line 31.

図2に、バリアブルディレイライン31の回路図を示す。 Figure 2 shows a circuit diagram of a variable delay line 31. バリアブルディレイライン31は、バッファB1ないしB4、出力セレクタ32を備える。 Variable delay line 31 is provided to the buffer B1 to B4, an output selector 32. バッファB1ないしB4は、I/Oセル20に備えられる素子(出力バッファOB1、入力バッファIB1およびIB2)と同様の素子構造および回路構成を有し、互いに直列接続される。 It buffers B1 to B4 are, I / O cell 20 elements provided in (the output buffer OB1, the input buffer IB1 and IB2) having the same device structure and circuit configuration and are serially connected to each other. バッファB1の入力端子には遅延内部クロック信号DCLK1bが入力される。 The input terminal of the buffer B1 is input delayed internal clock signal DCLK1b. 出力セレクタ32には、バッファB1ないしB4の出力端子の各々が接続される。 The output selector 32, each of the output terminals of from the buffer B1 to B4 are connected. また出力セレクタ32には、モード設定レジスタ14から出力される遅延時間設定信号DSSが入力される。 Also the output selector 32, the delay time setting signal DSS outputted from the mode setting register 14 is input. そして出力セレクタ32からは遅延内部クロック信号DCLK1cが出力される。 And the output selector 32 is output delayed internal clock signal DCLK1c.

I/Oセル20は、出力バッファOB1、入力バッファIB1およびIB2を備える。 I / O cell 20 includes an output buffer OB1, the input buffer IB1 and IB2.
出力バッファOB1からは増幅後メモリクロック信号BCKが出力され、パッドPD1、配線WL1およびパッドPD1aを介してDDR−SDRAM2へ入力される。 The output from the buffer OB1 amplification after the memory clock signal BCK is output pads PD1, is input to the DDR-SDRAM 2 through a wiring WL1 and pads PD1a. また出力バッファOB1からは増幅後メモリクロック信号/BCKが出力され、パッドPD2、配線WL2およびパッドPD2aを介してDDR−SDRAM2へ入力される。 Also from the output buffer OB1 is output after amplification memory clock signal / BCK, pad PD2, is input to the DDR-SDRAM 2 through the wiring WL2 and the pad PD2a. またDDR−SDRAM2から出力されるデータ信号DQが、パッドPD3a、配線WL3およびパッドPD3を介して入力バッファIB1へ入力される。 The data signal DQ outputted from the DDR-SDRAM 2 is, pad PD3a, input lines through WL3 and pad PD3 to the input buffer IB1. そして入力バッファIB1からは増幅後データ信号BDQが出力される。 The post-amplification data signal BDQ is output from the input buffer IB1. またDDR−SDRAM2から出力されるデータストローブ信号DQSが、パッドPD4a、配線WL4およびパッドPD4を介して入力バッファIB2へ入力される。 The data strobe signal DQS outputted from DDR-SDRAM 2 is, pads PD 4a, wiring through a WL4 and pad PD4 is input to the input buffer IB2. そして入力バッファIB2からは増幅後データストローブ信号BDQSが出力される。 The post-amplification data strobe signal BDQS is output from the input buffer IB2.

増幅後データストローブ信号BDQSはDLL回路40へ入力され、DLL回路40からは遅延データストローブ信号DDQSが出力される。 Amplification after the data strobe signal BDQS is input to the DLL circuit 40, from the DLL circuit 40 is output delayed data strobe signal DDQS. フリップフロップFF1には、遅延データストローブ信号DDQSおよび増幅後データ信号BDQが入力され、フリップフロップFF1からはサンプリングリードデータ信号SDQが出力される。 The flip-flop FF1, the delayed data strobe signal DDQS and amplification after the data signal BDQ is input, sampled read data signal SDQ is outputted from the flip-flop FF1. フリップフロップFF2には、サンプリングリードデータ信号SDQおよび遅延内部クロック信号DCLK1cが入力され、フリップフロップFF2からは同期データ信号YDQが出力される。 The flip-flop FF2, sampling the read data signal SDQ and delayed internal clock signal DCLK1c is inputted, the flip-flop FF2 synchronized data signal YDQ is output. 同期データ信号YDQは、不図示の後段の内部回路へ入力される。 Synchronous data signal YDQ is input to a subsequent internal circuit (not shown).

本発明に係るDDR−SDRAMインターフェース回路1の動作を説明する。 Illustrating the operation of the DDR-SDRAM interface circuit 1 according to the present invention. 図3は、図1のDDR−SDRAMインターフェース回路1のデータ読み出し動作における各信号のタイミングチャートである。 Figure 3 is a timing chart of signals in the data read operation of the DDR-SDRAM interface circuit 1 of Figure 1. PLL回路11で基準クロック信号PLLCLKが生成される。 Reference clock signal PLLCLK is generated by the PLL circuit 11. そして2分周回路12からは、基準クロック信号PLLCLKを2分周した内部クロック信号CLK2が出力される。 And the divide-by-2 circuit 12, an internal clock signal CLK2 reference clock signal PLLCLK divided by 2 is output. また4分周回路13からは、基準クロック信号PLLCLKを4分周した内部クロック信号CLK1が出力される。 Also from divide-by-four circuit 13, the internal clock signal CLK1 that is a quarter of the frequency of the reference clock signal PLLCLK is output. またフリップフロップFF3からは、内部クロック信号CLK2を2分周したメモリクロック信号CKが出力される。 From the flip-flop FF3 The memory clock signal CK and the internal clock signal CLK2 divided by 2 is output. なお内部クロック信号CLK1とメモリクロック信号CKとは同相であるとする。 Note the in phase the internal clock signal CLK1 and the memory clock signal CK.

メモリクロック信号CKは出力バッファOB1に入力される。 Memory clock signal CK is input to the output buffer OB1. 出力バッファOB1からは、メモリクロック信号CKを増幅して得られた増幅後メモリクロック信号BCKおよび/BCKが出力される。 The output from the buffer OB1, after amplification was obtained by amplifying the memory clock signal CK memory clock signal BCK and / BCK is output. 増幅後メモリクロック信号BCKおよび/BCKは差動クロック信号である。 After amplification the memory clock signal BCK and / BCK are differential clock signals.

リード動作時には、リードコマンドRDがDDR−SDRAMインターフェース回路1から出力され、DDR−SDRAM2において増幅後メモリクロック信号BCKの立ち上りエッジでラッチされる(図3、矢印A0)。 In a read operation, the read command RD is outputted from the DDR-SDRAM interface circuit 1, is latched on the rising edge of the post-amplification memory clock signal BCK in DDR-SDRAM 2 (Fig. 3, arrow A0). するとDDR−SDRAM2は、増幅後メモリクロック信号BCKの立ち上がりエッジに同期して、データ信号DQおよびデータストローブ信号DQSを出力する。 Then DDR-SDRAM 2 in synchronization with the rising edge of the post-amplification memory clock signal BCK, and outputs a data signal DQ and the data strobe signal DQS. この時DDR−SDRAM2は、データストローブ信号DQSのエッジ(変化点)とデータ信号DQのエッジを一致させて出力する。 At this time DDR-SDRAM 2 outputs the data strobe signal DQS edge (changing point) and by matching the edges of the data signal DQ.

入力バッファIB1にはデータ信号DQが入力され、入力バッファIB1からは増幅後データ信号BDQが出力される。 The input buffer IB1 is input data signal DQ, from the input buffer IB1 amplified after the data signal BDQ is output. また入力バッファIB2にはデータストローブ信号DQSが入力され、入力バッファIB2からは増幅後データストローブ信号BDQSが出力される。 Also the input buffer IB2 is input the data strobe signal DQS, amplification after the data strobe signal BDQS is output from the input buffer IB2. 増幅後データストローブ信号BDQSはDLL回路40へ入力され、DLL回路40からは増幅後データストローブ信号BDQSの位相を90°遅延させた遅延データストローブ信号DDQSが出力される。 Amplification after the data strobe signal BDQS is input to the DLL circuit 40, from the DLL circuit 40 the phase of the amplification after the data strobe signal BDQS was 90 ° delayed delayed data strobe signal DDQS is output. フリップフロップFF1では、遅延データストローブ信号DDQSに応じて、増幅後データ信号BDQのサンプリングが行われ、サンプリングされたデータはサンプリングリードデータ信号SDQとしてフリップフロップFF2へ出力される。 In the flip-flop FF1, in accordance with the delayed data strobe signal DDQS, sampling of the amplified after the data signal BDQ is performed, the sampled data is output to the flip-flop FF2 as a sampling read data signal SDQ.

フリップフロップFF2では、LSI内部での処理が可能なように、遅延内部クロック信号DCLK1cのエッジに応じて、サンプリングリードデータ信号SDQがサンプリングされる。 In the flip-flop FF2, so that can be processed in the LSI, depending on the edges of the delayed internal clock signal DCLK1c, sampling the read data signal SDQ is sampled. ここで遅延内部クロック信号DCLK1cは、遅延回路30によって、内部クロック信号CLK1に所定の遅延時間が付与されて得られる信号である。 Here delayed internal clock signal DCLK1c is by the delay circuit 30, a signal obtained predetermined delay time to the internal clock signal CLK1 is applied. そして所定の遅延時間の値は、フリップフロップFF2のセットアップ/ホールド時間を確保するために、遅延内部クロック信号DCLK1cのエッジがサンプリングリードデータ信号SDQの略中央に位置するように定められる。 The value of the predetermined delay time, in order to ensure the setup / hold time of the flip-flop FF2, the edge of the delayed internal clock signal DCLK1c are determined so as to be located substantially at the center of the sampling read data signal SDQ. すなわちDDR−SDRAMインターフェース回路1では、サンプリングリードデータ信号SDQと遅延内部クロック信号DCLK1cとの間の遅延を補償するために、遅延回路30を用いて、遅延補償が行われている。 That is, in the DDR-SDRAM interface circuit 1, in order to compensate for the delay between the sampling read data signal SDQ the delayed internal clock signal DCLK1c, by using the delay circuit 30, delay compensation is performed. フリップフロップFF2から不図示の後段の信号処理部へは、サンプリングによって得られた同期データ信号YDQが出力される。 To the subsequent signal processing unit (not shown) from the flip-flop FF2, the synchronization obtained by sampling the data signal YDQ is output. すなわちフリップフロップFF2では、サンプリングリードデータ信号SDQを遅延内部クロック信号DCLK1cに乗せ換えることで、再同期が行われる。 That is, in the flip-flop FF2, by changing carrying sampling read data signal SDQ to delay the internal clock signal DCLK1c, resynchronization is performed.

そしてサンプリングリードデータ信号SDQと遅延内部クロック信号DCLK1cとの位相差は、安定した再同期のために、PTV(製造プロセス、温度、供給電圧)ばらつきが発生しても適切に補償されている必要がある。 The phase difference between the sampling read data signal SDQ the delayed internal clock signal DCLK1c is for stable resynchronization, PTV (manufacturing process, temperature, supply voltage) needs to be also appropriately compensated for variations occurring is there. ここで遅延内部クロック信号DCLK1cは、内部クロック信号CLK1に対して遅延時間を有している。 Here delayed internal clock signal DCLK1c has a delay time with respect to the internal clock signal CLK1. またサンプリングリードデータ信号SDQは、メモリクロック信号CKに対して遅延時間を有している。 The sampling read data signal SDQ has a delay time with respect to the memory clock signal CK. すると遅延内部クロック信号DCLK1cとサンプリングリードデータ信号SDQとの位相差を補償するためには、PTVばらつきが発生した場合においても、遅延内部クロック信号DCLK1cが有する遅延時間と、サンプリングリードデータ信号SDQが有する遅延時間との間にばらつきが発生しないようにする必要がある。 Then in order to compensate for the phase difference between the delayed internal clock signal DCLK1c and sampling the read data signal SDQ, in a case where PTV variation occurs also a delay time of the delayed internal clock signal DCLK1c, a sampling read data signal SDQ it is necessary to variations between the delay time does not occur.

ここでサンプリングリードデータ信号SDQがメモリクロック信号CKに対して有する遅延時間について説明する。 Here sampled read data signal SDQ is described delay time of the memory clock signal CK. フリップフロップFF3から出力されるメモリクロック信号CKは、出力バッファOB1に入力される。 Memory clock signal CK output from the flip-flop FF3 is inputted to the output buffer OB1. そして図3に示すように、出力バッファOB1から出力される増幅後メモリクロック信号BCKには、出力バッファOB1によって、メモリクロック信号CKに対して第1遅延時間DT1が与えられる(図3、矢印A1)。 Then, as shown in FIG. 3, the output to the amplifier after the memory clock signal BCK outputted from the buffer OB1, the output buffer OB1, the first delay time DT1 to the memory clock signal CK is supplied (Fig. 3, arrows A1 ).

そしてDDR−SDRAM2は、増幅後メモリクロック信号BCKに応じて、データ信号DQおよびデータストローブ信号DQSを出力する。 The DDR-SDRAM 2, in accordance with the post-amplification memory clock signal BCK, and outputs a data signal DQ and the data strobe signal DQS. このとき図3に示すように、データストローブ信号DQSおよびデータ信号DQには、増幅後メモリクロック信号BCKに対して第3遅延時間DT3が与えられている(図3、矢印A2)。 As shown in FIG. 3 this time, the data strobe signal DQS and the data signal DQ, third delay time DT3 is given for amplification after the memory clock signal BCK (Figure 3, arrow A2). ここで第3遅延時間DT3は、増幅後メモリクロック信号BCKの配線WL1による信号遅延、増幅後メモリクロック信号BCKを受信してからデータストローブ信号DQSおよびデータ信号DQを出力するまでのDDR−SDRAM2内部における信号遅延、データストローブ信号DQSの配線WL4による信号遅延またはデータ信号DQの配線WL3による信号遅延、の合計値である。 Here the third delay time DT3 is, DDR-SDRAM 2 internal signal delay due amplified after the memory clock signal BCK wiring WL1, after receiving the amplified after the memory clock signal BCK to the output of the data strobe signal DQS and the data signal DQ signal delay, the signal delay due to wiring WL3 of the data strobe signal DQS signal delay or a data signal DQ by lines WL4 of a total value of.

DDR−SDRAM2から出力されて入力バッファIB2に入力されたデータストローブ信号DQSは、入力バッファIB2により第2遅延時間DT2が与えられ、増幅後データストローブ信号BDQSとして入力バッファIB2から出力される(図3、矢印A3)。 The data strobe signal DQS inputted is outputted to the input buffer IB2 from DDR-SDRAM 2 is given by the input buffer IB2 second delay time DT2, is output from the input buffer IB2 as the amplifier after the data strobe signal BDQS (Figure 3 , the arrow A3). また同様に、入力バッファIB1に入力されたデータ信号DQは、入力バッファIB1により予め定められた第2遅延時間DT2が与えられ、増幅後データ信号BDQとして入力バッファIB1から出力される(図3、矢印A3)。 Similarly, the data signal DQ inputted to the input buffer IB1, the second delay time DT2 is given, which is predetermined by the input buffer IB1, is output from the input buffer IB1 as amplified after the data signal BDQ (3, arrow A3).

DLL回路40では、増幅後データストローブ信号BDQSの位相を90°遅らせた遅延データストローブ信号DDQSが生成される(図3、矢印A4)。 The DLL circuit 40, the phase of the amplification after the data strobe signal BDQS delayed 90 ° delayed data strobe signal DDQS is generated (Fig. 3, arrow A4). よって遅延データストローブ信号DDQSには増幅後データストローブ信号BDQSに対して第4遅延時間DT4が付加される。 Thus the delayed data strobe signal DDQS fourth delay time DT4 are added to the amplification after the data strobe signal BDQS. そして遅延データストローブ信号DDQSはフリップフロップFF1に入力され、クロックとして増幅後データ信号BDQのサンプリングに用いられる。 The delayed data strobe signal DDQS is input to the flip-flop FF1, used in the sampling of the post-amplification data signal BDQ as a clock. フリップフロップFF1からは、サンプリング後のサンプリングリードデータ信号SDQが出力される。 From the flip-flop FF1, sampling the read data signal SDQ after sampling is output.

以上よりサンプリングリードデータ信号SDQは、メモリクロック信号CKに対して、第1遅延時間DT1ないし第4遅延時間DT4の総計値である総遅延時間SDTの遅延時間を有する(図3)。 Sampling the read data signal SDQ from above, the memory clock signal CK, having a total delay time SDT delay time is the sum value of the first delay time DT1 to fourth delay time DT4 (Fig. 3).

次に、遅延内部クロック信号DCLK1cが内部クロック信号CLK1に対して有する遅延時間について説明する。 Next, a description will be given delay time delayed internal clock signal DCLK1c has on the internal clock signal CLK1. 内部クロック信号CLK1には、遅延回路30の遅延バッファDB1によって遅延時間が付与される。 The internal clock signal CLK1, the delay time is given by the delay buffer DB1 of the delay circuit 30. ここで遅延バッファDB1と出力バッファOB1とは同一構成を有していることから、遅延バッファDB1によって内部クロック信号CLK1に付与される遅延時間は、第1遅延時間DT1と等しくなる。 Since having the same structure here the delay buffer DB1 and output buffer OB1, the delay time applied to the internal clock signal CLK1 by the delay buffer DB1 it is equal to the first delay time DT1. そして遅延バッファDB1からは、遅延内部クロック信号DCLK1aが出力される。 And from the delay buffer DB1, delayed internal clock signal DCLK1a is output. また遅延内部クロック信号DCLK1aには、遅延バッファDB2によって遅延時間が付与される。 Also the delayed internal clock signal DCLK1a, the delay time by the delay buffer DB2 is applied. ここで遅延バッファDB2とバッファ入力バッファIB2とは同一構成を有していることから、遅延バッファDB2によって内部クロック信号CLK1aに付与される遅延時間は、第2遅延時間DT2と等しくなる。 Since it has the same configuration and wherein the delay buffer DB2 and the buffer input buffer IB2, the delay time applied to the internal clock signal CLK1a by the delay buffer DB2 becomes equal to the second delay time DT2. そして遅延バッファDB2からは遅延内部クロック信号DCLK1bが出力され、バリアブルディレイライン31に入力される。 And the delay buffer DB2 is output delayed internal clock signal DCLK1b, is inputted to the variable delay line 31.

図2に示すバリアブルディレイライン31は、入力される遅延内部クロック信号DCLK1bに遅延時間を与え、遅延内部クロック信号DCLK1cとして出力する。 Variable delay line 31 shown in FIG. 2 gives a delay time to delay the internal clock signal DCLK1b inputted, outputs a delayed internal clock signal DCLK1c. その遅延時間の値は、予めモード設定レジスタ14に保持された遅延時間設定信号DSSに応じて可変に制御可能とされる。 The value of the delay time is variable controllable in accordance with the delay time setting signal DSS which is held in advance mode setting register 14. 具体的には、遅延時間設定信号DSSに応じて出力セレクタ32がバッファB1ないしB4の出力の何れか一つを選択することにより、遅延段数を可変に制御することで、遅延時間を調整可能とされている。 Specifically, by the output selector 32 in accordance with the delay time setting signal DSS is for selecting any one output of from buffers B1 B4, by variably controlling the number of delay stages, and can adjust the delay time It is. そして遅延時間の値は、遅延内部クロック信号DCLK1cのエッジが、サンプリングリードデータ信号SDQの略中央に位置するように定められる。 The delay time value, edges of the delayed internal clock signal DCLK1c is determined so as to be positioned substantially at the center of the sampling read data signal SDQ. そしてバリアブルディレイライン31から出力された遅延内部クロック信号DCLK1cは、フリップフロップFF2へ入力される。 The delayed internal clock signal DCLK1c outputted from the variable delay line 31 is input to the flip-flop FF2.

以上より遅延内部クロック信号DCLK1cが内部クロック信号CLK1に対して有する遅延時間の値は、第1遅延時間DT1と第2遅延時間DT2とバリアブルディレイライン31によって付与される遅延時間との総計値である総遅延時間DDTとなる(図3)。 Is the value of the delay time of relative internal clock signal CLK1, is a total value of the delay time applied to the first delay time DT1 by the second delay time DT2 and the variable delay line 31 delays the internal clock signal DCLK1c from above the total delay time DDT (Figure 3).

よって、総遅延時間SDTおよび総遅延時間DDTの両方に、第1遅延時間DT1および第2遅延時間DT2が含まれる。 Thus, both the total delay time SDT and total delay time DDT, includes a first delay time DT1 and the second delay time DT2. そして第1遅延時間DT1および第2遅延時間DT2は、総遅延時間SDTおよび総遅延時間DDTにおいて大きな割合を占めている。 The first delay time DT1 and the second delay time DT2 has a large percentage in the total delay time SDT and total delay time DDT. よって総遅延時間SDTの第1遅延時間DT1および第2遅延時間DT2と、総遅延時間DDTの第1遅延時間DT1および第2遅延時間DT2との間にばらつきが発生することを防止することが、安定したデータ取り込みを行うために必要となる。 Thus the first delay time DT1 and the second delay time DT2 of the total delay time SDT, be variations between the first delay time DT1 and the second delay time DT2 of the total delay time DDT is prevented from occurring, It is required in order to perform a stable data capture.

そして本実施形態では遅延バッファDB1と出力バッファOB1とは同一構成とされるため、PTVばらつきが発生した際においても、総遅延時間SDTに含まれる第1遅延時間DT1の変化と、総遅延時間DDTに含まれる第1遅延時間DT1の変化とは等しくされる。 And since in the present embodiment, the delay buffer DB1 and output buffers OB1 is the same configuration, the time of PTV variation occurs also a first change in the delay time DT1 included in the total delay time SDT, the total delay time DDT It is equal to the change of the first delay time DT1 contained. また同様に、遅延バッファDB2と入力バッファIB2とは同一構成とされるため、PTVばらつきが発生した際においても、総遅延時間SDTに含まれる第2遅延時間DT2の変化と、総遅延時間DDTに含まれる第2遅延時間DT2の変化とは等しくされる。 Similarly, since the input buffer IB2 to the delay buffer DB2 is the same configuration, the time of PTV variation occurs also a change of the second delay time DT2 that is included in the total delay time SDT, the total delay time DDT the change of the second delay time DT2 included are equal.

以上より、第1実施形態で説明したDDR−SDRAMインターフェース回路1では、PTVばらつきの発生時においても、遅延内部クロック信号DCLK1cが有する遅延時間と、サンプリングリードデータ信号SDQが有する遅延時間との間にばらつきが発生することが防止される。 As described above, in the DDR-SDRAM interface circuit 1 described in the first embodiment, even in the event of PTV variation, the delay time of the delayed internal clock signal DCLK1c, between the delay time of the sampling read data signal SDQ thereby preventing the variation occurs. これにより遅延内部クロック信号DCLK1cとサンプリングリードデータ信号SDQとの位相を適切に補償することができるため、PTVばらつきに強い安定したデータ取り込みが可能となる。 Since this makes it possible to properly compensate the phase of the delayed internal clock signal DCLK1c and sampling the read data signal SDQ, thereby enabling strong stable data taken into PTV variation.

また遅延バッファDB1とDB2とは直列接続されるため、DDR−SDRAMインターフェース回路1の外部に外部配線を配設する必要がない。 Also to be connected in series between DB2 and the delay buffer DB1, there is no need to dispose the outside external wiring DDR-SDRAM interface circuit 1. これにより、外部配線によってクロック信号が反射し、当該反射波形によって誤動作を招くおそれを排除することができる。 This makes it possible to eliminate the possibility that the clock signal is reflected by the external wiring, leading to malfunction by the reflected waveform. また寄生容量が大きい外部配線を用いる必要がないため、消費電流が大きくなることを防止することができる。 Also since there is no need to use external wiring large parasitic capacitance, it is possible to prevent the consumption current increases. また、内部クロック信号CLK1用の外部配線用のパッドを備える必要がなくなるため、DDR−SDRAMインターフェース回路1を備える半導体装置3のパッド数削減を図ることができる。 Further, since the need to provide a pad for external wiring for the internal clock signal CLK1 is eliminated, it is possible to number of pads reduced the semiconductor device 3 including a DDR-SDRAM interface circuit 1.

また遅延バッファDB1、DB2およびバッファB1ないしB4は、I/Oセル20に備えられる回路(出力バッファOB1、入力バッファIB2等)と同一のトランジスタから構成されている。 The delay buffer DB1, DB2 and to buffer B1 to B4 is, I / O circuit provided in the cell 20 (the output buffer OB1, the input buffer IB2, etc.) and is composed of the same transistors and. そしてI/Oセル20に備えられるトランジスタは、サイズが大きく、ゲート幅が広く設計されているため、半導体製造プロセスばらつきの影響を受けにくい。 The transistors provided in the I / O cell 20, the size is large, the gate width is designed wide, less susceptible to the semiconductor manufacturing process variation. これにより、プロセスばらつきの影響を排除し、安定したデータ取り込みを可能することができる。 Thus, by eliminating the influence of process variation, it is possible to enable a stable data capture.

なおバリアブルディレイライン31は遅延バッファDB2の後段に設置されるとしたが、この形態に限られない。 Note the variable delay line 31 was installed in the subsequent stage of the delay buffer DB2 but not limited to this embodiment. 4分周回路13からフリップフロップFF2へ至る内部クロック信号の信号経路上であれば何れの位置に設置されても本発明の効果が得られる。 It installed from divide-by-4 circuit 13 to any position as long as the signal path of the internal clock signal leading to the flip-flop FF2 effects of the present invention can be obtained even.

第2実施形態に係るDDR−SDRAMインターフェース回路1aを、図4の回路構成図を用いて説明する。 The DDR-SDRAM interface circuit 1a according to the second embodiment will be explained using the circuit diagram of FIG. DDR−SDRAMインターフェース回路1aは、図1に示すDDR−SDRAMインターフェース回路1の出力バッファOB1および遅延バッファDB1に代えて、出力バッファOB1aおよび遅延バッファDB1aを備える。 DDR-SDRAM interface circuit 1a, instead of the output buffer OB1 and delay buffers DB1 of DDR-SDRAM interface circuit 1 shown in FIG. 1, an output buffer OB1a and delay buffer DB 1 a. 出力バッファOB1aおよび遅延バッファDB1aは、OCD(Off−Chip Driver)機能を備えるドライバである。 Output buffer OB1a and delay buffer DB1a is a driver provided with OCD (Off-Chip Driver) function. OCD機能とは、DDR2−SDRAMの機能の一つであり、内部の出力ドライバのインピーダンス値を調整し、出力信号のプルアップ抵抗とプルダウン抵抗が等しくなるように電圧を補正する機能である。 The OCD function is one of the functions of the DDR2-SDRAM, a function of adjusting the impedance value of the internal output driver, to correct the voltage to the pull-up and pull-down resistors are equal the output signal. 出力バッファOB1aと遅延バッファDB1aとの回路構成は同一とされ、また両バッファは互いに近接して配置される。 Circuit structure of an output buffer OB1a the delay buffer DB1a is the same or both buffers are disposed close to each other. また出力バッファOB1aの電源と遅延バッファDB1aの電源とは同一電源とされる。 Also it is the same power source as the power supply and the delay buffer DB1a output buffer OB1a.

DDR−SDRAMインターフェース回路1aは、さらにOCD調整回路15および比較回路16を備える。 DDR-SDRAM interface circuit 1a further comprises an OCD adjustment circuit 15 and the comparator circuit 16. OCD調整回路15から出力されるコード信号SSは、出力バッファOB1aおよび遅延バッファDB1aに入力される。 Code signal SS output from the OCD adjustment circuit 15 is input to the output buffer OB1a and delay buffer DB 1 a. コード信号SSは、出力バッファOB1aおよび遅延バッファDB1aのインピーダンス値を調整する信号である。 Code signal SS is a signal for adjusting the impedance value of the output buffer OB1a and delay buffer DB 1 a. 出力バッファOB1aの出力端子は、比較回路16の入力端子に接続される。 Output terminals of the output buffer OB1a is connected to an input terminal of the comparator circuit 16. 比較回路16は基準抵抗を備える回路である。 Comparator circuit 16 is a circuit comprising a reference resistor. そして比較回路16から出力される比較結果CRが、OCD調整回路15に入力される。 The comparison result CR output from the comparison circuit 16 is input to the OCD adjustment circuit 15. なおその他の回路構成はDDR−SDRAMインターフェース回路1と同様であるため、ここでは詳細な説明は省略する。 In other respects, the circuit configuration is the same as the DDR-SDRAM interface circuit 1, and a detailed description thereof will be omitted.

DDR−SDRAMインターフェース回路1aの動作を説明する。 Illustrating the operation of the DDR-SDRAM interface circuit 1a. DDR−SDRAMインターフェース回路1aは、キャリブレーションモードを備える。 DDR-SDRAM interface circuit 1a has a calibration mode. キャリブレーションモードでは比較回路16において、出力バッファOB1aの出力インピーダンス値と、基準抵抗の目標インピーダンス値(例えば18Ω)とが乖離しているか否かが比較され、比較結果CRがOCD調整回路15へ送られる。 In the comparison circuit 16 is the calibration mode, the output impedance of the output buffer OB1a, target impedance value of the reference resistor (e.g. 18Omu) and is compared whether or not the deviation, the comparison result CR is sent to the OCD adjustment circuit 15 It is. OCD調整回路15は、比較結果CRに応じて、出力インピーダンス値と目標インピーダンス値との差分を解消するようにコード信号SSを生成する。 OCD adjustment circuit 15, the comparison result in response to CR, generating code signals SS to eliminate the difference between the output impedance and the target impedance value. 出力バッファOB1aでは、コード信号SSに応じて出力インピーダンス値が調整される。 In the output buffer OB1a, the output impedance value in response to the code signal SS is adjusted. これにより、出力インピーダンス値と目標インピーダンス値とが一致するように調整が行われる。 Accordingly, adjustment is performed such that the output impedance value and the target impedance value match.

出力バッファOB1aで決定されたコード信号SSは、遅延バッファDB1aにも入力される。 Code signal SS is determined by the output buffer OB1a is also input to the delay buffer DB 1 a. ここで出力バッファOB1aの電源と遅延バッファDB1aの電源とは同一であるため、電源ノイズ等の影響も同一である。 Here, since the power supply and the delay buffer DB1a output buffer OB1a the same, influence of power supply noise are also the same. また出力バッファOB1aと遅延バッファDB1aとの回路構成は同一とされ、また両バッファは互いに近接して配置されている。 The circuit arrangement of an output buffer OB1a the delay buffer DB1a are arranged is the same or both buffers are close to each other. よって出力バッファOB1aで決定されたコード信号SSが遅延バッファDB1aに用いられることで、遅延バッファDB1aの出力インピーダンス値も目標インピーダンス値と同一とされる。 Therefore, the output buffer OB1a code signal SS determined in that is used in the delay buffer DB1a, the output impedance value of the delay buffer DB1a also the same as the target impedance value.

これにより、出力バッファOB1aのインピーダンス値と遅延バッファDB1aのインピーダンス値とを共に目標インピーダンス値に一致させることができるため、出力バッファOB1aにより出力信号に付与される第1遅延時間DT1と、遅延バッファDB1aにより出力信号に付与される第1遅延時間DT1とを高精度に一致させることができる。 Thus, since the impedance value of the output buffer OB1a and the impedance value of the delay buffer DB1a both can be matched to the target impedance value, a first delay time DT1 applied to the output signal by the output buffer OB1a, delay buffer DB1a a first delay time DT1 applied to the output signal can be matched with high precision by.

そして半導体装置3の立ち上げ時にキャリブレーションモードを実施すれば、製造プロセスばらつきの影響を排除することができる。 And By carrying out calibration mode at the time of start-up of the semiconductor device 3, it is possible to eliminate the influence of manufacturing process variations. また半導体装置3の動作期間中に定期的にキャリブレーションモードを実施すれば、温度および電圧ばらつきの影響を排除することができる。 Further, if regularly conducts calibration mode during operation of the semiconductor device 3, it is possible to eliminate the influence of temperature and voltage variations.

以上、第2実施形態で説明したDDR−SDRAMインターフェース回路1aでは、PTVばらつきの発生時においても、遅延内部クロック信号DCLK1cが有する遅延時間と、サンプリングリードデータ信号SDQが有する遅延時間との間にばらつきが発生することが防止される。 Above, in the second embodiment in DDR-SDRAM interface circuit 1a has been described, variations between even when occurrence of PTV variation, the delay time of the delayed internal clock signal DCLK1c, the delay time of the sampling read data signal SDQ There are prevented from occurring. これにより遅延内部クロック信号DCLK1cとサンプリングリードデータ信号SDQとの位相差を適切に補償することができるため、PTVばらつきに強く、安定したデータ取り込みが可能となる。 Since this makes it possible to properly compensate the phase difference between the delayed internal clock signal DCLK1c and sampling the read data signal SDQ, strongly PTV variation, thereby enabling stable data capture.

なお第2実施形態では、出力バッファOB1aのドライブ能力と遅延バッファDB1aのドライブ能力とを一致させる場合について説明し、入力バッファIB2については言及していない。 Note that, in the second embodiment, described the case of matching the drive capability of the output buffer OB1a and the drive capability of the delay buffer DB 1 a, does not mention the input buffer IB2. これは、出力バッファの遅延時間の方が、入力バッファの遅延時間よりも大きいため、出力バッファについてPTVばらつき対策を施すことが効果的であるためである。 This is because the delay time of the output buffer is larger than the delay time of the input buffer, it is because it is effective to apply the PTV variation measures the output buffer. よって入力バッファにOCD機能を用いても、本実施形態の効果が得られることは言うまでもない。 Thus even with OCD function to the input buffer, it is needless to say that the effect of the present embodiment can be obtained. そして出力バッファと入力バッファとの両方にOCD機能を用いれば、さらにPTVばらつきに強く、安定したデータ取り込みが可能となる。 And the use of the OCD function to both an output buffer and an input buffer, more strongly to the PTV variation, thereby enabling stable data capture.

第3実施形態に係るDDR−SDRAMインターフェース回路1bを、図5の回路構成図を用いて説明する。 The DDR-SDRAM interface circuit 1b according to the third embodiment will be explained using the circuit diagram of FIG. DDR−SDRAMインターフェース回路1bは、図4に示すDDR−SDRAMインターフェース回路1aと比して、DLL回路40に代えて遅延回路33を備える。 DDR-SDRAM interface circuit 1b is different from the DDR-SDRAM interface circuit 1a shown in FIG. 4, a delay circuit 33 instead of the DLL circuit 40. 遅延回路33は、遅延バッファDB1bおよびDB2bを備える。 Delay circuit 33 includes a delay buffer DB1b and DB2B. 遅延バッファDB1bおよびDB2bは、OCD機能を備えるドライバであり、I/Oセル20に備えられる素子(出力バッファOB1a、入力バッファIB1およびIB2)と同様の素子構造および回路構成を有する。 Delay buffer DB1b and DB2b is a driver comprising OCD function, a device provided in the I / O cell 20 similar device structure and circuit configuration as (output buffer OB1a, input buffers IB1 and IB2). 入力バッファIB2から出力される増幅後データストローブ信号BDQSは、遅延回路33の遅延バッファDB1bに入力される。 Amplification after the data strobe signal BDQS output from the input buffer IB2 is input to the delay buffer DB1b of the delay circuit 33. 遅延バッファDB1bの出力信号は、遅延バッファDB2bおよび比較回路16に入力される。 The output signal of the delay buffer DB1b is input to the delay buffer DB2b and comparison circuit 16. OCD調整回路15から出力されるコード信号SSbは、遅延バッファDB1bおよびDB2bに入力される。 Code signal SSb output from OCD adjustment circuit 15 is input to the delay buffer DB1b and DB2B. 遅延バッファDB2bから出力される遅延データストローブ信号DDQSbはフリップフロップFF1に入力される。 Delayed data strobe signal DDQSb output from the delay buffer DB2b is input to the flip-flop FF1. なおその他の回路構成はDDR−SDRAMインターフェース回路1aと同様であるため、ここでは詳細な説明は省略する。 In other respects, the circuit configuration is the same as the DDR-SDRAM interface circuits 1a, and a detailed description thereof will be omitted.

DDR−SDRAMインターフェース回路1bの動作を説明する。 Illustrating the operation of the DDR-SDRAM interface circuit 1b. 遅延回路33は、入力される増幅後データストローブ信号BDQSに対して、遅延バッファDB1bおよびDB2bによって遅延時間を付与し、遅延データストローブ信号DDQSbを出力する。 Delay circuit 33, to the amplifier after the data strobe signal BDQS inputted imparts a delay time by the delay buffer DB1b and DB2B, and outputs the delayed data strobe signal DDQSb. このときに遅延回路33によって付与される遅延時間は、増幅後データストローブ信号BDQSの位相を90°シフトさせる値に予め設定されている。 Delay imparted by the delay circuit 33 at this time is set in advance the phase of the amplification after the data strobe signal BDQS to a value that is 90 ° shifted.

図4のDDR−SDRAMインターフェース回路1aでは、増幅後データストローブ信号BDQSの位相をシフトさせるためにDLL回路40を用いている。 In DDR-SDRAM interface circuit 1a of FIG. 4, it is used DLL circuit 40 to shift the phase of the amplification after the data strobe signal BDQS. これは、DLL回路40を用いて位相をシフトすることにより、位相シフト量を常に一定値にすることができる結果、PTVばらつきの影響をキャンセルすることができるためである。 This can be achieved by shifting the phase by using the DLL circuit 40, the result of the phase shift can always be a constant value, it is because it is possible to cancel the influence of the PTV variation. しかしDLL回路40はキャリブレーション回路等の各種回路を備え、回路構成が複雑である。 However DLL circuit 40 includes various circuits such as a calibration circuit, is complicated circuit configuration. よって回路規模が大きいことや、消費電流が大きいなどの問題点があった。 Therefore, it and the circuit scale large, there is a problem, such as a large current consumption.

一方、図5に示す本実施形態のDDR−SDRAMインターフェース回路1bでは、位相をシフトさせるために遅延回路33を用いている。 On the other hand, the DDR-SDRAM interface circuit 1b of the present embodiment shown in FIG. 5, uses the delay circuit 33 to shift the phase. すなわちDLL回路40に代えて、遅延回路33によって増幅後データストローブ信号BDQSの位相を90°シフトさせている。 That instead of the DLL circuit 40, thereby shifted by 90 ° the phase of the amplification after the data strobe signal BDQS by the delay circuit 33. そして遅延回路33は、前述したOCD機能を有しているため、PTVばらつきが発生した場合においても、遅延バッファDB1bおよびDB2bのインピーダンス値を目標インピーダンス値に常に一致させることができる。 The delay circuit 33, because it has OCD function described above, when the PTV variation occurs also, it is possible to always match the impedance value of the delay buffer DB1b and DB2b the target impedance value. よって遅延回路33によって、PTVのばらつきがキャンセルされた遅延時間を付与することができるため、DLL回路40と同様にして、PTVばらつきの影響をキャンセルする効果を得ることができる。 Thus by the delay circuit 33, it is possible to impart a delay time variation in the PTV is canceled, in the same manner as the DLL circuit 40, it is possible to obtain an effect of canceling the effect of the PTV variation. そして遅延回路33は、遅延バッファDB1bおよびDB2bからなるため、DLL回路40に比して回路構成が簡易である。 The delay circuit 33, to become a delay buffer DB1b and DB2B, is simple circuit configuration than the DLL circuit 40. また遅延回路33は、OCD調整回路15や比較回路16などのキャリブレーションのための回路を、出力バッファOB1aや遅延バッファDB1aなどと共有することができるため、別途新たなキャリブレーションのための回路が不要である。 The delay circuit 33, it is possible to a circuit for calibration of such OCD adjustment circuit 15 and comparator circuit 16, and share such output buffer OB1a and delay buffer DB 1 a, a circuit for separately new calibration is not required. よって遅延回路33を用いることにより、回路規模の縮小化や、消費電流の削減等を図ることができる。 Therefore, by using the delay circuit 33, it is possible to achieve reduction and the circuit scale, a reduction of the current consumption or the like.

以上、第3実施形態で説明したDDR−SDRAMインターフェース回路1bでは、簡易な回路構成を有する遅延回路33を用いて、PTVばらつきの影響を受けずに増幅後データストローブ信号BDQSの位相のシフト量を一定値に維持することができるため、回路面積削減および消費電流削減を図りながら、安定したデータ取り込みが可能となる。 Above, the DDR-SDRAM interface circuit 1b described in the third embodiment, a delay circuit 33 having a simple circuit configuration, the amount of phase shift of the amplifier after the data strobe signal BDQS without being affected by PTV variation it is possible to maintain a constant value, while achieving the reduction and consumption current reduction circuit area, thereby enabling stable data capture.

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。 The present invention is not limited to the above embodiments, and various improvements without departing from the scope of the present invention, it is needless to say variations are possible. 第2実施形態(図4)において、OCD機能は、出力バッファOB1aのインピーダンス値と遅延バッファDB1aのインピーダンス値とを共に目標インピーダンス値に一致させるために用いるとしたが、この形態に限られない。 In the second embodiment (FIG. 4), OCD function is set to use to match the impedance of the output buffer OB1a and the impedance value of the delay buffer DB1a to both target impedance value is not limited to this embodiment. OCD機能を、遅延バッファDB1aの出力インピーダンス値を可変に制御するために用いる形態としてもよい。 The OCD function, may be in the form used to variably control the output impedance value of the delay buffer DB 1 a. これにより、遅延バッファDB1aにより付与される遅延時間の調整を行うことができる。 Thus, it is possible to adjust the delay time imparted by the delay buffer DB 1 a. よって、遅延時間の調整に用いられるバリアブルディレイライン31を不要とすることができるため、さらに回路構成の簡素化することができる。 Therefore, it is possible to eliminate the need for variable delay line 31 used for adjusting the delay time, it is possible to further simplify the circuit configuration.

また本実施形態では、バリアブルディレイライン31によって遅延時間が付与されるとしたが、この形態に限られない。 In the present embodiment, a delay time is given by the variable delay line 31 is not limited to this embodiment. 4分周回路13からフリップフロップFF2へ至る内部クロック信号の信号経路上に一端が接続され、接地電位が他端に供給されるキャパシタを備える形態としてもよい。 4 minutes one end connected from division circuit 13 in the signal path of the internal clock signal leading to the flip-flop FF2, may form with the capacitor to which the ground potential is supplied to the other end. これにより、CR遅延によって内部クロック信号に遅延時間を付与することができる。 Thus, it is possible to impart a delay time to the internal clock signal by a CR delay.

また本実施形態では、DLL回路40は増幅後データストローブ信号BDQSの位相を90°遅延させるとしたが、この形態に限られない。 In this embodiment also, although the DLL circuit 40 causes the phase of the amplification after the data strobe signal BDQS is 90 ° delayed, not limited to this embodiment. DLL回路40は、フリップフロップFF1のセットアップ/ホールド時間の確保のために、遅延データストローブ信号DDQSのエッジが増幅後データ信号BDQの略中央に位置するように、両信号の位相差を設定する回路である。 DLL circuit 40, in order to ensure the setup / hold time of the flip-flop FF1, so that the edge of the delayed data strobe signal DDQS is positioned substantially at the center of the amplification after the data signals BDQ, setting the phase difference between the signal circuit it is. よって増幅後データストローブ信号BDQSの位相を270°遅延させる場合も含むことは言うまでもない。 Therefore, it is needless to say that includes the case of the phase of the amplification after the data strobe signal BDQS is 270 ° delayed.

また本実施形態では、サンプリングリードデータ信号SDQと遅延内部クロック信号DCLK1cとの同期化について説明したが、この形態に限られない。 In the present embodiment has described the synchronization between the sampling read data signal SDQ the delayed internal clock signal DCLK1c, not limited to this embodiment. 同期化に限られず、前記遅延内部クロック信号に基づいて前記外部信号に対するタイミングを制御する形態であれば、本発明を適用することが可能であることは言うまでもない。 Not limited to synchronization, as long as the form of controlling the timing for the external signal based on the delayed internal clock signal, it is needless to say possible to apply the present invention. 図7に示すDDR−SDRAMインターフェース回路1cは、図1に示すDDR−SDRAMインターフェース回路1と比して、I/Oセル20c、遅延回路30c、フリップフロップFF4を備える。 DDR-SDRAM interface circuit 1c shown in FIG. 7 is different from the DDR-SDRAM interface circuit 1 shown in FIG. 1, includes an I / O cell 20c, the delay circuit 30c, the flip-flop FF4. 遅延回路30cは遅延バッファDB1およびバリアブルディレイライン31を備える。 Delay circuit 30c includes a delay buffer DB1 and variable delay line 31. フリップフロップFF4には、遅延回路30cから出力される遅延内部クロック信号DCLK1c、およびリードイネーブル信号READENが入力される。 The flip-flop FF4, delayed internal clock signal DCLK1c output from the delay circuit 30c, and the read enable signal READEN is input. またフリップフロップFF4からは制御信号ODTONが出力される。 The control signal ODTON is outputted from the flip-flop FF4. I/Oセル20cの入力バッファIB1の入力端子は、終端抵抗ODT1およびスイッチSW1を介して電源電位に接続されると共に、終端抵抗ODT2およびスイッチSW2を介して接地電位に接続される。 Input terminal of the input buffer IB1 of the I / O cell 20c is connected to the power supply potential via a termination resistor ODT1 and switches SW1, is connected to the ground potential via a termination resistor ODT2 and switch SW2. また入力バッファIB2の入力端子は、終端抵抗ODT3およびスイッチSW3を介して電源電位に接続されると共に、終端抵抗ODT4およびスイッチSW4を介して接地電位に接続される。 The input terminal of the input buffer IB2 is connected to the power supply potential via a termination resistor ODT3 and switch SW3, it is connected to the ground potential via a termination resistor ODT4 and switch SW4. そしてスイッチSW1ないしSW4には制御信号ODTONが入力される。 The control signal ODTON is inputted to the switches SW1 SW4. なおその他の回路構成は図1に示すDDR−SDRAMインターフェース回路1と同様であるため、ここでは詳細な説明は省略する。 In other respects, the circuit configuration is the same as the DDR-SDRAM interface circuit 1 shown in FIG. 1, detailed description thereof is omitted here.

DDR−SDRAMインターフェース回路1cの動作を説明する。 Illustrating the operation of the DDR-SDRAM interface circuit 1c. 図8は、図7のDDR−SDRAMインターフェース回路1cのデータ読み出し動作における各信号のタイミングチャートである。 Figure 8 is a timing chart of signals in the data read operation of the DDR-SDRAM interface circuit 1c in Fig. リード動作時には、DDR−SDRAM2は、増幅後メモリクロック信号BCKの立ち上がりエッジに同期して、データ信号DQおよびデータストローブ信号DQSを出力する。 In a read operation, DDR-SDRAM 2 in synchronization with the rising edge of the post-amplification memory clock signal BCK, and it outputs a data signal DQ and the data strobe signal DQS. そしてデータ信号DQは入力バッファIB1へ入力され、データストローブ信号DQSは入力バッファIB2へ入力される。 The data signal DQ is inputted to the input buffer IB1, the data strobe signal DQS is inputted to an input buffer IB2. このときスイッチSW1ないしSW4は、データ信号DQおよびデータストローブ信号DQSの入力開始から入力完了までの間は、導通状態が維持されている必要がある。 In this case the switches SW1 SW4 is between the input start of the data signal DQ and the data strobe signal DQS to the input completion, it is necessary to conductive state is maintained.

ここでデータ信号DQおよびデータストローブ信号DQSは、前述したように、メモリクロック信号CKに対して、第1遅延時間DT1(図8、矢印A1)および第3遅延時間DT3(図8、矢印A2)の総計値である総遅延時間SDT2の遅延時間を有する。 Here the data signal DQ and the data strobe signal DQS, as described above, the memory, the clock signal CK, the first delay time DT1 (8, arrow A1) and the third delay time DT3 (8, arrow A2) with a delay time of the total delay time SDT2 is the total value. また遅延内部クロック信号DCLK1cには、前述したように、内部クロック信号CLK1に対して、第1遅延時間DT1とバリアブルディレイライン31によって付与される遅延時間との総計値である総遅延時間DDT2の遅延時間が付与される(図8)。 Also the delayed internal clock signal DCLK1c, as described above, with respect to the internal clock signal CLK1, the delay of the first delay time DT1 and variable delay line 31 the total delay time is the sum value of the delay time imparted by DDT2 time is given (Fig. 8). ここで総遅延時間DDT2は、遅延内部クロック信号DCLK1cのエッジが、データストローブ信号DQSの受信タイミングの直前となるように遅延時間設定信号DSSによって調整されている。 Wherein the total delay time DDT2 the edge of the delayed internal clock signal DCLK1c has been adjusted by the delay time setting signal DSS so that immediately before the reception timing of the data strobe signal DQS. すなわち、総遅延時間SDT2の値と総遅延時間DDT2の値とがほぼ同じとなる様に調整される。 That is, the value of total delay time SDT2 and the value of total delay time DDT2 is adjusted so as to be substantially the same.

そしてバリアブルディレイライン31から出力された遅延内部クロック信号DCLK1cは、フリップフロップFF4へ入力される。 The delayed internal clock signal DCLK1c outputted from the variable delay line 31 is input to the flip-flop FF4. フリップフロップFF4では、ハイレベルのリードイネーブル信号READENが入力された後に、遅延内部クロック信号DCLK1cの立ち上がりエッジが入力されることに応じて、制御信号ODTONをハイレベルとする(図8、矢印A5)。 In the flip-flop FF4, after the high level of the read enable signal READEN is input, in response to the rising edge of the delayed internal clock signal DCLK1c is input, the control signal ODTON high level (FIG. 8, the arrow A5) . するとデータ信号DQおよびデータストローブ信号DQSの受信を開始する直前のタイミングでスイッチSW1ないしSW4を導通状態とさせることができる。 Then the SW4 the switches SW1 at a timing immediately before the start of the reception of the data signal DQ and data strobe signal DQS can be conductive. またフリップフロップFF4では、ローレベルのリードイネーブル信号READENが入力された後に、遅延内部クロック信号DCLK1cの立ち上がりエッジが入力されることに応じて、制御信号ODTONをローレベルとする(図8、矢印A6)。 Further, in the flip-flop FF4, after the low-level read enable signal READEN is input, in response to the rising edge of the delayed internal clock signal DCLK1c is input, the control signal ODTON the low level (FIG. 8, the arrow A6 ). するとデータ信号DQおよびデータストローブ信号DQSの受信を完了した直後のタイミングでスイッチSW1ないしSW4を非導通状態とさせることができる。 Then the switches SW1 at a timing immediately after the completion of the reception of the data signal DQ and data strobe signal DQS can be the SW4 nonconductive.

ここでPTVばらつきの影響を受けて、総遅延時間SDT2と総遅延時間DDT2との間にばらつきが発生すると、以下の問題点が生じる。 Here the influence of the PTV variation, when the variation occurs between the total delay time SDT2 as the total delay time DDT2, the following problems arise. 総遅延時間SDT2が総遅延時間DDT2よりも大きくなるようにばらつきが発生する場合を説明する。 The total delay time SDT2 variation to be greater than the total delay time DDT2 will be described occur. この場合、データストローブ信号DQS等の受信開始よりも前からスイッチSW1ないしSW4が導通することになる。 In this case, the data strobe signal DQS the switches SW1 from before the start of reception of such SW4 are turned on. すると余分な電流が消費されるため問題である。 Then is a problem because the extra current is consumed. また前のサイクルがライト動作の場合は、そのライト動作の完了タイミングと、スイッチSW1ないしSW4が導通するタイミングとの間隔を広げないと、ライトデータが破壊されるおそれがあるため問題である。 If the previous cycle is a write operation also the completion timing of the write operation, when the switches SW1 SW4 is not the space between it and the timing of conducting a problem because it may write data is destroyed. またこの場合、データストローブ信号DQS等の受信完了よりも前からスイッチSW1ないしSW4が非導通状態とされることになる。 Also in this case, the the switches SW1 from before completion of the reception of such data strobe signal DQS SW4 is nonconductive. するとデータの振幅が変わってしまい、ノイズが発生するおそれがあるため問題である。 Then would amplitude of the data is changed, a problem for a possibility is that noise is generated.

また総遅延時間SDT2が総遅延時間DDT2よりも小さくなるようにばらつきが発生する場合を説明する。 Further explaining the case where the total delay time SDT2 variation occurs to be smaller than the total delay time DDT2. この場合、データストローブ信号DQS等の受信開始後にスイッチSW1ないしSW4が導通することになるため、データの振幅が変わってしまい、ノイズが発生するおそれがあるため問題である。 In this case, since the switches SW1 to SW4 after the start of receiving such data strobe signal DQS is to conduct, the amplitude of the data will change, a problem due to noise may occur. またこの場合、データストローブ信号DQS等の受信完了後の一定時間経過後にスイッチSW1ないしSW4が非導通状態とされることになるため、余分な電流が消費されるため問題である。 Also in this case, this means that the switch SW1 to SW4 after a predetermined time has elapsed after completion of reception of such data strobe signal DQS is non-conductive, is a problem because extra current is consumed.

しかしDDR−SDRAMインターフェース回路1cでは、遅延バッファDB1と出力バッファOB1とは同一構成とされるため、PTVばらつきの発生時においても、総遅延時間SDT2と総遅延時間DDT2との間にばらつきが発生することが防止される。 However, in DDR-SDRAM interface circuit 1c, since it is the same configuration and the delay buffer DB1 and output buffers OB1, even upon occurrence of PTV variation, variation occurs between the total delay time SDT2 as the total delay time DDT2 it is possible to prevent. これによりデータストローブ信号DQS等の受信タイミングとスイッチSW1ないしSW4の導通タイミングとの位相を適切に補償することができるため、PTVばらつきに強い安定したリード動作が可能となる。 Since this makes it possible to properly compensate the phase of the conduction timing of the reception timing and switches SW1 to SW4, such as the data strobe signal DQS, it is possible to strongly stable read operation PTV variation. そして消費電流を低減することや、前サイクルの動作と最小限の間隔でリード動作を入れることでアクセスの高速化を図ることや、ノイズ発生を防止することができる。 Then and reducing the current consumption, and to increase the speed of access by front placing a read operation in the operation and minimal spacing cycle, it is possible to prevent the noise generation.

なお、フリップフロップFF1はサンプリング回路の一例、遅延バッファDB1は第1遅延バッファの一例、遅延バッファDB2は第2遅延バッファの一例、遅延回路30は第1遅延回路の一例、フリップフロップFF2は同期回路の一例、バッファB1ないしB4は調整バッファの一例、出力セレクタ32はセレクタの一例、モード設定レジスタ14はレジスタの一例、OCD調整回路15は調整回路の一例、遅延回路33は第2遅延回路のそれぞれ一例である。 Incidentally, an example of a flip-flop FF1 sampling circuit, an example of the delay buffer DB1 first delay buffer, one example of a delay buffer DB2 second delay buffer, one example of the delay circuit 30 is first delay circuit, flip-flop FF2 synchronization circuit one example, an example of from buffer B1 to B4 is adjusted buffer, the output selector 32 an example of a selector, the mode setting register 14 is an example of a register, an example of the OCD adjustment circuit 15 adjusts the circuit, the delay circuit 33 each of the second delay circuit it is an example.

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。 Here, the technical concept of the present invention are listed below means for solving the problems in the background art.
(付記1)内部クロック信号とDDR−SDRAMに供給されるメモリクロック信号とを発生するクロック発生回路と、 (Supplementary Note 1) and a clock generation circuit for generating the memory clock signal supplied to the internal clock signal and the DDR-SDRAM,
メモリクロック信号の出力バッファと、 And an output buffer of the memory clock signal,
メモリクロック信号に基づいて生成される外部信号の入力バッファと を備えるDDR−SDRAMインターフェース回路において、 In DDR-SDRAM interface circuit comprising an input buffer of an external signal generated based on the memory clock signal,
出力バッファと同一構成を有する第1遅延バッファと、該第1遅延バッファと直列接続され入力バッファと同一構成を有する第2遅延バッファとを備え、内部クロック信号が入力される第1遅延回路と、 Comprising a first delay buffer having the same configuration as the output buffer, and a second delay buffer having a first delay buffer connected in series with the input buffer and the same configuration, a first delay circuit for the internal clock signal is input,
第1遅延回路から出力される遅延内部クロック信号および外部信号が入力され、遅延内部クロック信号に基づいて外部信号に対するタイミングを制御するタイミング制御回路と を備えることを特徴とするDDR−SDRAMインターフェース回路。 Delayed internal clock signal and an external signal output from the first delay circuit is input, DDR-SDRAM interface circuit, characterized in that it comprises a timing control circuit for controlling the timing for the external signal based on the delayed internal clock signal.
(付記2)前記DDR−SDRAMから到達したデータストローブ信号の位相をシフトした信号に基づいて、前記DDR−SDRAMから到達したリードデータ信号をサンプリングし、サンプリングリードデータ信号を出力するサンプリング回路を備え、 (Supplementary Note 2) on the basis of the signal obtained by shifting the phase of the arriving data strobe signal from the DDR-SDRAM, samples the read data signal arriving from the DDR-SDRAM, comprising a sampling circuit which outputs a sampling read data signals,
前記タイミング制御回路には前記サンプリングリードデータ信号が入力され、前記タイミング制御回路は前記サンプリングリードデータ信号を前記遅延内部クロック信号に同期化することを特徴とする付記1に記載のDDR−SDRAMインターフェース回路。 The said timing control circuit is input the sampled read data signal, the timing control circuit DDR-SDRAM interface circuit according to Note 1, characterized by synchronizing the sampling read data signal to the delayed internal clock signal .
(付記3)前記第1遅延回路は、前記第1遅延バッファまたは/および前記第2遅延バッファと直列接続される複数の調整バッファと、 (Supplementary Note 3) The first delay circuit includes a plurality of adjustment buffers connected first delay buffer and / or the second delay buffer in series,
前記同期回路のセットアップ/ホールド時間のマージンに応じて前記調整バッファの接続段数を設定するセレクタと を備えることを特徴とする付記1に記載のDDR−SDRAMインターフェース回路。 DDR-SDRAM interface circuit according to Note 1, characterized in that it comprises a selector for setting the number of connection stages of the adjusting buffer in response to the margin of the setup / hold time of the synchronization circuit.
(付記4)前記セレクタの接続段数を設定する設定信号を保持するレジスタを備えることを特徴とする付記3に記載のDDR−SDRAMインターフェース回路。 (Supplementary Note 4) DDR-SDRAM interface circuit according to note 3, characterized in that it comprises a register for holding a setting signal for setting the number of connection stages of the selector.
(付記5)前記第1遅延バッファまたは前記第2遅延バッファの少なくとも何れか一つは、基準抵抗を元に前記バッファの能力を所定の規定値に設定する調整機能を備えることを特徴とする付記1に記載のDDR−SDRAMインターフェース回路。 At least one of (Supplementary Note 5) The first delay buffer or the second delay buffer, characterized in that it comprises an adjustment function for setting the capacity of the buffer based on a reference resistance to a predetermined specified value appended DDR-SDRAM interface circuit according to 1.
(付記6)DDR−SDRAMに供給されるメモリクロック信号の出力バッファと、 An output buffer of the memory clock signal supplied to the (Supplementary Note 6) DDR-SDRAM,
前記DDR−SDRAMから到達したデータストローブ信号の入力バッファと、 An input buffer of the data strobe signal arriving from the DDR-SDRAM,
前記出力バッファのインピーダンス値および前記入力バッファのインピーダンス値を一定値に維持する調整回路と を備えるDDR−SDRAMインターフェース回路において、 In DDR-SDRAM interface circuit and an adjusting circuit to maintain a constant value of the impedance value and the impedance value of the input buffer of the output buffer,
前記出力バッファと同一構成を有する第1遅延バッファと、該第1遅延バッファと直列接続され前記入力バッファと同一構成を有する第2遅延バッファとを備え、前記データストローブ信号が入力される第2遅延回路と、 A first delay buffer having the same configuration as the output buffer, connected first delay buffers in series and a second delay buffer having the same configuration as the input buffer, a second delay the data strobe signal is input and the circuit,
前記第2遅延回路から出力される遅延データストローブ信号に基づいて、前記DDR−SDRAMから到達したリードデータ信号をサンプリングするサンプリング回路とを備え、 Based on the delay data strobe signal output from said second delay circuit, and a sampling circuit for sampling the read data signal arriving from the DDR-SDRAM,
前記第1遅延バッファのインピーダンス値および前記第2遅延バッファのインピーダンス値は、前記調整回路によって一定値に維持されることを特徴とするDDR−SDRAMインターフェース回路。 Wherein the impedance value and the impedance value of the second delay buffer of the first delay buffer, DDR-SDRAM interface circuit, characterized in that it is maintained at a constant value by said adjusting circuit.

DDR−SDRAMインターフェース回路1の回路構成図である。 It is a circuit diagram of a DDR-SDRAM interface circuit 1. バリアブルディレイライン31の回路図である。 It is a circuit diagram of a variable delay line 31. DDR−SDRAMインターフェース回路1のタイミングチャートである。 It is a timing chart of the DDR-SDRAM interface circuit 1. DDR−SDRAMインターフェース回路1aの回路構成図である。 It is a circuit diagram of a DDR-SDRAM interface circuit 1a. DDR−SDRAMインターフェース回路1bの回路構成図である。 It is a circuit diagram of a DDR-SDRAM interface circuit 1b. 従来のメモリ制御LSI1001の回路図である。 It is a circuit diagram of a conventional memory control LSI1001. DDR−SDRAMインターフェース回路1cの回路構成図である。 It is a circuit diagram of a DDR-SDRAM interface circuit 1c. DDR−SDRAMインターフェース回路1cのタイミングチャートである。 It is a timing chart of the DDR-SDRAM interface circuit 1c.

1、1a、1b DDR−SDRAMインターフェース回路2 DDR−SDRAM 1,1a, 1b DDR-SDRAM interface circuit 2 DDR-SDRAM
3 半導体装置10 クロック発生回路14 モード設定レジスタ15 OCD調整回路16 比較回路20 I/Oセル30 遅延回路31 バリアブルディレイライン32 出力セレクタ33 遅延回路40 DLL回路B1ないしB4 バッファBDQ 増幅後データ信号BDQS 増幅後データストローブ信号CK メモリクロック信号CLK1、CLK2 内部クロック信号CR 比較結果DB1、DB2、DB1b、DB2b 遅延バッファDCLK1ないしDCLK1c 遅延内部クロック信号DDQS、DDQSb 遅延データストローブ信号DDT 総遅延時間DQ データ信号DQS データストローブ信号DSS 遅延時間設定信号DT1ないしDT4 第1遅延時間ないし第4遅延時間FF1ないしFF3 フリップフロップIB1およびIB2 入力バ 3 the semiconductor device 10 clock generation circuit 14 mode setting register 15 OCD adjustment circuit 16 comparison circuit 20 I / O cell 30 the delay circuit 31 variable delay line 32 output selector 33 delay circuit 40 DLL circuit B1 to B4 buffer BDQ amplified after the data signal BDQS amplification post data strobe signal CK memory clock signals CLK1, CLK2 internal clock signal CR comparison result DB1, DB2, DB1b, DB2b delay buffer DCLK1 to DCLK1c delayed internal clock signal DDQS, DDQSb delayed data strobe signal DDT total delay time DQ data signal DQS data strobe It DT4 no first delay time to the fourth delay time FF1 to no signal DSS delay time setting signal DT1 FF3 flip flops IB1 and IB2 input bus ファOB1、OB1a 出力バッファPD1ないしPD4 パッドPLLCLK 基準クロック信号SDQ サンプリングデータ信号SDT 総遅延時間YDQ 同期データ信号 File OB1, OB1a to the output buffer PD1 not PD4 pad PLLCLK reference clock signal SDQ sampled data signal SDT total delay time YDQ synchronous data signal

Claims (5)

  1. 内部クロック信号とDDR−SDRAMに供給されるメモリクロック信号とを発生するクロック発生回路と、 A clock generation circuit for generating the memory clock signal supplied to the internal clock signal and the DDR-SDRAM,
    前記メモリクロック信号の出力バッファと、 An output buffer of the memory clock signal,
    前記メモリクロック信号に基づいて生成される外部信号の入力バッファと を備えるDDR−SDRAMインターフェース回路において、 In DDR-SDRAM interface circuit comprising an input buffer of an external signal generated on the basis of the memory clock signal,
    前記出力バッファと同一構成を有する第1遅延バッファと、該第1遅延バッファと直列接続され前記入力バッファと同一構成を有する第2遅延バッファとを備え、前記内部クロック信号が入力される第1遅延回路と、 Comprising a first delay buffer having the same configuration as the output buffer, and a second delay buffer which is connected first delay buffers in series having the same configuration as the input buffer, the first delay the internal clock signal is input and the circuit,
    前記第1遅延回路から出力される第1遅延内部クロック信号および前記外部信号が入力され、前記第1遅延内部クロック信号に基づいて前記外部信号に対するタイミングを制御する第1タイミング制御回路と Said first delayed internal clock signal and the external signal output from the first delay circuit is input, and a first timing control circuit for controlling the timing for the external signal based on said first delayed internal clock signal,
    前記第1遅延バッファから出力される第2遅延内部クロック信号およびリードイネーブル信号が入力され、前記第2遅延内部クロック信号に基づいて終端制御信号を出力するタイミングを制御する第2タイミング制御回路とを備え、 The first second delayed internal clock signal and the read enable signal is outputted from the delay buffer is input, and a second timing control circuit for controlling the timing of outputting the termination control signal based on the second delayed internal clock signal provided,
    前記終端制御信号に応じて、前記外部信号が取り込まれる経路に終端抵抗を接続する Depending on the termination control signal, connects the terminating resistor in the path of said external signal is captured
    とを特徴とするDDR−SDRAMインターフェース回路。 DDR-SDRAM interface circuit according to claim and this.
  2. 前記DDR−SDRAMから到達したデータストローブ信号の位相をシフトした信号に基づいて、前記DDR−SDRAMから到達したリードデータ信号をサンプリングし、サンプリングリードデータ信号を出力するサンプリング回路を備え、 On the basis of the signal obtained by shifting the phase of the arriving data strobe signal from the DDR-SDRAM, samples the read data signal arriving from the DDR-SDRAM, comprising a sampling circuit which outputs a sampling read data signals,
    前記第1タイミング制御回路には前記サンプリングリードデータ信号が入力され、前記第1タイミング制御回路は前記サンプリングリードデータ信号を前記第1遅延内部クロック信号に同期化することを特徴とする請求項1に記載のDDR−SDRAMインターフェース回路。 Wherein the first timing control circuit is input the sampled read data signal, the first timing control circuit in claim 1, characterized by synchronizing the sampling read data signal to the first delayed internal clock signal DDR-SDRAM interface circuit according.
  3. 前記第1遅延回路は、前記第1遅延バッファまたは/および前記第2遅延バッファと直列接続される複数の調整バッファと、 The first delay circuit includes a plurality of adjustment buffers connected first delay buffer and / or the second delay buffer in series,
    前記同期回路のセットアップ/ホールド時間のマージンに応じて前記調整バッファの接続段数を設定するセレクタと を備えることを特徴とする請求項1に記載のDDR−SDRAMインターフェース回路。 DDR-SDRAM interface circuit according to claim 1, characterized in that it comprises a selector for setting the number of connection stages of the adjusting buffer in response to the margin of the setup / hold time of the synchronization circuit.
  4. 前記第1遅延バッファまたは前記第2遅延バッファの少なくとも何れか一つは、基準抵抗を元に前記バッファの能力を所定の規定値に設定する調整機能を備えることを特徴とする請求項1に記載のDDR−SDRAMインターフェース回路。 At least one of said first delay buffer or the second delay buffer according to claim 1, characterized in that it comprises an adjustment function for setting the capacity of the buffer based on a reference resistance to a predetermined specified value DDR-SDRAM interface circuit.
  5. DDR−SDRAMに供給されるメモリクロック信号の出力バッファと、 An output buffer of the memory clock signal supplied to the DDR-SDRAM,
    前記DDR−SDRAMから到達したデータストローブ信号の入力バッファと、 An input buffer of the data strobe signal arriving from the DDR-SDRAM,
    前記出力バッファのインピーダンス値および前記入力バッファのインピーダンス値を一定値に維持する調整回路と を備えるDDR−SDRAMインターフェース回路において、 In DDR-SDRAM interface circuit and an adjusting circuit to maintain a constant value of the impedance value and the impedance value of the input buffer of the output buffer,
    前記出力バッファと同一構成を有する第1遅延バッファと、該第1遅延バッファと直列接続され前記入力バッファと同一構成を有する第2遅延バッファとを備え、前記データストローブ信号が入力される第2遅延回路と、 A first delay buffer having the same configuration as the output buffer, connected first delay buffers in series and a second delay buffer having the same configuration as the input buffer, a second delay the data strobe signal is input and the circuit,
    前記第2遅延回路から出力される遅延データストローブ信号に基づいて、前記DDR−SDRAMから到達したリードデータ信号をサンプリングするサンプリング回路と Based on the delay data strobe signal output from said second delay circuit, a sampling circuit for sampling the read data signal arriving from the DDR-SDRAM,
    前記出力バッファと同一構成を有する第3遅延バッファを備え、前記内部クロック信号が入力される第3遅延回路と、 A third delay buffer having the same configuration as the output buffer, and a third delay circuit for the internal clock signal is input,
    前記第3遅延回路から出力される第3遅延内部クロック信号およびリードイネーブル信号が入力され、前記第3遅延内部クロック信号に基づいて終端制御信号を出力するタイミングを制御するタイミング制御回路と The third third delayed internal clock signal and the read enable signal is outputted from the delay circuit is input, and a timing control circuit for controlling the timing of outputting a termination control signal based on the third delayed internal clock signal
    を備え、 Equipped with a,
    前記第1遅延バッファのインピーダンス値および前記第2遅延バッファのインピーダンス値は、前記調整回路によって一定値に維持され Impedance values of the impedance value and the second delay buffer of the first delay buffer is maintained at a constant value by the adjusting circuit,
    前記終端制御信号に応じて、前記データストローブ信号および前記リードデータ信号が取り込まれる各々の経路に終端抵抗を接続することを特徴とするDDR−SDRAMインターフェース回路。 In response to said termination control signal, the data strobe signal and the DDR-SDRAM interface circuit characterized that you connect terminators in the path of each read data signal is captured.
JP2007048400A 2007-02-28 2007-02-28 Ddr-sdram interface circuit Active JP5056070B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007048400A JP5056070B2 (en) 2007-02-28 2007-02-28 Ddr-sdram interface circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007048400A JP5056070B2 (en) 2007-02-28 2007-02-28 Ddr-sdram interface circuit

Publications (2)

Publication Number Publication Date
JP2008210307A JP2008210307A (en) 2008-09-11
JP5056070B2 true JP5056070B2 (en) 2012-10-24

Family

ID=39786524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007048400A Active JP5056070B2 (en) 2007-02-28 2007-02-28 Ddr-sdram interface circuit

Country Status (1)

Country Link
JP (1) JP5056070B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5427564B2 (en) * 2009-11-20 2014-02-26 パナソニック株式会社 Memory interface circuit, and the drive capability adjusting method of a memory device
JP2011170771A (en) * 2010-02-22 2011-09-01 Renesas Electronics Corp Semiconductor integrated circuit and timing adjusting method thereof
KR101900423B1 (en) * 2011-09-19 2018-09-21 삼성전자주식회사 Semiconductor memory device
JP2013134792A (en) 2011-12-26 2013-07-08 Elpida Memory Inc Semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4450586B2 (en) * 2003-09-03 2010-04-14 株式会社ルネサステクノロジ The semiconductor integrated circuit
JP5013394B2 (en) * 2005-09-13 2012-08-29 ルネサスエレクトロニクス株式会社 The semiconductor integrated circuit device

Also Published As

Publication number Publication date
JP2008210307A (en) 2008-09-11

Similar Documents

Publication Publication Date Title
CN1139016C (en) Clock latency compensation circuit for DDR timing
JP4609808B2 (en) The semiconductor integrated circuit device and a delay locked loop device
US7042799B2 (en) Write circuit of double data rate synchronous DRAM
EP1735680B1 (en) Delay line synchronizer apparatus and method
EP1016086B1 (en) Method and apparatus for adjusting the timing of signals over fine and coarse ranges
JP4634605B2 (en) Data transmission system
US7272742B2 (en) Method and apparatus for improving output skew for synchronous integrated circuits
US6603686B2 (en) Semiconductor memory device having different data rates in read operation and write operation
JP3960583B2 (en) System having a memory module comprising a semiconductor memory device and this
US6469555B1 (en) Apparatus and method for generating multiple clock signals from a single loop circuit
US6338127B1 (en) Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US7285979B2 (en) Apparatus and method for independent control of on-die termination for output buffers of a memory device
US7079446B2 (en) DRAM interface circuits having enhanced skew, slew rate and impedance control
JP4020345B2 (en) Synchronous semiconductor memory device and an output control method thereof
US20040150445A1 (en) Delay-locked loop circuit and method using a ring oscillator and counter-based delay
US5838630A (en) Integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal
JP4190662B2 (en) The semiconductor device and the timing control circuit
KR100885387B1 (en) Multi-frequency synchronizing clock signal generator
JP3737727B2 (en) Interleaved delay line used in the phase locked loop and delay locked loop
US7019555B2 (en) Circuit for performing on-die termination operation in semiconductor memory device and its method
US6727740B2 (en) Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals
JP3667690B2 (en) An output buffer circuit and a semiconductor integrated circuit device
US6768690B2 (en) Register controlled DLL for reducing current consumption
US20070086267A1 (en) Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
US7629819B2 (en) Seamless coarse and fine delay structure for high performance DLL

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120703

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120716

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150810

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350