JP4489913B2 - 遊技機用電子デバイス搭載回路基板 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、遊技動作制御を行う電子デバイスを搭載した回路基板に関する。
【０００２】
【従来の技術】
近年、遊技機の複雑な電子制御は各種の電子デバイスによって行われていて、この各種の電子デバイスは回路基板に搭載されている。このような電子デバイスとしては、遊技全体の制御を行うＣＰＵ、このＣＰＵの動作手順を記録したＲＯＭ、ワークエリアとして機能するＲＡＭ等がある。
【０００３】
ところで、近年、このＲＯＭの一種として電気的書き換えが可能なフラッシュＲＯＭと称される電子デバイスが搭載される場合が多く、このフラッシュＲＯＭでは記憶するプログラムの内容を電気的に書き換え可能なのでリサイクル可能であると共に、開発段階から市販段階までのプログラムの変更等にも対処可能である。
【発明が解決しようとする課題】
しかしながら、この反面、電気的に書き換え可能であるので不正な書き換えが発生する可能性も否定できず、この種の電子デバイスを搭載した回路基板を確実に不正な書き換えから防止することができたり、書き換えを行った場合これを把握できたりするような術の出現が望まれていた。
【０００４】
本発明は、このような従来の課題を解決するためになされたもので、電気的に書き換え可能なＲＯＭを搭載した回路基板に対する不正を防止したり、仮に不正な行為が行われてもその開封履歴が把握可能な回路基板を提供することを目的とする。
【課題を解決するための手段】
上記目的を達成するために、本発明は、遊技機制御用の電子デバイスが搭載された回路基板であって、遊技機の動作を制御する制御手段と、前記制御手段が出力したアドレス信号を入力する入力ポート及び入力されたアドレス信号が指定する情報を前記制御手段に対して出力する出力ポートを有し、印加される電圧信号に応じて記憶内容の書き換えが可能となるメモリデバイスと、前記制御手段と前記入力ポートとの間に配設され、前記制御手段から出力された前記アドレス信号を通過させる又は遮断することが可能な第一ゲート回路と、前記出力ポートと前記制御手段との間に配設され、前記出力ポートから出力された前記情報を通過させる又は遮断することが可能な第二ゲート回路と、記憶内容の書き換えを非活性化させる電圧信号である非活性化電圧信号を前記メモリデバイスに対して印加する電圧信号印加手段と、前記メモリデバイスに印加される前記電圧信号を監視する電圧監視手段と、前記電圧監視手段により、前記メモリデバイスに印加される前記電圧信号が、前記非活性化電圧信号から変化したことが検出された場合に、異常時処理を実行する異常時処理手段と、を搭載し、前記異常時処理手段は、前記異常時処理として、前記第一ゲート回路及び前記第二ゲート回路のそれぞれを遮断状態とする遊技機用電子デバイス搭載回路基板とした。
【０００５】
この発明によれば、異常時処理手段は、電圧監視手段により、メモリデバイスに印加される電圧信号が、非活性化電圧信号から変化したことが検出された場合に、異常時処理を実行する。したがって、不正防止を行うことができる。
【０００６】
また、異常時処理手段は、電圧監視手段により、メモリデバイスに印加される電圧信号が、非活性化電圧信号から、記憶内容の書き換えを活性化させる電圧信号である活性化電圧信号に変化したことが検出された場合に異常時処理を行うようにすれば、非活性化電圧信号が不正操作された場合にはこれを異常と判断した異常時処理を自動的に行うことができる。
【０００７】
上記遊技機用電子デバイス搭載回路基板において、異常時処理手段が、異常時であることを通知するための通知手段を備え、異常時処理として、さらに、通知手段を作動させるようにすれば異常時の把握が容易になる。
【０００８】
そして、上記遊技機用電子デバイス搭載回路基板において、電圧監視手段と異常時処理手段とを同一ＰＬＤ（プログラマブルロジックデバイス）上に形成して基板上に搭載すれば、ＰＬＤを用いてこれら手段を製造しているのでこれら手段への細工や解析を極めて困難とすることができる。
【０００９】
また、上記遊技機用電子デバイス搭載回路基板において、メモリデバイスが記憶する情報と同一の内容のデジタル情報をゲート群で成るように構成され、制御手段が出力したアドレス信号が指示するデジタル情報を出力するロジックゲートセルと、出力ポートと制御手段との間に配設され、出力ポートから出力された情報及びロジックゲートセルから出力されたデジタル情報を取得して、両者の一致性を判定する比較処理を実行した後に、当該出力ポートから出力された情報を制御手段に対して出力する比較手段と、比較手段と制御手段との間に配設され、比較手段から出力された情報を通過させる又は遮断することが可能な第三ゲート回路と、比較手段により、両者が一致していないと判定された場合に、不一致時処理を実行する不一致時処理手段と、をさらに搭載し、不一致時処理手段は、不一致時処理として、第三ゲート回路を遮断状態とすることによって、メモリデバイスが記憶する情報が変更されたことを簡単に検出することができる。
【００１０】
そして、上記遊技機用電子デバイス搭載回路基板において、搭載された電子デバイスを外部から目視可能で、かつ、開封履歴が分かるようなケースを回路基板側と分離しくい状態で固定したことを特徴とすれば、不正が行われているか否かを外部から目視把握容易であると共に、仮に開封されてもその履歴が容易に把握できる。
【発明の実施の形態】
以下に、本発明の実施の形態について説明する。まず、遊技機制御用の電子デバイスを搭載した回路基板４０について説明する。
【００１１】
この回路基板４０には、図３に示すように、遊技機の全体動作を制御する主制御部２００、ＰＬＤ（Programmable Logic Device：プログラマブルロジックデバイス）５００、および、電気的書き換えが可能なフラッシュＲＯＭ２０１が搭載されている。
【００１２】
フラッシュＲＯＭ２０１は、その記憶内容を電気的に書き換え可能なデバイスであり、アドレス信号を入力するためのアドレスポート２５０と、データを出力するためのデータポート２５１とを備えている。図４は、このフラッシュＲＯＭ２０１の遊技制御プログラムの記憶状態の一例を示した説明図である。一例としてアドレスを８ビットのデジタルデータで定義可能とすると、「００００００００」〜「１１１１１１１１」までの夫々のアドレスに対して、内容「ａ」〜「ｚ」が記憶されている。
【００１３】
そして、フラッシュＲＯＭ２０１の書き換え活性化端子２５３には、その活性化を阻止するための信号（本例では電源電位Ｖｃｃ）が印加されている。即ち、書き換え活性化がアクティブハイの場合にはローレベル信号が、また、アクティブローの場合にはハイレベル信号が印加されて、フラッシュＲＯＭ２０１の書き換えが不能とされている。
【００１４】
図３に示すように、ＰＬＤ５００上には、電圧レベルトレラントゲート５１０と、アドレスデコーダ５２０と、電圧レベルトレラントゲート５３０と、ロジックゲートセル５４０と、比較部５６０と、不一致時処理部５７０と、ゲート５８０と、電圧監視部６００と、異常時処理部６１０と、ゲート６２０、６２１とが一体にロジックゲート等によってハードウエアで形成されている。また、比較部５６０は、外部からトリガ信号を供給可能となっていると共に、不一致時処理部５７０にはＬＥＤ５８１が接続されている。更に、異常時処理部６１０にもＬＥＤ６１１が接続されている。
【００１５】
ロジックゲートセル５４０には、フラッシュＲＯＭ２０１に記憶された遊技制御プログラムと同一の内容のデジタル情報を、図示しないゲート群で構成している。図５は、主制御部２００からのアドレスとこれに対応してアドレスデコーダ５２０が出力する出力データとこのアドレスの内容（データ）とを対応付けて示したもので、アドレスデコーダ５２０は、主制御部２００からアドレスが与えられると、これに応じたアドレスデコーダ出力値をロジックゲートセル５４０に与える。すると、ロジックゲートセル５４０は、主制御部２００からのアドレスに対応するデータを比較部５６０に出力するようになっている。
【００１６】
また、電圧レベルトレラントゲート５１０と、電圧レベルトレラントゲート５３０とは、入力電圧の変動が生じても出力電圧を安定化させるように動作するため（電圧安定化手段）、動作安定化のために寄与する。
【００１７】
また、図７には他の構成例を示している。図７は特徴部である書き換え活性化端子２５３近傍を特に詳細に図示したものである。この構成例では、図７（ａ）、（ｂ）に示すように、導通パターン７００と導通パターン７０１が形成されてこれらは互いに非接触として分離されて形成されている。また、これら両導通パターンは、はんだ付けにより、フラッシュＲＯＭ２０１のＷＥ端子（正確にはＷＥ上部にバーを付す）を介して互いに導通状態となるように形成されている。
【００１８】
したがって、導通パターン７００に電源電圧Ｖｃｃが供給されて、この導通パターン７００に、フラッシュＲＯＭ２０１のＷＥ端子が接触されると書き換え活性化端子２５３に書き換え非活性化電気信号が供給され、フラッシュＲＯＭ２１０は書き換え不能となる。一方、この電圧信号は、導通パターン７００とＷＥ端子を介して導通状態となる導通パターン７０１に伝えられる。そして、導通パターン７０１の電圧は、一端が接地されている抵抗Ｒの他端を介し、先に説明した電圧監視部６００に入力されるようになっている。ＷＥ端子を基板から浮かせ、ジャンパ線で接地電位に落とし活性化される不正があった場合にもこれを検出できることから、このような簡単なハードウエア構成にて、ＷＥ端子に印加される書き換え非活性化電圧信号の監視が可能になる。
【００１９】
（動作例１）
書き換え活性化端子２５３に供給されている書き換え非活性化のための電圧信号Ｖｃｃは電線６０１を介して電圧監視部６３０に供給されている。電圧監視部６００は、この電圧信号がＶｃｃである場合には正常である旨の監視信号を異常時処理部６１０に供給するが、不正行為が行われる等してこの電圧信号がＶｃｃから変化した場合（例えばローレベル電圧信号となり、書き換え活性化電圧信号となった場合）には、異常時である旨の監視信号を異常時処理部６１０に供給する。
【００２０】
異常時である旨の監視信号を供給された異常時処理部６１０は、ＬＥＤ６１１を点灯制御すると共に、ゲート６２０、６２１をハイインピーダンス状態として、アドレスポート２５０、データポート２５１を用いて主制御部２００がフラッシュＲＯＭ２０１にアクセスすることを不能とする。
【００２１】
したがって、異常時処理部６１０が、ＬＥＤ６１１を点灯制御して異常時であることを通知するため異常時の把握が容易になり、また、異常時に、主制御部２００によるフラッシュメモリ２０１へのアクセスを不能とするため、異常時には主制御部２００が制御動作を行うことができなくなる。
【００２２】
このようにして、異常時処理部６１０は、電圧監視部６００からの監視信号が、書き換え非活性化とする電圧信号が書き換え活性化とする電圧信号に変化したことを示す信号である場合に異常時処理を行うので、書き換え非活性化電圧信号が不正操作された場合にはこれを異常と判断した異常時処理を自動的に行うことができる。
【００２３】
そして、回路基板４０において、電圧監視部６００と異常時処理部６１０とを同一ＰＬＤ（プログラマブルロジックデバイス）５００上に形成して基板上に搭載すれば、ＰＬＤ５０を用いてこれら手段を製造しているのでこれら手段への細工や解析を極めて困難とすることができる。
【００２４】
（動作例２）
主制御部２００がアドレスを出力すると、これが電圧レベルトレランスゲート５１０を介してアドレスデコーダ５２０に与えられると共に、フラッシュＲＯＭ２０１のアドレスポート２５０にも与えられる。すると、フラッシュＲＯＭ２０１は、対応するデータをデータポート２５１に出力するので、これが電圧レベルトレランスゲート５３０を介して比較部５６０に与えられる。一方、アドレスを受け取ったアドレスデコーダ５２０は、アドレスデコード出力値をロジックゲートセル５４０に与えるため、ロジックゲートセル５４０は、これに対応するデータを比較部５６０に与える。
【００２５】
比較部５６０は両データの一致性を判定し、一致している場合には、主制御部２００のこのデータを与える。一方、一致していない場合にはその旨を不一致時処理部５７０に通知する。すると、不一致時処理部５７０は、ＬＥＤ５８１を点灯すると共に、ゲート５８０をハイインピーダンス状態として主制御部２００へのバスをハイインピーダンス状態として主制御部２００を動作不能とする。
【００２６】
したがって、遊技プログラムと同一の内容のデジタル情報をゲート群で成るロジックゲートセル５４０で作りこんでおき、比較部５６０は、主制御部２００から出力されるアドレスに対する、フラッシュＲＯＭ２０１上のデータ、および、ロジックゲートセル５０４上のデータの一致性を判定するので、遊技プログラムが変更されたことを簡単に検出することができる。
【００２７】
なお、比較部５６０は、所定のトリガによって判定動作を行なうようにすれば、このトリガが与えられた場合にのみ比較判定動作を行なうようにすることができる。例えば電源投入時の信号等をトリガとして与えるようにしたり、所定期間アクセス動作が無かった場合にトリガを与えるようにしたり、所定期間毎にトリガを与えるようにしたりすれば良い。
【００２８】
また、この実施形態では遊技プログラムを記憶する記憶手段として、電気的書き換えが可能なフラッシュＲＯＭ２０１を用いているので、特にその記憶内容の変更が容易なフラッシュＲＯＭ２０１に対してもその記憶内容の変更を容易に検出することができる。さらに、不一致時処理部５７０は、両データが一致していない旨の通知をＬＥＤ５８１の点灯で行なうので、両データの不一致が容易に把握できる。なお、光の他に音声情報等での通知でも良い。
【００２９】
さらに、不一致時処理部５７０は、主制御部２００にデータを供給するバスをハイインピーダンス状態とするので、以降、主制御部２００を動作不能とすることができる。
【００３０】
（動作例３）
動作例１では一つのアドレスが主制御部２００が与えられた場合の動作について説明したが、主制御部２００から出力されるアクセス可能な全アドレスが与えられる場合に対しても同様な動作を行なえる。
【００３１】
即ち、比較部５６０は、主制御部２００から出力されるアクセス可能な全アドレスの夫々のアドレスに対する、フラッシュＲＯＭ２０１上のデータ、および、ロジックゲートセル５２０上のデータの一致性を判定し、総て一致した場合以外には不一致時処理部５７０にその旨を通知する。なお、不一致時処理部５７０の動作は先に説明したものと同じである。したがって、この動作例３によれば、全遊技プログラムにおいてその変更が行なわれたか否かを判定することが可能となる。
【００３２】
（動作例４）
この動作例では、主制御部２００から或る特定のアドレスが与えられた場合にのみ比較動作を行なう点に特徴がある。先ず、主制御部２００が或る特定のアドレスを与えるとする。すると、比較部５６０は、主制御部２００から出力される或る特定のアドレスに対する、フラッシュＲＯＭ２０１上のデータ、および、ロジックゲートセル５４０上のデータの一致性を判定し、一致した場合以外には不一致時処理部５７０にその旨を通知する。なお、不一致時処理部５７０の動作は先に説明したものと同じである。一方、この動作例では、この或る特定のアドレスが主制御部２００から出力される場合以外は比較動作自体も行なわれない。
【００３３】
したがって、この動作例４によれば、遊技制御プログラムにおける或る部分の変更が行なわれたか否かを判定することが可能である。例えば賞球払出し、大当り判定等の重要な部分のプログラムの読み出しが行なわれるときに限って、遊技プログラムの変更チェックを行なうようにすることができる。
【００３４】
なお、ロジックゲートセル５４０、比較手段５６０、不一致時処理部５７０、アドレスデコーダ５２０、ゲート５８０、電圧監視部６００、異常時処理部６１０、ゲート６２０，６２１等は総てハードウエアで実現されて、同一ＰＬＤ（プログラマブルロジカルデバイス）上に形成されているので、ロジックゲートセルの内容や比較部５６０の動作や不一致時処理部５７０の動作やアドレスデコーダ５２０の動作等の解析は困難であるため、遊技制御プログラムの変更を検出不能とするための細工を行なうことは極めて困難となる。
【００３５】
しかも、フラッシュＲＯＭ２０１の書き換え活性化端子２５３にその活性化を阻止するための信号が印加されていて、不正行為を阻止した状態で以上の各動作を実現している。
【００３６】
次に、この回路基板４０のケーシング等について説明する。図１に示すような遊技機１００の背面左側の中央部には、回路基板１７が固定支持した回路基板ケース１５が固着される。なお、この遊技機１００としてはパチンコ機やパチスロ機はもちろんのこと、ゲームセンターに配設されるゲーム機等でも良い。
【００３７】
図２の外観図に示すように、この回路基板ケース１５は、合成樹脂等の透明部材で製造された変形困難なケースであり、回路基板４０を固定指示するベース部１０と、このベース部１０で固定支持された回路基板４０を覆うためのカバー部１１とを有して構成される。なお、図２においては、電気配線を外部に引き出すための開口部等は図示省略している。
【００３８】
回路基板ケース１５のベース部１０の短手方向の一側面は長方形状に開放され、また、ベース部１０の内周壁には、回路基板４０を支持するための回路基板用スライド溝１２と、これより鉛直方向で上々のカバー用スライド溝１４とが形成されている。この回路基板用スライド溝１２に沿って回路基板４０が収納体内にスライド挿入され固定支持される。また、カバー用スライド溝１４に沿ってカバー部１１がスライド挿入されてベース部１０にカバー部１１が装着され、ボルト３０でベース部１０とカバー部１１とを締結することで回路基板収納体１５が構成される。かくして、このカバー部１１は、ベース部１０に固定されて回路基板４０を覆う第１の状態と、回路基板４０を覆うことを解除する第２の状態とを取り得るようになっている。
【００３９】
したがって、電気的書き換え可能なフラッシュＲＯＭ２０１（メモリデバイス）が書き換え非活性化状態でベース部１０に固定支持されていると共に、ボルト３０によってこのベース部１０と締結されるカバー部１１が透明であるので、通常状態ではフラッシュＲＯＭ２０１の書き換え等の不正が行われにくくなり、しかも不正が行われてもそれを容易に外観目視等で把握できると共に、異常時処理部６１０が自動的に異常時処理を実行する。
【００４０】
図６に示すように、ベース部１０とカバー部１１とを締結するボルト３０は、ねじ部３０と、これに一体的に形成された頭部３４とからなっていて、ねじ部３０と頭部３４とを接合する接合部３８は細径にされていて、頭部３４を介して所定以上の捩り力を付与すると接合部３８が破損して頭部３４とねじ部３２とが分離されるようになっている。さらに、頭部３４には、その一部を切り欠いて頭部３４先端側に延びる係止片３６が対向して１対形成されており、係止片３６はボルト３０の径方向に拡径・縮径可能となっている。
【００４１】
一方、ベース部１１の底壁にはねじ孔２６が４箇所形成されたボルト案内部材２１が固定され、これに対応して、カバー部１１の下面側には、ねじ孔２６に対応するねじ孔２４が４箇所形成されたボルト案内部材２０が固定されている。また、ボルト案内部材２０には、ねじ孔２４の一部を拡径して係止部（図示せず）が形成されている。さらに、回路基板４０には、ボルト案内部材２０のねじ孔２４とボルト案内部材のねじ孔２６に対応して、ボルト３０が貫通する固定用孔４９が形成されている。したがって、この固定用孔４９によって、ねじ孔２４およびねじ孔２６にボルト３０が螺合されることで、ベース部１０に、回路基板４０とカバー部１１とが固定されることになる。
【００４２】
また、このような固定状態において、ボルト３０の係止片３６がボルト案内部材２０の係止部４８に係止して頭部３４の抜け出しが防止され、さらに接合部３８が破損されると頭部３４とねじ部３２とが分離されてねじ部３２の抜き出しが不能となる。
【００４３】
したがって、係止片３６が拡径して不図示の係止部に係止すると共に、頭部３４がねじ部３２と分離された状態でベース部１０とカバー部１１との締結が行われているので、このベース部１０とカバー部１１とは分離し難く、フラッシュＲＯＭ２０１に対する不正改造等を困難とする。
【００４４】
さらに、ベース部１１に固定されたボルト案内部材２１の裏面側には、ねじ孔２６に対応してスリット（図示せず）が形成されている。必要時にはこのスリットを切除することによって、ねじ孔２６に螺合されているボルト３０をベース部１０の裏面側から操作することができるようになっている。
【００４５】
以上のような構成のボルト３０によるベース部１０およびカバー部１１の締結箇所並びに回路基板４０の固定箇所、即ち、ボルト案内部材２０およびボルト案内部材２１のねじ孔２４およびねじ孔２６並びに固定用孔４９は、所定の検査回数に応じて複数箇所（本実施形態では４箇所）設けられている。このため、回路基板収納体１５を開封した回数、つまり開封履歴が認識可能となる。
【００４６】
したがって、ボルト３０がベース部１０とカバー部１１とを締結状態とするための締結位置を複数設けたので、ベース部１０とカバー部１１との分離を一層困難にすると共に、仮に順次締結位置を変更して締結作業を行なうとその作業履歴が容易に把握できる。
【００４７】
以上本発明の実施の形態について説明してきたが、本発明の要旨を逸脱しない範囲内で、上記実施形態に対して種々の変形や変更を施しても良いことは言うまでもない。
【発明の効果】
以上説明してきたように、本発明によれば、メモリデバイスに印加される電圧信号が、非活性化電圧信号から変化したことが検出された場合に、異常時処理を実行するので、例えば不正等の異常を示す電圧変化があれば異常時処理を実行して不正防止を行うことができるという効果が得られる。
【図面の簡単な説明】
【図１】遊技機１００の背面側の外観図である。
【図２】回路基板ケース２０の外観図である。
【図３】回路基板４０の平面図である。
【図４】フラッシュＲＯＭ２０１の記憶内容の説明図である。
【図５】アドレスデコーダ５２０の動作を説明する説明図である。
【図６】ボルト３０の説明図である。
【図７】他の構成例の説明図である。
【符号の説明】
１０ ベース部
１１ カバー部
１５ 回路基板収納体
２０ ボルト案内部材
２１ ボルト案内部材
２４ ねじ孔
２６ ねじ孔
３０ ボルト
３２ ねじ部
３４ 頭部
３６ 係止片
３８ 接合部
４０ 回路基板
５００ ＰＬＤ（プログラマブルロジカルデバイス）
５１０ 電圧レベルトレラントゲート
５２０ アドレスデコーダ
５３０ 電圧レベルトレラントゲート
５４０ ロジックゲートセル
５６０ 比較部
５７０ 不一致時処理部
５８０ ゲート
５８１ ＬＥＤ
６００ 電圧監視部
６１０ 異常時処理部
６１１ ＬＥＤ
６２０ ゲート
６２１ ゲート

Claims (6)

1. 遊技機制御用の電子デバイスが搭載された回路基板であって、
   遊技機の動作を制御する制御手段と、
   前記制御手段が出力したアドレス信号を入力する入力ポート及び入力されたアドレス信号が指定する情報を前記制御手段に対して出力する出力ポートを有し、印加される電圧信号に応じて記憶内容の書き換えが可能となるメモリデバイスと、
   前記制御手段と前記入力ポートとの間に配設され、前記制御手段から出力された前記アドレス信号を通過させる又は遮断することが可能な第一ゲート回路と、
   前記出力ポートと前記制御手段との間に配設され、前記出力ポートから出力された前記情報を通過させる又は遮断することが可能な第二ゲート回路と、
   記憶内容の書き換えを非活性化させる電圧信号である非活性化電圧信号を前記メモリデバイスに対して印加する電圧信号印加手段と、
   前記メモリデバイスに印加される前記電圧信号を監視する電圧監視手段と、
   前記電圧監視手段により、前記メモリデバイスに印加される前記電圧信号が、前記非活性化電圧信号から変化したことが検出された場合に、異常時処理を実行する異常時処理手段と、を搭載し、
   前記異常時処理手段は、前記異常時処理として、前記第一ゲート回路及び前記第二ゲート回路のそれぞれを遮断状態とすることを特徴とする遊技機用電子デバイス搭載回路基板。
2. 請求項１に記載の遊技機用電子デバイス搭載回路基板において、
   前記異常時処理手段は、
   前記電圧監視手段により、前記メモリデバイスに印加される前記電圧信号が、前記非活性化電圧信号から、記憶内容の書き換えを活性化させる電圧信号である活性化電圧信号に変化したことが検出された場合に、異常時処理を実行することを特徴とする遊技機用電子デバイス搭載回路基板。
3. 請求項１又は２に記載の遊技機用電子デバイス搭載回路基板において、
   前記異常時処理手段は、
   異常時であることを通知するための通知手段を備え、前記異常時処理として、さらに、前記通知手段を作動させることを特徴とする遊技機用電子デバイス搭載回路基板。
4. 請求項１乃至３の内のいずれか一項に記載の遊技機用電子デバイス搭載回路基板において、
   前記電圧監視手段と前記異常時処理手段とを同一ＰＬＤ（プログラマブルロジックデバイス）上に形成して基板上に搭載したことを特徴とする遊技機用電子デバイス搭載回路基板。
5. 請求項１乃至４の内のいずれか一項に記載の遊技機用電子デバイス搭載回路基板において、
   前記メモリデバイスが記憶する情報と同一の内容のデジタル情報をゲート群で成るように構成され、前記制御手段が出力した前記アドレス信号が指示するデジタル情報を出力するロジックゲートセルと、
   前記出力ポートと前記制御手段との間に配設され、前記出力ポートから出力された情報及び前記ロジックゲートセルから出力されたデジタル情報を取得して、両者の一致性を判定する比較処理を実行した後に、当該出力ポートから出力された情報を前記制御手段に対して出力する比較手段と、
   前記比較手段と前記制御手段との間に配設され、前記比較手段から出力された前記情報を通過させる又は遮断することが可能な第三ゲート回路と、
   前記比較手段により、前記両者が一致していないと判定された場合に、不一致時処理を実行する不一致時処理手段と、をさらに搭載し、
   前記不一致時処理手段は、前記不一致時処理として、前記第三ゲート回路を遮断状態とすることを特徴とする遊技機用電子デバイス搭載回路基板。
6. 請求項５に記載の遊技機用電子デバイス搭載回路基板において、
   前記比較手段は、
   前記制御手段が出力した前記アドレス信号が、予め設定した特定のアドレス信号である場合に、前記比較処理を実行することを特徴とする遊技機用電子デバイス搭載回路基板。

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