JPS58148992A - 時計用ｉｃの構造 - Google Patents
時計用ｉｃの構造Info
- Publication number
- JPS58148992A JPS58148992A JP57032150A JP3215082A JPS58148992A JP S58148992 A JPS58148992 A JP S58148992A JP 57032150 A JP57032150 A JP 57032150A JP 3215082 A JP3215082 A JP 3215082A JP S58148992 A JPS58148992 A JP S58148992A
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- JP
- Japan
- Prior art keywords
- chip
- circuit
- data
- timepiece
- main chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、近年、飛躍的に大規模化する多ＩＩａ能電子
時計のＩＯの構造の改良に関する。
時計のＩＯの構造の改良に関する。
近年の電子時針の多機能化においては、アラ−五機能や
ストップウォッチ機能は首う［１ばず、任意の文字を被
数、記憶できるメモ時計や、嶽示体に液晶ドツトマトリ
クス會採用し穴もの壕で、閤品化されている。
ストップウォッチ機能は首う［１ばず、任意の文字を被
数、記憶できるメモ時計や、嶽示体に液晶ドツトマトリ
クス會採用し穴もの壕で、閤品化されている。
ところが、この多機能化に従い、従来、５謡平方、ある
い１４６ｗｍ平方の１チツプＬＢＸで実現されていたも
のが、８ｓ１平方以上のＬＳＩでなければ実現できない
までになっている。そして、 ５ｓ１１平方以上のＬ
ＳＩは、製造時の歩留り等の関係で非常に高価、かつ複
雑罠なっている。
い１４６ｗｍ平方の１チツプＬＢＸで実現されていたも
のが、８ｓ１平方以上のＬＳＩでなければ実現できない
までになっている。そして、 ５ｓ１１平方以上のＬ
ＳＩは、製造時の歩留り等の関係で非常に高価、かつ複
雑罠なっている。
本発明は、以上の欠点を解消するため、従量、１テツプ
で構成されていた時計用工０會、制御部と表示ｓＫ分割
し、２チツプで構成することを＠的とする。ｔ７ｔ、時
針のような工ＯＫ１！求される低消費電力化のため、表
示が変化する時だけ主チップから副チップへ表示データ
を転送することを目的とする。
で構成されていた時計用工０會、制御部と表示ｓＫ分割
し、２チツプで構成することを＠的とする。ｔ７ｔ、時
針のような工ＯＫ１！求される低消費電力化のため、表
示が変化する時だけ主チップから副チップへ表示データ
を転送することを目的とする。
以下、図面に従って本発明の詳細な説明をする。
第１図は、ドツトマトリクス表示体を採用した電子時ｌ
Ｆ用ＩＯにおける本発明の実施例である。
Ｆ用ＩＯにおける本発明の実施例である。
１００ｉｊ主チツプ、１０１はタイミング発生回路、１
０２ ｒｉ ＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｎｏ
ｒｙ） １０３のアドレスを指定するアドレスデコーダ
、１０４はＲＯＭ１０３の内容を解読するインストラク
ンヨンデコーダ、１０５は演簀用ＲＡ Ｍ （Ｒａｎｄ
ｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ）、１０６［ＡＬＵ
、１０７［転送用ＲＡＭ、１０８［＄１の転送タイミン
グ制御回路、１０９はドツトパターン発生用のデコーダ
、１１０はストローブ信号発生回路である。
０２ ｒｉ ＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｎｏ
ｒｙ） １０３のアドレスを指定するアドレスデコーダ
、１０４はＲＯＭ１０３の内容を解読するインストラク
ンヨンデコーダ、１０５は演簀用ＲＡ Ｍ （Ｒａｎｄ
ｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ）、１０６［ＡＬＵ
、１０７［転送用ＲＡＭ、１０８［＄１の転送タイミン
グ制御回路、１０９はドツトパターン発生用のデコーダ
、１１０はストローブ信号発生回路である。
２ｏｏはＩＩＩチップ、２０１け第２の転送タイミング
制御回路、２（Ｍ２ｉｊ書き込みと読み出しが可能な記
憶回路群、２０６は信号線駆動回路、２０４は走ｆ線駆
動回路であり、３００はドツトマトリクス表示体である
。
制御回路、２（Ｍ２ｉｊ書き込みと読み出しが可能な記
憶回路群、２０６は信号線駆動回路、２０４は走ｆ線駆
動回路であり、３００はドツトマトリクス表示体である
。
主チップ１００は、時計の計数処理ａｔプログラム的に
処理する、いわゆるＣＰＵチップであり、タイミング発
生回路１０１からタインンダ信号がアドレスデコーダ１
０２に１！’綬される。アドレスデコーダ１０２は、タ
イ２ング慣号に応じてＲＯＭ１０３の了ドレスを順次選
択する。ＲＯＭ１０１は、時計処理に必要なインストラ
クションがコード化されて記憶されており、アドレスデ
コーダ１０２に応じて順次インストラクションをインス
トラクションデコーダ１０４へ転送する。インストラク
ションデコーダ１０４Ｆｉ、ＲＯＭｌ０Ｍのコードを解
読し、各制御ラインを出力する。
処理する、いわゆるＣＰＵチップであり、タイミング発
生回路１０１からタインンダ信号がアドレスデコーダ１
０２に１！’綬される。アドレスデコーダ１０２は、タ
イ２ング慣号に応じてＲＯＭ１０３の了ドレスを順次選
択する。ＲＯＭ１０１は、時計処理に必要なインストラ
クションがコード化されて記憶されており、アドレスデ
コーダ１０２に応じて順次インストラクションをインス
トラクションデコーダ１０４へ転送する。インストラク
ションデコーダ１０４Ｆｉ、ＲＯＭｌ０Ｍのコードを解
読し、各制御ラインを出力する。
ＲＡＭ１０５Ｆｉ、時計処１１に必要な計数値等を記憶
するためのもので、その出力はムＬ０１０４へ接続され
る＊ Ａ Ｌ ［Ｔ ” ’ Ｆｉ、演算回路であり、
必要に応じてＲＡＭ１０５のデータを加減算する。
するためのもので、その出力はムＬ０１０４へ接続され
る＊ Ａ Ｌ ［Ｔ ” ’ Ｆｉ、演算回路であり、
必要に応じてＲＡＭ１０５のデータを加減算する。
ムＬＵ１０６の出力は、ＲＡＭ１０５とＲＡＭ１０７へ
接続される。
接続される。
ＲＡＭ１０７は、表示データ転送用の配憶回路であり、
どの！！ボ桁へどういうデータを一示するかｆ配憶して
いる、いわゆる一時的データ保持の働きをし、通常、表
示桁に応じて順序よくデータが保持される。そして、転
送タイミング制御回路１０８の出力に応じて、ＲＡＭ
１０７の内容Ｆｉ表示桁の順番に順序よく出力される。
どの！！ボ桁へどういうデータを一示するかｆ配憶して
いる、いわゆる一時的データ保持の働きをし、通常、表
示桁に応じて順序よくデータが保持される。そして、転
送タイミング制御回路１０８の出力に応じて、ＲＡＭ
１０７の内容Ｆｉ表示桁の順番に順序よく出力される。
ＲＡＭ１０７の出力にデコーダ１０９へ接続され、この
デコーダ１ｏ９ｉＪＲムＭ１０７のデータをドツトパタ
ーンに変換する。デコーダ１０９の出力は、ドツトパタ
ーンデータであり、５ビツトのデータとなり副チップ２
００へ接続さねる。
デコーダ１ｏ９ｉＪＲムＭ１０７のデータをドツトパタ
ーンに変換する。デコーダ１０９の出力は、ドツトパタ
ーンデータであり、５ビツトのデータとなり副チップ２
００へ接続さねる。
ストローブ信号発生回路１１ｏ１１、インストラクンヨ
ンデコーダ１０４の信号を受け、ストローブ信号（ＳＴ
Ｂで図示する）全軸チップ２００へ与える。
ンデコーダ１０４の信号を受け、ストローブ信号（ＳＴ
Ｂで図示する）全軸チップ２００へ与える。
マタ、インストラクションデコーダ゛からｉｆ、ａｌｌ
チップ２００への転送開始のトリガであるＴＲＧ信号を
出力し、ＴＲＧ信烏に、制チップ２００と転送タイミン
グ制＠ｌ［ｇ％ １０８の１ｊセツト端子と、ス）ロー
ブ信号発生回路１１０へ接続される。
チップ２００への転送開始のトリガであるＴＲＧ信号を
出力し、ＴＲＧ信烏に、制チップ２００と転送タイミン
グ制＠ｌ［ｇ％ １０８の１ｊセツト端子と、ス）ロー
ブ信号発生回路１１０へ接続される。
ここで、タイミング関係に注目すると、転送タイミング
制御回路１０８へ入力するクロック（ＯＬで図示する）
は、約８ＫＩ（ｍ程度の信号であり、第２図に示すよう
なタイきングである。そして、インストラクションデコ
ーダ１０４から出力されるＴＲＧ信号は転送開始のトリ
ガ信号であり、第２図にそのタイミングを示す。
制御回路１０８へ入力するクロック（ＯＬで図示する）
は、約８ＫＩ（ｍ程度の信号であり、第２図に示すよう
なタイきングである。そして、インストラクションデコ
ーダ１０４から出力されるＴＲＧ信号は転送開始のトリ
ガ信号であり、第２図にそのタイミングを示す。
一１ｑ、ＴＲＧ＠号を受けて転送タイミング制御回路１
０８が起動、かつストローブ信号発生回路１１０の起動
がかかる。ストローブ信号８テＢＦｉ第２図に示すタイ
ミングで発生する。また、転送タイミング制御回路１０
８のタイミングに応じて、デコーダ１０９の出力（５ピ
ツトデータ）が、第２図のＤＡＴＡｌからＤＡＴム５１
で示すタイミングで出力される。
０８が起動、かつストローブ信号発生回路１１０の起動
がかかる。ストローブ信号８テＢＦｉ第２図に示すタイ
ミングで発生する。また、転送タイミング制御回路１０
８のタイミングに応じて、デコーダ１０９の出力（５ピ
ツトデータ）が、第２図のＤＡＴＡｌからＤＡＴム５１
で示すタイミングで出力される。
ここで、ＤＡＴＡＩからＤＡＴム５は、第４ｇのドツト
パターンに示すようなデータであり、第４図（図では数
字２０ドツトハターン）のパターン管機にスライスした
ものである。つまＪ）、ｔ。
パターンに示すようなデータであり、第４図（図では数
字２０ドツトハターン）のパターン管機にスライスした
ものである。つまＪ）、ｔ。
のタイミングでは、数字２のスライスし大最上段の点灯
データが５ビツトパラレルで転送される。
データが５ビツトパラレルで転送される。
次に、副チップ２００の構成管説明する。
転送タイミング制御回路２０１は、ＯＴＪＭＷ’ｔがク
ロックとして接続され、ＴＲＧ信号が１１セツト趨へ従
続さｈる。つま抄、主チツプ１０口内の転送タイミング
制御回路１０８と、副チップ２００内の転送タイミング
制御回路２０１０回路構成、及びタイミングは、壕った
く同一である。
ロックとして接続され、ＴＲＧ信号が１１セツト趨へ従
続さｈる。つま抄、主チツプ１０口内の転送タイミング
制御回路１０８と、副チップ２００内の転送タイミング
制御回路２０１０回路構成、及びタイミングは、壕った
く同一である。
５ビツトデータ（太線で示す）は、記憶回路群２０２内
の各ブロック分けされ次ブロックへ接続される。
の各ブロック分けされ次ブロックへ接続される。
ここで、ＤＡＴＡｌからＤＡＴＡ５の各ビットラインは
、第３１に示すような接続になっている、つまり、ブロ
ック分けされた記憶回路群２０２の１ブロツクは、タイ
ミングｔｏ−ｔｎ のいずれかで制御される５ビツト
ラツチである。第５因のタイミングｔｏで書き込まれる
データは、５ビツトパラレルのドツトパターンの一部で
ある。そして、この記憶回路群２０２内に配置される記
憶回路の総ビット数は、ドツトマトリクス表示体３００
に配電これる総画票数と同数である。
、第３１に示すような接続になっている、つまり、ブロ
ック分けされた記憶回路群２０２の１ブロツクは、タイ
ミングｔｏ−ｔｎ のいずれかで制御される５ビツト
ラツチである。第５因のタイミングｔｏで書き込まれる
データは、５ビツトパラレルのドツトパターンの一部で
ある。そして、この記憶回路群２０２内に配置される記
憶回路の総ビット数は、ドツトマトリクス表示体３００
に配電これる総画票数と同数である。
記憶回路群２０２内の各ブロックは、転送タイミング制
御回路２０１から得られるタイミングｔ Ｏ＝ ｔ ｎ
と、主チップ１００から入力されるＢＴＢｆｌｔ号
のアンド条件で、５ピツＦパラレルドツトパターンが書
き込まれる。つ壇抄、シリアル転送された５ビツトデー
タが、記憶回路群２０２へ順番に記憶される。
御回路２０１から得られるタイミングｔ Ｏ＝ ｔ ｎ
と、主チップ１００から入力されるＢＴＢｆｌｔ号
のアンド条件で、５ピツＦパラレルドツトパターンが書
き込まれる。つ壇抄、シリアル転送された５ビツトデー
タが、記憶回路群２０２へ順番に記憶される。
記憶回路群２０２の出力群は、信号＊ｍ勤回路２０３へ
接続され、信号線駆動回路２０５の出力群に、ドットマ
） ＋１クス表示体５００の信号線（縦ライン）へ接続
される。ｔた、転送タイミング制御回路２０１の途中段
から所定の信号（ｆＦ−とえば６４ＨＩｌｌ）が走査線
駆動回路２０４へ入力される。走査線駆動回路の出力群
はドツトマトリクス表示体５００の走査線（横ライン）
へＩｉＩ綬される。
接続され、信号線駆動回路２０５の出力群に、ドットマ
） ＋１クス表示体５００の信号線（縦ライン）へ接続
される。ｔた、転送タイミング制御回路２０１の途中段
から所定の信号（ｆＦ−とえば６４ＨＩｌｌ）が走査線
駆動回路２０４へ入力される。走査線駆動回路の出力群
はドツトマトリクス表示体５００の走査線（横ライン）
へＩｉＩ綬される。
ところで、記憶回路群２０２の読み出しタイミングは図
示しないが、これは走査＃（横ライン）の駆動タイミン
グに従って、記憶回路群２０２の最上段−列から順番に
下へ移動、かつ読み出される。
示しないが、これは走査＃（横ライン）の駆動タイミン
グに従って、記憶回路群２０２の最上段−列から順番に
下へ移動、かつ読み出される。
以上説明したように、本発明ケ用いれば、大規模ＬＳＩ
の製造歩留Ｆ）？低下させず、多機能化が期待でき、か
つ、時計のように１秒毎にしか表示が変化し２ないよう
なものＫＶｉ、１秒毎に表示データを瞬間的Ｖこ転送す
るため、低消費富力化が期待できる、１定、制チップに
、主にラッチとドライバで構成されるた杓、他の機種の
表示用チップとして利用できる。つまり、主チップの回
路を若干を史するだけで異なる時計仕様が実現で真る。
の製造歩留Ｆ）？低下させず、多機能化が期待でき、か
つ、時計のように１秒毎にしか表示が変化し２ないよう
なものＫＶｉ、１秒毎に表示データを瞬間的Ｖこ転送す
るため、低消費富力化が期待できる、１定、制チップに
、主にラッチとドライバで構成されるた杓、他の機種の
表示用チップとして利用できる。つまり、主チップの回
路を若干を史するだけで異なる時計仕様が実現で真る。
なお、本妻栴例では、主チップと副チップを接続するデ
ータ４！Ｉ！ｄ５ビツトであるが、周波数が許嘔れれば
、１ビツトデータ會高速でシリアル転送してもよい、そ
の逆もまた可である。
ータ４！Ｉ！ｄ５ビツトであるが、周波数が許嘔れれば
、１ビツトデータ會高速でシリアル転送してもよい、そ
の逆もまた可である。
第１図に本発明の一実施例１を示すブロック図、第２図
は第１図における転送タイミング図、第５図ｄ副チップ
内の詳細層、第４図にトンドパターン図である。 １００・・・・・・主チップ １０１・・・・・・タイミング発生回路１０２・・・・
・アドレスデコーダ １０５・・・・・・ＲＯＭ １０４・・・・・・インストラクンヨンデコーダ１０５
．１０７・・ＲＡＭ １０６・・・・・・ＡＬＵ１
０８．２０１・・・転送タイミング発生回路１０９・・
・・・・デコーダ １１０・・・・・・ストローブ信号発生回路２００・・
・・・・副チップ ２０２・・・・・・記憶回路群２
０３・・・・・信号線駆動回路 ２０４・・・・・・走査線駆動回路 ５００・・・・・・ドツトマトリクス表示体以上 出願人 株式会社第二精工舎 代理人 弁理士 最上 務
は第１図における転送タイミング図、第５図ｄ副チップ
内の詳細層、第４図にトンドパターン図である。 １００・・・・・・主チップ １０１・・・・・・タイミング発生回路１０２・・・・
・アドレスデコーダ １０５・・・・・・ＲＯＭ １０４・・・・・・インストラクンヨンデコーダ１０５
．１０７・・ＲＡＭ １０６・・・・・・ＡＬＵ１
０８．２０１・・・転送タイミング発生回路１０９・・
・・・・デコーダ １１０・・・・・・ストローブ信号発生回路２００・・
・・・・副チップ ２０２・・・・・・記憶回路群２
０３・・・・・信号線駆動回路 ２０４・・・・・・走査線駆動回路 ５００・・・・・・ドツトマトリクス表示体以上 出願人 株式会社第二精工舎 代理人 弁理士 最上 務
Claims (2)
- （１）少なくとも発蚕２分局、制御回路、及び表示回路
力・ら構成される時計用ＩＣＶＣおいて、前記見損１分
属、制御回路ケ主チップに内蔵し、前記表示回路全副チ
ップに内蔵し、前記主チップと副チップを複数の市気的
接続手段で接続することによね時計機能を満足するよう
にしたことを特徴とする時計用ＩＣの構造。 - （２） ％＃！Ｆｎ４求の範囲第１項において、嗣チ
ップ内には少なくとも、表示すべきデータの記憶をする
記憶（ロ）路と、前記配憶回路の記憶内容をＩ［接、あ
るいＦｉ変換して表示する駆動回路と、主チップから転
送されるデータを所定の記憶回路へ記憶する皮めの制御
回路管含み、前虻主チップと一１１チップのタイミング
的同期を行なう同期手段を設け、主チップから転送する
データは７リアル転送とすることを特徴とする時針用Ｘ
Ｃの構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032150A JPS58148992A (ja) | 1982-03-01 | 1982-03-01 | 時計用ｉｃの構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032150A JPS58148992A (ja) | 1982-03-01 | 1982-03-01 | 時計用ｉｃの構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58148992A true JPS58148992A (ja) | 1983-09-05 |
Family
ID=12350875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032150A Pending JPS58148992A (ja) | 1982-03-01 | 1982-03-01 | 時計用ｉｃの構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0707316A3 (en) * | 1994-10-11 | 1998-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconducteur device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5151371A (ja) * | 1974-10-31 | 1976-05-06 | Citizen Watch Co Ltd | |
| JPS5267368A (en) * | 1975-12-01 | 1977-06-03 | Seiko Epson Corp | Fully electronic multi-functioning wristwatch |
| JPS5296886A (en) * | 1976-02-09 | 1977-08-15 | Citizen Watch Co Ltd | Portable electronic unit having electromism display set |
-
1982
- 1982-03-01 JP JP57032150A patent/JPS58148992A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
| EP0707316A3 (en) * | 1994-10-11 | 1998-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconducteur device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| US6064585A (en) * | 1994-10-11 | 2000-05-16 | Matsushita Electric Industrial Co. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| US6313493B1 (en) | 1994-10-11 | 2001-11-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| EP1154434A1 (en) * | 1994-10-11 | 2001-11-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| EP1376593A1 (en) * | 1994-10-11 | 2004-01-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
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