KR870000723Y1 - 논리집적회로에서 발생되는 디스플레이용 병렬신호의 직렬전송 및 병렬신호로의 환원회로 - Google Patents

Abstract

내용 없음.

Description

논리집적회로에서 발생되는 디스플레이용 병렬신호의 직렬전송 및 병렬신호로의 환원회로

제1도는 종래의 7세그멘트선을 갖는 병렬 데이터 전송회로의 블럭도.

제2도는 본 고안에 따른 1선으로 구성된 직렬데이터 전송회로의 블럭도.

제3a도는 디지트 클럭 발생회로의 구체회로도.

제3b도는 제3a도의 각부의 신호타이밍도.

제4도는 직렬데이터 발생회로의 구체회로도.

* 도면의 주요부분에 대한 부호의 설명

4 : 직렬 데이터 발생회로 5 : 표시드라이버회로

6 : 디지트클럭발생회로 11 : RS플립플롭

18 : 래치회로 A~A₇,O₁,A₈,A₉: 게이트회로

본 고안은 논리집적회로에서 발생된 데이터 신호를 표시용신호로 변환하는 회로에 관한 것으로 특히논리직접회로에서 출력하는 데이터신호를 직렬 신호로 변환하고 다시 병렬신호로 변환히는 회로에 관한 것이다.

통상적으로 논리직접회로에서 처리된 숫자 또는 간단한 문자의 데이터신호가 사람의 눈으로 인식되게 하기 위하여는 이 신호를 숫자 또는 문자의 표시신호로 변환하고 표시기에 입력해야 한다. 그러기 위하여는 논리집적회로에서 출력하는 상기 데이터신호가 7세그멘트 디코오더를 통해 디코오딩되고 7개의 신호전송선을 따라 표시드라이버회로까지 전송된 후 이 표시드라이버회로에 의해 래치신호로 래치되고 표시기 구동전압으로 변환되어 표시기에 숫자 또는 문자로 표시되게 구성되어 있었다.

예를들어, 종래와 같이 논리집적회로에서 발생한 4비트의 데이터신호를 7세그멘트 신호로 표시하기 위해 표시드라이버회로까지 전달하는 회로를 블럭으로 표시하면 제1도와 같다. 즉, 논리집적회로(1)에서 출력하는 숫자 또는 문자의 4비트 데이터 신호가 7세그멘트 디코오더(2)에 의해 7세그멘트 표시용신호로 변환되고 7개의 신호전송선을 따라 표시드라이버회로(3)에 입력되며 표시드라이버회로(3)는 입력된 표시용 신호를 저장하고 래치클럭 f에 의해 래치시켜 도시하지 않은 표시기로 논리집적회로에서 발생된 데이터를 표시하게 되어 있었다.

따라서 논리집적회로(1)와 7세그멘트 디코오더(2)와 표시드라이버회로(3)가 동일반도체칩상에 구성되는 집적회로에 있어서는 7세그멘트 디코오더(2)와 표시드라이버회로(3)가 멀리 떨어지게되면 7세그멘트 디코오더(2)의 7개의 출력신호 전송선이표시드라이버회로(3)까지 차지하는 면적이 대단히 커져서 칩의 크기가 커지게되며 따라서 한개의 웨이퍼에서 생산되어 나오는 칩의 갯수도 적어지게 된다.

한편 표시기 드라이버회로를 분리하여 7세그멘트 디코오더를 가지는 집적회로와 별개의 집적회로로 하면 상기의 결점은 해소할 수 있다 할 수 있어도 이는 사용자가 이용도에 맞는 한싸을 구입하여 프린트기판상에 도선연결을 하여 사용해야 하기 때문에 사용자의 불편과 소자비용의 부담가중 등 많은 결점을 갖게된다.

본 고안의 목적은 신호전송선이 차지하는 면적을 축소할 수 있는 표시용신호전송방식의 회로를 제공함에 있다.

본 고안의 또 다른 목적은 논리집적회로에서 출력하는 데이터신호를 2상의 클럭펄스를 사용하여 표시용 직렬신호로 변환하고 다시 병렬신호로 변환하는 회로를 제공함에 있다.

따라서 본 고안은 논리집적회로에서 출력하는 4비트 신호를 7세그멘트 신호로 변환하고 디지트클럭발생회로에서 출력하는 7세그멘트 타이밍신호와 함께 직렬신호로 변환하는 직렬데이터 발생회로와 이 직렬데이터 발생회로에서 출력하는 직렬데이터와 상기 디지트클럭 발생회로에서 출력하는 디지트클럭을 입력하여 상기 직렬데이터를 병렬데이터로 변환하는 시프트레지스터와 표시기구동용 표시드라이버로 이루어지는 표시드라이버회로로 구성되는 것을 특징으로 한다.

이하 도면을 참조하여 본 고안을 상세히 설명한다. 제2도는 본 고안에 따른 데이터신호를 표시용직렬신호로 변환하여 표시용병렬신호로 출력하는 직렬데이터 전송회로의 블럭도이다.

도면중 디지트클럭 발생회로(6)는 논오버랩핑 2상 신호 CLS₂와 도시하지 않은 논리집적회로에서 출력하는 직렬데이터발생 제어신호 REQ를 입력으로하여 7세그멘트 클럭신호 SCL와 디지트클럭 DC를 발생하는회로이다. 제2도의 디지트클럭 발생회로(6)의 구체화된 회로는 제3a도와 같이 구성된다.

제3a도중 8단 시프트레지스터(13)는 7세그멘트 출력단자 A~G와 마스터 리세트단자(8) 및 항상 "0"상태로 유지된 데이터 입력단자(21)와 클럭펄스 이력단자(19) 및 리세트단자(20)를 갖고 있으며 래치회로(18)는 클럭신호 CLK₁과 상기 마스터 리세트단자(8)의 출력신호 MR를 입력으로하고 그 출력은 인버어터 I를 통해 리세트단자(20)와 접속된다. RS플립플롭(11)은 상기 인버어터의 출력신호를 세트단자 S로 입력하고 도시하지 않은 논리집적회로에서 발생하는 직렬데이터 발생제어신호 REQ와 상기 인버어터 출력신호를 입력으로하는 낸드게이트 MA₁을 통해 RS 플립플롭리세트단자 R에 입력하여 출력단자 Q로 RS플립플롭 출력신호 RSQ를 출력한다.

또한 RS 플립플롭 출력신호 RSQ는 논오버랩핑 2상 클럭 CLK₁,CLK₂와 함께 앤드게이트 A₈,A₉로 입력하며 앤드게이트 A₉의 출력은 8단 시프트레지스터(13)의 클럭펄스 입력단자(19)로 이력되고 앤드게이트 A₈의 출력은 8단 시프트 레지스터의 7세그멘트 출력단자 A~G에서 출력하는 신호와 함께 앤드게이트 A₁~A₇에 입력되어 그 출력은 각각 오아게이트 O₁에 입력된다.

따라서 제2도의 오버랩핑 2상 클럭신호 CSL₂, 7세그멘트 클럭신호 SCL, 및 디지르클럭은 제3도의 오버랩핑 2상 클럭 CLK₁, CLK₂, 8단시프트레지스터(13)의 7세그멘트 출력단자 A~G에서 출력하는 신호 A~g, 오아게이트 O₁에서 출력하는 신호에 각각 대응된다.

제3b도는 제3a도의 각부의 작동펄스타이밍도로서 제3(a)도는 논오버랩핑 2상 클럭중 CLK₂, 제3(b)도는 CLK₁의 클럭펄스이며 제3(c)도는 RS 플립플롭(11)의 출력신호 RSQ, 제3(d)도~제3(h)도는 8단 시프트레지스터(13)의 7세그멘트 출력단자 A~G에서 출력하는 신호 A~g에 각각 대응하며 제3(i)도는 래치회로(18)에서 출력하는 신호 MRD, 제3(j)도는 오아게이트 O1에서 출력하는 디지트클럭 DC 제3(k)도는 도시하지 않은 논리집적회로에서 출력하는 직렬데이터 발생제어신호 REQ의 타이도들이다.

제3a도의 디지트클럭 발생회로(6)의 작동관계를 제3b도의 타이밍도를 참조하여 상세히 상술한다.

한 블록의 직렬데이터를 발생시키고 난후에는 인버어터 I의 출력신호는 로직 로우(이하 "0" 상태라한다)의 상태로되고 리세트단자(20)에 리세트신호를 전달시켜 8단 시프트레지스터의 A세그멘트 출력단자의 출력신호 A는 로직하이(이하 "1"상태라 한다). b~G세그멘트 출력단자의 출력신호 b~g 및 마스터리세트단자(8)의 출력신호 MR은 "0"상태가 되며 그후 신호는 "1"의 상태(MRD는 "0"상태)가 된다. 이 상태에서 다시 직렬데이터의 발생을 원할때 낸드게이트 NA₁에 "1"상태의 직렬데이터 발생 제어신호 REQ를 입력시키게되면 플립플롭(11)의 출력신호 RSQ는 "1"상태가 되고는 오버랩핑 클럭 OLK₁,OLK₂를 앤드게이트 A₈및 A₉가 받아들이게되고 8단 시프트레지스터(13)의 클럭입력단자(19)로 제3B(a)도의 클럭펄스 CLK₂가 입력하며 제3B(b)도의 클럭펄스 CLK1이 앤드게이트 A₁~A₇로 입력된다. 따라서 8단 시프트레지스터(13)의 7세그멘트 출력단자 A~G의 출력신호 A~g와 마스터리세트단자(8)의 출력신호 MR은 제3B(d)도~제3B(h)도와 같이 시프트되어 출력된다. 따라서 마스터리세트단자(8)의 출력신호 MR이 "1"의 상태가 되어서 래치회로(18)로 입력하면 클럭펄스 CLK₁에 의해 래치되고 클럭펄스 CLK₂의 반주기만큼 지연되어 래치회로 출력단에 MRD의 신호로 나타나서 제3B(i)도와 같이 된다. 래치회로(18)의 출력신호 MRD가 "1"의 상태가 되면 인버어터 I의 출력신호는 "0"의 상태가 되고 8단 시프트레지스터(13)의 리세트단자(20)로 상술한 리세트신호가 입력되어 7세그멘트 출력단자 A~G의 출력신호는 A신호가 "1"상태 b~g의 신호 및 마스터리세트단자(8)의 출력신호 MR가 "0"의 상태가 되며 RS 플립플롭(11)의 출력신호 RSQ는 제3B(c)도와 같이 직렬신호발생제어신호 REQ의 상태와 관계없이 "0" 상태가되고 클럭신호 CLK₁및 CLK₂의 입력이 앤드게이트 A₈,A₉에 의해 방해된다. 또한 MR 신호가 "0" 상태가 되면 클럭펄스 CLK1에 의해 래치되고 신호는 "1"의 상태가 되며 8단 시프트레지스터(13)를 세트시켜 다음의 직렬신호 발생제어신호의 입력을 대기하게 된다.

따라서 RS 플립플롭(11)의 출력신호 RSQ가 "1"상태일 때 7세그멘트신호 A~g와 앤드게이트 A₈의 출력신호가 되는 클럭신호 CLK₁이 앤드게이트 A₁~A₇에 입력하고 그 출력이 오아게이트 O₁에 입력하면 그 출력인 디지트클럭 DC는 제3B(j)도와 같은 7개의 클럭펄스열을 얻게되며 이 디지트클럭 DC는 후술하는 제1도의 표시드라이버회로(5)의 클럭펄스로 사용된다. 또한 이때의 8단 시프트레지스터(13)의 7세그멘트 출력신호 A~g는 제1도의 7세그멘트 클럭신호 SCL로 되며 후술하는 직렬데이터 발생회로(3)의 직렬데이터 발생 클럭펄스로 사용된다.

한편 직렬신호발생 제어신호 REQ는 제1도의 직렬데이터 발생회로(3)의 7세그멘트 디코오더가 데이터를 입력하여 병렬데이터가 발생했을 때 "1"의 상태가되고 제3b도의 래치회로(18)의 출력신호 MRD가 "1"의 상태일 때 "0"의 상태가 되는 것이 바람직하다.

제1도의 직렬데이터 발생회로(4)는 도시되지 않는 4비트 데이터신호 DL₄와 디지트 클럭발생회로(6)로 부터 출력하는 상술한 7세그멘트 클신럭호 SCL을 입력하여 1개의 출력선으로 직렬데이터 신호 SDL을 출력하는 회로로서 그 구체화된 회로는 제4도와 같다.

제4도의 직렬데이터 발생회로(4)는 4비트 데이터신호 DL₄를 입력하여 7세그멘트 병렬데이트를 출력하는 7세그멘트 디코오더(10)와 디지트클럭발생회로(6)의 8단 시프트레지스터(13)의 7세그멘트 출력단자 A~G와 상기 7세그멘트 디코오더(10)의 병렬데이터 출력단자(28~34)을 각각 입력으로하는 7개의 앤드게이트 A₁₀~A₁₆와 이 앤드게이트 A₁₀~A₁₆의 출력을 입력으로하는 노아게이트 NO₂로 구성된다.

따라서 직렬데이터 발생회로(4)는 도시되지 않은 논리집적회로에서 출력하는 숫자 또는 문자의 데이터 신호 DL₄를 입력하여 7세그멘트 디코오더(10)로 병렬데이터신호로 변환하여 대기시키고 상술한 디지트클럭발생회로(6)의 출력인 7세그멘트 클럭신호 A~g를 앤드게이트 A₁₀~A₁₆에 입력시키면 노아게이트 NO₂의 출력을 통해 7세그멘트 디코오더(10)의 병렬데이터신호가 직렬데이터신호 SDL로 되어 출력하고 표시드라이버회로(5)에 입력된다.

제1도의 표싣라이버회로(5)는 직렬데이터 발생회로(4)로부터 출력하는 직렬데이터신호 SDL과 디지트 클럭 발생회로(6)에서 출력하는 디지트클럭 DC를 입력하여 상기 직렬데이터를 저장하고 병렬데이터 신호로 출력하여 표시드라이버(40)를 구동하는 회로이며 이에 대한 구체회로도는 제5도에 도시한 바와 같다.

제5도에 표시드라이버회로(5)는 7개의 D플립플롭 D₁~D₇으로 구성된 시프트레지스터와 이 각각의 D플립플롭 D₁~D₇에서 출력하는 7세그멘트 병렬신호를 입력으로하는 표시드라이버(40)로 구성된다.

전체적인 작동관계를 상술하면 하기와 같다. 예를들어, 논리집적회로에서 출력하는 4비트 데이터 신호 DL₄가 "ㄹ"를 표시하기 위한 데이터신호라 가정한다. 이 데이터신호 DL4는 직렬데이터 발생회로(4)에 입력하여 제4도의 7세그멘트 디코오더(10)의 병렬데이터 출력단자(28)부터 (34)까지 순서로 1 1 0 1 1 0 1의 병렬데이터가 7세그멘트 직렬데이터 발생회로(4)에 대기하고 있게된다. 이때 제3a도의 직렬신호 발생제어신호 REQ가 제3B(k)도와 같이 "1"의 상태가 되면 제3b(d)도~제3b(g)도의 신호 A~g가 제4도의 앤드게이트 A₁₀~A₁₆으로 입력하면서 앤드게이트 A₁₀~A₁₆은 상기신호 A~g에 의해 차례로 인에이블되어 노아게이트 NO₂의 출력신호인 직렬데이터신호 SDL은 0 0 1 0 0 1 0의 순의직렬 신호로 된다. 이 직렬데이터신호 SDL은 제5도의 표시드라이버회로(5)의 7세그멘트 시프트레지스터에 입력되며 동시에 제3B(j)도와 같은 디지클럭 DC가 클럽입력으로 입력된다. 따라서 D플립플롭으로 구성된 7세그멘트 시프트레지스터의 반전 출력은 이 순서로 1 0 1 1 0 1 1로 저장되며 이 신호가 표시드라이버회로(40)로 입력하며 표시기 구동신호를 발하여 도시되지 않은 표시기에 "ㄹ"을 표시하게 된다.

상술한 바와 같이 본 고안은 논리집적회로에서 출력하는 데이터신호를 1개의 선으로 직렬신호로하여 멀리까지 전송할 수 있으므로 종래의 7세그멘트선을 갖는 집적회로보다 그 크기가 감소될 수 있으며 저렴한 가격으로 사용자에 봉사할 수 있는 유리함이 있게 된다.

Claims (2)

1. 논리집적회로에서 출력하는 표시용 데이터 신호를 변환하여 7세그멘트 표시기에 입력시키는 7세그멘트 병렬신호로 변환하는 회로에 있어서, 논오버랩핑 2상 클럭과 논리집적회로에서 출력하는 직렬데이터 발생 제어신호(REQ)를 입력하여 7세그멘트 타이밍신호(A~g)와 디지트클럭(DC)을 발생하는 디지트클럭 발생회로(6)와, 논리집적회로에서 출력하는 표시용 데이터신호(DL₄)를 입력하여 7세그멘트 신호로 변환하는 7세그멘트 디코오더와 상기 디지트클럭발생회로(6)에서 출력하는 7세그멘트 타이밍신호(A~g) 및 상기 7세그멘트 디코오더의 출력을 입력하는 게이트회로(A₁₀~A₁₆,NO₂)를 구비하여 직렬데이터 신호를 출력하는 직렬데이터발생회로(4)와, 상기 직렬데이터신호와 상기 디지트클럭발생회로(6)의 디지트클럭(DC)을 입력하여 상기 직렬데이터를 병렬데이터로 변환하는 시프트레지스터(D₁~D₇)와 표시드라이버(40)로 이루어지는 표시드라이버회로(5)로 구성된 것을 특징으로하는 데이터 직렬 전송회로.
2. 제1항에 있어서, 8단 시프트레지스터(13)를 구비하는 디지트클럭 발생회로(6)가 상기 시프트 레지스터(13)의 마스터세트신호와 클럭펄스(CLK₁)을 래치신호로 사용하는 래치회로(18)와, 상기 래치신호의 출력신호를 시프트레지스터의 리세트신호로 사용하며 이 신호와 직렬데이터 발생 제어신호(REQ)를 입력으로하는 RS 플립플롭(11)와, RS 플립플롭의 출력신호를 입력으로 하여 논오버랩핑 2상 신호의 입력을 제어하는 게이트회로(A₈, A₉) 및 상기 시프트 레지스터의 7세그멘트 출력신호(A~g)와 상기 게이트회로(A₈)의 출력신호를 입력하여 디지트클럭(DC)을 발생하는 게이트회로(A~A₇,O₁)로 구성된 것을 특징으로하는 회로.