KR20100102924A - 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법 - Google Patents

아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법 Download PDF

Info

Publication number
KR20100102924A
KR20100102924A KR1020090021240A KR20090021240A KR20100102924A KR 20100102924 A KR20100102924 A KR 20100102924A KR 1020090021240 A KR1020090021240 A KR 1020090021240A KR 20090021240 A KR20090021240 A KR 20090021240A KR 20100102924 A KR20100102924 A KR 20100102924A
Authority
KR
South Korea
Prior art keywords
chip
memory
termination
memory chip
chip enable
Prior art date
Application number
KR1020090021240A
Other languages
English (en)
Other versions
KR101606452B1 (ko
Inventor
조근수
이동양
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090021240A priority Critical patent/KR101606452B1/ko
Priority to US12/717,246 priority patent/US8315122B2/en
Publication of KR20100102924A publication Critical patent/KR20100102924A/ko
Application granted granted Critical
Publication of KR101606452B1 publication Critical patent/KR101606452B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체 메모리 장치 및 터미네이션 제어 방법에 대하여 개시된다. 반도체 메모리 장치는, 데이터 입출력 라인을 공유하는 적어도 2개 이상의 메모리 칩들을 장착하는 멀티 칩 패키지 구조로 이루어진다. 메모리 칩들 각각은, 자신의 메모리 칩이 억세스되었는지 여부를 판단하는 제1 칩 인에이블 포트, 다른 메모리 칩이 억세스되었는지 여부를 모니터링하는 제2 칩 인에이블 포트, 그리고 제1 또는 제2 칩 인에이블 포트들의 활성화에 응답하여 자신의 메모리 칩 내 터미네이션 저항을 오프시키는 액티브 터미네이션을 포함한다. 메모리 칩들 중 나머지 메모리 칩은 자신의 메모리 칩이 억세스되었는지 여부를 나타내는 칩 인에이블 신호를 수신하는 칩 인에이블 포트를 포함한다.
Figure P1020090021240
아더 터미네이션, 제1 및 제2 칩 인에이블 포트들, 액티브 터미네이션

Description

아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체 메모리 장치 및 터미네이션 제어 방법{Semiconductor memory device having multi-chip package for implementing other termination and termination control method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체 메모리 장치 및 터미네이션 제어 방법에 관한 것이다.
다수의 전자 시스템은 서로 간에 정보를 주고받는 컨트롤러와 메모리 장치를 채용한다. 통상적으로, 정보는 하나 이상의 시스템 버스를 통하여 송수신된다. 이들 버스들은 전송 라인으로서 작용한다. 이에 따라, 이들 버스 라인들은 전송 라인에 결합되는 장치와 연관된 신호 반사를 고려한 설계를 요구한다. 전송 라인은, 전송 라인과 전원 노드 사이에 연결된 저항을 이용하여 터미네이션된다.
컴퓨터와 같은 외부 시스템에 대해, 컴퓨터의 마더 보드 상에 종종 배치되는 외부 저항들에 의해 터미네이션이 제공된다. 전송 라인의 임피던스와 매칭되는 임피던스를 가지는 외부 저항이 선택되어, 다수의 집적 회로들과 접속하는 상호 접속 신호 라인과 같은 전송 라인을 터미네이션한다. 외부 저항이 전송 라인 임피던스와 매칭될 때, 신호 반사가 거의 없거나 전혀 없다. 그러나, 시스템 보드 상에 배치되는 모든 전송 라인에 대한 외부 저항은 이들 보드 상에서 큰 면적을 차지한다.
외부 저항의 대안으로서, 액티브 터미네이션으로 알려진 온 칩 터미네이션 또는 온 다이 터미네이션이 시스템의 집적 회로에 이용된다. 액티브 터미네이션은, 예컨대, 메모리 장치와 콘트롤러 칩 셋 내부에 각각 터미네이션 저항을 삽입하고, 삽입된 저항을 필요에 따라서 온/오프시키는 방식을 말한다. 터미네이션 저항을 온/오프시키는 방법은, 메모리 장치의 구성(configuration)과 입력되는 커맨드에 따라 변경될 수 있다. 메모리 장치의 구성에 의한 터미네이션 변경은 모드 레지스터 셋팅과 같은 방법을 이용하여 콘트롤러로부터 제어될 수 있다. 커맨드에 의한 터미네이션 온/오프 방법은 현재 입력되는 커맨드가 자신의 메모리 장치로 발행(issue)된 것인지 여부를 판단하여 이루어진다.
한편, 메모리 장치가 데이터 라인을 공유하는 적어도 2 이상의 메모리 칩을 장착하는 멀티 칩 패키지(Multi-Chip Package: MCP) 구조로 이루어진 경우, 각각의 메모리 칩은 해당 메모리 칩의 칩 인에이블(Chip Enable: CE) 신호의 활성화에 따라 자신의 메모리 칩 내 터미네이션 저항을 온 시킬 수 있다. 이를 "셀프 터미네이션(self termination)" 이라 한다. 셀프 터미네이션과 반대되는 개념으로, 해당 메모리 칩의 칩 인에이블(Chip Enable: CE) 신호의 활성화에 따라 자신 이외의 다른 메모리 칩 내 터미네이션 저항을 온 시킬 수 있는 데, 이를 "아더 터미네이션(other termination)"이라 한다.
그런데, MCP 구조의 메모리 장치에 아더 터미네이션을 구현하는 경우, 예컨 대, 제1 메모리 칩과 제2 메모리 칩이 장착된 상태에서 제2 메모리 칩의 칩 인에입블(CE) 신호가 활성화되어 억세스되면, 제1 메모리 칩은 자신의 칩 인에이블(CE) 신호가 활성화되지 않았기 때문에 자신의 터미네이션 저항을 온 시키게 된다. 제1 메모리 칩 내 터미네이션 저항이 온되면, 제1 메모리 칩과 제2 메모리 칩이 데이터 입출력 라인을 공유하고 있기 때문에, 억세스된 제2 메모리 칩의 입장에서는 자신의 데이터 입출력 라인이 터미네이션되는 것과 같은, 즉 셀프 터미네이션되는 문제점이 발생한다.
이에 따라, 콘트롤러 칩 셋은 MCP 내 제1 메모리 칩과 제2 메모리 칩을 구분하기 위하여 별도의 제어 신호를 제공하여야 한다. 이 경우, 콘트롤러 칩 셋의 입장에서 불가피하게 별도의 제어 신호를 위한 단자 수의 증가를 초래하는 문제점이 있다.
본 발명의 목적은 아더 터미네이션을 구현하는 MCP 구조의 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 반도체 메모리 장치의 터미네이션 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치는, 데이터 입출력 라인을 공유하는 적어도 2개 이상의 메모리 칩들을 장착하는 멀티 칩 패키지 구조로 이루어진다. 메모리 칩들 중 하나는, 자신의 메모리 칩이 억세스되었는지 여부를 판단하는 제1 칩 인에이블 포트, 다른 메모리 칩이 억세스되었는지 여부를 모니터링하는 제2 칩 인에이블 포트, 그리고 제1 또는 제2 칩 인에이블 포트들의 활성화에 응답하여 자신의 메모리 칩 내 터미네이션 저항을 오프시키는 액티브 터미네이션을 포함한다.
본 발명의 실시예들에 따라, 메모리 칩들 중 나머지 메모리 칩은 자신의 메모리 칩이 억세스되었는지 여부를 나타내는 칩 인에이블 신호를 수신하는 칩 인에이블 포트를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 칩 인에이블 포트는 자신의 메모리 칩의 칩 인에이블 신호를 수신할 수 있고, 제2 칩 인에이블 포트는 다른 메모리 칩의 칩 인에이블 신호를 수신할 수 있다.
본 발명의 실시예들에 따라, 액티브 터미네이션은, 제1 및 제2 칩 인에이블 포트들의 비활성화에 응답하여, 자신의 메모리 칩 내 터미네이션 저항을 온시키도록 설정될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 터미네이션 방법은, 데이터 입출력 라인을 공유하는 적어도 2개 이상의 메모리 칩들을 장착하는 멀티 칩 패키지 구조의 반도체 메모리 장치에 있어서, 자신의 메모리 칩이 억세스되었는지 여부를 판단하는 (a) 단계, 다른 메모리 칩이 억세스되었는지 여부를 모니터링하는 (b) 단계, 그리고 (a) 단계 또는 (b) 단계의 활성화에 응답하여, 자신의 메모리 칩 내 터미네이션 저항을 오프시키는 단계를 포함한다.
본 발명의 실시예들에 따라, (a) 단계는 자신의 메모리 칩의 칩 인에이블 신호를 수신하는 단계로, 그리고 (b) 단계는 다른 메모리 칩의 칩 인에이블 신호를 수신하는 단계로 설정될 수 있다.
본 발명의 실시예들에 따라, 터미네이션 방법은, (a) 단계 및 (b) 단계의 비활성화에 응답하여, 자신의 메모리 칩 내 터미네이션 저항을 온시키는 단계를 더 포함할 수 있다.
상술한 본 발명에 의하면, 콘트롤러로부터의 추가적인 ODT 제어 단자 없이, MCP 구조의 반도체 메모리 장치의 아더 터미네이션이 구현된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치(100, 200)와 결합된 콘트롤러(300)를 구비하는 시스템(10)을 설명하는 도면이다. 도 1을 참조하면, 제1 및 제2 반도체 메모리 장치(100, 200) 각각은 제1 메모리 칩(110, 210)과 제2 메모리 칩(120, 220)을 장착하는 MCP 구조로 이루어진다. 콘트롤러(300)는 다른 경로중에서, 칩 인에이블 신호 라인들(310~313)과 데이터 입출력 라인들(320)에 의해 제1 및 제2 반도체 메모리 장치들(100, 200)과 연결된다. 본 기술 분야의 숙련자들에게 잘 알려진 바와 같이, 시스템(10)은 도시되지 않은 다른 구성 요소와 다른 버스를 포함할 수 있다. 본 발명의 사상에 따라 실시예를 이해하기 위한 구성 요소들에 초점을 맞춘다.
제1 반도체 메모리 장치(110)는, 칩 인에이블 신호 라인들(310, 311)을 통하여 전달되는 제1 및 제2 칩 인에이블 신호들(CE0, CE1)에 의해 각각 억세스되는 제1 메모리 칩(110)과 제2 메모리 칩(120)을 포함한다. 제1 메모리 칩(110)은 2개의 칩 인에이블 포트들(CE_M, CE_S)와 액티브 터미네이션(ODT)을 포함한다. 제2 메모리 칩(120)은 1개의 칩 인에이블 포트(CE)를 포함한다.
제1 메모리 칩(110) 내 제1 칩 인에이블 포트(CE_M)는 제1 메모리 칩(110) 자신의 제1 칩 인에이블 신호(CE0)를 수신하고, 제2 칩 인에이블 포트(CE_S)는 제1 반도체 메모리 장치(100) 내 다른 칩, 즉 제2 메모리 칩(120)의 제2 칩 인에이블 신호(CE1)를 수신한다. 제2 메모리 칩(120) 내 칩 인에이블 포트(CE)는 제2 메모리 칩(120) 자신의 제2 칩 인에이블 신호(CE1)를 수신한다. 제1 메모리 칩(110) 내 제1 칩 인에이블 포트(CE_M)는 MCP 구조에서 자신의 메모리 칩이 억세스되었는지 여부를 판단하고, 제2 칩 인에이블 포트(CE_S)는 MCP 구조 내 다른 메모리 칩이 억세스되었는지 여부를 모니터링하는 기능을 갖는다.
제1 메모리 칩(110) 내 액티브 터미네이션(ODT)은 제1 및 제2 칩 인에이블 포트들(CE_M, CE_S)에 결합된다. 제1 메모리 칩(110) 내 액티브 터미네이션(ODT)은, 제1 칩 인에이블 포트(CE_M) 또는 제2 칩 인에이블 포트(CE_S) 중 어느 하나라도 활성화되면, 오프된다. 이는, 제1 및 제2 메모리 칩들(110, 120) 중 어느 하나라도 억세스되는 경우에, 액티브 터미네이션(ODT)이 오프됨을 의미한다.
그리고, 제1 및 제2 메모리 칩들(110, 120) 모두 억세스되지 않는 경우, 제1 메모리 칩(110) 내 제1 칩 인에이블 포트(CE_M) 및 제2 칩 인에이블 포트(CE_S) 모두 비활성화되어, 제1 메모리 칩(110) 내 액티브 터미네이션(ODT)은 온된다.
즉, 제1 반도체 메모리 장치(100)는, 표 1과 같이, 데이터 입출력 라인들(320)을 공유하는 제1 및 제2 메모리 칩들(110, 120) 중 어느 하나라도 억세스되는 경우에 제1 메모리 칩(110) 내 액티브 터미네이션(ODT)이 오프되고, 제1 및 제2 메모리 칩들(110, 120) 모두 억세스되지 않는 경우에 제1 메모리 칩(110) 내 액티브 터미네이션(ODT)은 온된다.
ODT 결정
 ODT
CE_M CE_S
Off Off On
Off On Off
On Off Off
제2 반도체 메모리 장치(200)는, 제1 반도체 메모리 장치(100)와 유사하게, 칩 인에이블 신호 라인들(312, 313)을 통하여 전달되는 제3 및 제4 칩 인에이블 신호들(CE2, CE3)에 의해 각각 억세스되는 제3 메모리 칩(210)과 제4 메모리 칩(220)을 포함하고, 제3 메모리 칩(210)은 2개의 칩 인에이블 포트들(CE_M, CE_S)와 액티브 터미네이션(ODT)을 포함한다. 제4 메모리 칩(220)은 1개의 칩 인에이블 포트(CE)를 포함한다. 제3 메모리 칩(210) 내 제1 칩 인에이블 포트(CE_M)는 제3 메모리 칩(310) 자신의 제3 칩 인에이블 신호(CE2)를 수신하고, 제2 칩 인에이블 포트(CE_S)는 제4 메모리 칩(220)의 제4 칩 인에이블 신호(CE3)를 수신한다. 제4 메모리 칩(220) 내 칩 인에이블 포트(CE)는 제4 메모리 칩(220) 자신의 제4 칩 인에이블 신호(CE3)를 수신한다.
제2 반도체 메모리 장치(200)는, 데이터 입출력 라인들(320)을 공유하는 제3 및 제4 메모리 칩들(210, 220) 중 어느 하나라도 억세스되는 경우에 제3 메모리 칩(210) 내 액티브 터미네이션(ODT)이 오프되고, 제3 및 제4 메모리 칩들(210, 220) 모두 억세스되지 않는 경우에 제3 메모리 칩(210) 내 액티브 터미네이션(ODT)은 온된다.
시스템(10)에서, 제1 메모리 칩(110)이 억세스되면, 제1 반도체 메모리 장치(100) 내 제1 메모리 칩(110)들의 액티브 터미네이션(ODT)이 오프되고, 제2 반도체 메모리 장치(200) 내 제3 메모리 칩(210) 내 액티브 터미네이션(ODT)이 온된다. 만약, 제3 메모리 칩(210)이 억세스되면, 제1 반도체 메모리 장치(100) 내 제1 메모리 칩(110)의 액티브 터미네이션(ODT)이 온되고, 제2 반도체 메모리 장치(200) 내 제3 메모리 칩(210) 내 액티브 터미네이션(ODT)이 오프된다. 이에 따라, 콘트롤러(300)로부터의 추가적인 ODT 제어 단자 없이, MCP 구조의 반도체 메모리 장치들(100, 200)의 아더 터미네이션이 구현된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치와 결합된 콘트롤러를 구비하는 시스템을 설명하는 도면이다.

Claims (9)

  1. 데이터 입출력 라인을 공유하는 적어도 2개 이상의 메모리 칩들을 장착하는 멀티 칩 패키지 구조의 반도체 메모리 장치에 있어서, 상기 메모리 칩들 중 하나의 메모리 칩은
    자신의 메모리 칩이 억세스되었는지 여부를 판단하는 제1 칩 인에이블 포트;
    다른 제2 메모리 칩이 억세스되었는지 여부를 모니터링하는 제2 칩 인에이블 포트; 및
    상기 제1 또는 상기 제2 칩 인에이블 포트들의 활성화에 응답하여 터미네이션 저항을 오프시키는 액티브 터미네이션을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 칩들 중 나머지 메모리 칩은
    자신의 메모리 칩이 억세스되었는지 여부를 나타내는 칩 인에이블 신호를 수신하는 칩 인에이블 포트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 칩 인에이블 포트는
    상기 자신의 메모리 칩의 칩 인에이블 신호를 수신하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제2 칩 인에이블 포트는
    상기 다른 메모리 칩의 칩 인에이블 신호를 수신하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 액티브 터미네이션은
    상기 제1 및 상기 제2 칩 인에이블 포트들의 비활성화에 응답하여 상기 터미네이션 저항을 온시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 데이터 입출력 라인을 공유하는 적어도 2개 이상의 메모리 칩들을 장착하는 멀티 칩 패키지 구조의 반도체 메모리 장치의 터미네이션 방법에 있어서,
    자신의 메모리 칩이 억세스되었는지 여부를 판단하는 (a) 단계;
    다른 메모리 칩이 억세스되었는지 여부를 모니터링하는 (b) 단계; 및
    상기 (a) 단계 또는 상기 (b) 단계의 활성화에 응답하여, 상기 자신의 메모리 칩 내 터미네이션 저항을 오프시키는 단계를 구비하는 것을 특징으로 하는 터미네이션 방법.
  7. 제6항에 있어서, 상기 (a) 단계는
    상기 자신의 메모리 칩의 칩 인에이블 신호를 수신하는 단계인 것을 특징으로 하는 터미네이션 방법.
  8. 제6항에 있어서, 상기 (b) 단계는
    상기 다른 메모리 칩의 칩 인에이블 신호를 수신하는 단계인 것을 특징으로 하는 터미네이션 방법.
  9. 제6항에 있어서, 상기 터미네이션 방법은
    상기 (a) 단계 및 상기 (b) 단계의 비활성화에 응답하여, 상기 자신의 메모리 칩 내 터미네이션 저항을 온시키는 단계를 더 구비하는 것을 특징으로 하는 터미네이션 방법.
KR1020090021240A 2009-03-12 2009-03-12 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법 KR101606452B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090021240A KR101606452B1 (ko) 2009-03-12 2009-03-12 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법
US12/717,246 US8315122B2 (en) 2009-03-12 2010-03-04 Multi-chip package semiconductor memory device providing active termination control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090021240A KR101606452B1 (ko) 2009-03-12 2009-03-12 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법

Publications (2)

Publication Number Publication Date
KR20100102924A true KR20100102924A (ko) 2010-09-27
KR101606452B1 KR101606452B1 (ko) 2016-03-28

Family

ID=42730575

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090021240A KR101606452B1 (ko) 2009-03-12 2009-03-12 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법

Country Status (2)

Country Link
US (1) US8315122B2 (ko)
KR (1) KR101606452B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011084376A1 (de) 2010-10-21 2012-04-26 Lg Display Co., Ltd. Organische lichtemittierende Anzeigevorrichtung
US8598905B2 (en) 2010-12-30 2013-12-03 Hynix Semiconductor Inc. System and package including plural chips and controller
US8896342B2 (en) 2012-11-29 2014-11-25 SK Hynix Inc. Integrated circuit and operation method thereof
US8928349B2 (en) 2012-07-25 2015-01-06 Samsung Electronics Co., Ltd. On-die termination circuit, semiconductor memory device and memory system
KR20160006868A (ko) * 2014-07-09 2016-01-20 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
KR20170029074A (ko) * 2015-09-04 2017-03-15 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치
KR20190050609A (ko) * 2017-11-03 2019-05-13 삼성전자주식회사 온-다이-터미네이션 회로를 포함하는 메모리 장치
KR20200078676A (ko) * 2017-11-22 2020-07-01 마이크론 테크놀로지, 인크 온-다이 메모리 종단을 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153296B2 (en) 2010-06-28 2015-10-06 Intel Corporation Methods and apparatuses for dynamic memory termination
US8274308B2 (en) * 2010-06-28 2012-09-25 Intel Corporation Method and apparatus for dynamic memory termination
WO2012106131A1 (en) 2011-02-02 2012-08-09 Rambus Inc. On-die termination
US8937490B2 (en) * 2011-10-24 2015-01-20 Samsung Electronics Co., Ltd. Output driver, devices having the same, and ground termination
KR20130045144A (ko) * 2011-10-24 2013-05-03 삼성전자주식회사 출력 드라이버와 이를 포함하는 장치들, 및 접지 터미네이션
KR20200078994A (ko) 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 터미네이션을 수행하는 반도체 장치 및 이를 포함하는 반도체 시스템
US11508415B2 (en) * 2021-03-15 2022-11-22 Transcend Information, Inc. Semiconductor memory package structure and semiconductor memory system
TWI831035B (zh) * 2021-08-02 2024-02-01 瑞昱半導體股份有限公司 半導體裝置、資料儲存系統與終端電路控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030008327A (ko) * 2001-07-20 2003-01-25 삼성전자 주식회사 액티브 터미네이션 제어를 위한 반도체 메모리 시스템
US6717832B2 (en) * 2001-07-27 2004-04-06 Infineon Technologies Ag Method for data communication between a plurality of semiconductor modules and a controller module and semiconductor module configured for that purpose
KR20050083955A (ko) * 2002-11-20 2005-08-26 마이크론 테크놀로지, 인크. 온 모듈 레지스터를 통한 액티브 터미네이션 제어
US20060262586A1 (en) * 2004-03-05 2006-11-23 Solomon Jeffrey C Memory module with a circuit providing load isolation and memory domain translation

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952944B2 (en) * 2008-04-30 2011-05-31 International Business Machines Corporation System for providing on-die termination of a control signal bus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030008327A (ko) * 2001-07-20 2003-01-25 삼성전자 주식회사 액티브 터미네이션 제어를 위한 반도체 메모리 시스템
US6717832B2 (en) * 2001-07-27 2004-04-06 Infineon Technologies Ag Method for data communication between a plurality of semiconductor modules and a controller module and semiconductor module configured for that purpose
KR20050083955A (ko) * 2002-11-20 2005-08-26 마이크론 테크놀로지, 인크. 온 모듈 레지스터를 통한 액티브 터미네이션 제어
US20060262586A1 (en) * 2004-03-05 2006-11-23 Solomon Jeffrey C Memory module with a circuit providing load isolation and memory domain translation

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011084376A1 (de) 2010-10-21 2012-04-26 Lg Display Co., Ltd. Organische lichtemittierende Anzeigevorrichtung
US8598905B2 (en) 2010-12-30 2013-12-03 Hynix Semiconductor Inc. System and package including plural chips and controller
US8928349B2 (en) 2012-07-25 2015-01-06 Samsung Electronics Co., Ltd. On-die termination circuit, semiconductor memory device and memory system
US8896342B2 (en) 2012-11-29 2014-11-25 SK Hynix Inc. Integrated circuit and operation method thereof
US11443794B2 (en) 2014-07-09 2022-09-13 Samsung Electronics Co., Ltd. Multi channel semiconductor device having multi dies and operation method thereof
KR20160006868A (ko) * 2014-07-09 2016-01-20 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
US11721391B2 (en) 2014-07-09 2023-08-08 Samsung Electronics Co., Ltd. Multi channel semiconductor device having multi dies and operation method thereof
KR20170029074A (ko) * 2015-09-04 2017-03-15 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치
KR20190050609A (ko) * 2017-11-03 2019-05-13 삼성전자주식회사 온-다이-터미네이션 회로를 포함하는 메모리 장치
KR20220068967A (ko) * 2017-11-03 2022-05-26 삼성전자주식회사 온-다이-터미네이션 회로를 포함하는 메모리 장치
US11705166B2 (en) 2017-11-03 2023-07-18 Samsung Electronics Co., Ltd. Memory device including on-die-termination circuit
KR20200078676A (ko) * 2017-11-22 2020-07-01 마이크론 테크놀로지, 인크 온-다이 메모리 종단을 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들
US11586386B2 (en) 2017-11-22 2023-02-21 Micron Technology, Inc. Methods for on-die memory termination and memory devices and systems employing the same

Also Published As

Publication number Publication date
US8315122B2 (en) 2012-11-20
US20100232196A1 (en) 2010-09-16
KR101606452B1 (ko) 2016-03-28

Similar Documents

Publication Publication Date Title
KR101606452B1 (ko) 아더 터미네이션을 구현하는 멀티 칩 패키지 구조의 반도체메모리 장치 및 터미네이션 제어 방법
US11625345B2 (en) Methods, flash memory controller, and electronic device for SD memory card device
US7991934B2 (en) Multiprocessor method and system using stacked processor modules and board-to-board connectors
US11755521B2 (en) Folded memory modules
US20070279084A1 (en) Integrated circuit with graduated on-die termination
US20080197877A1 (en) Per byte lane dynamic on-die termination
KR20080067372A (ko) 집적 회로, 그 방법 및 시스템
US9832037B2 (en) Method and apparatus for register setting via multiplexed chip contacts
US10153759B2 (en) Control chip and control system utilizing the same
US6438624B1 (en) Configurable I/O expander addressing for I/O drawers in a multi-drawer rack server system
US7043592B2 (en) External bus controller
US20070299929A1 (en) Client device interface for portable communication devices
CN116258113A (zh) 一种多协议低速总线接口芯片架构
US20170199691A1 (en) Memory module
US8006012B2 (en) Data storage system
US20080101046A1 (en) Motherboard
US6633948B1 (en) Stackable dual mode (registered/unbuffered) memory interface cost reduction
US20230359368A1 (en) System-on-chip incorporating a direct memory access circuit and corresponding method
US20230033739A1 (en) Semiconductor device, data storage system and method for controlling termination circuits
US20200387461A1 (en) Processing chip, chip system and operation method of the same
KR20190027515A (ko) 투-와이어 버스용 슬레이브 디바이스
US7032050B2 (en) Method for control of codecs in PC riser card architectures
US20050256980A1 (en) Method for controlling input/output units, and an input/output unit
JPS6177770A (ja) 半導体集積回路装置
JP2001168201A (ja) ハードマクロ及びその配置方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 5