KR20180094391A - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템은, 복수의 블록들을 포함하는 메모리 장치; 및 상기 복수의 블록들 각각에 대하여 미리 설정된 횟수만큼의 라이트 요청에 응답하여 라이트 카운트 동작을 수행하고, 상기 복수의 블록들 각각에 대한 라이트 카운트 동작의 수행 결과에 기초하여 웨어 레벨링 동작을 수행하는 컨트롤러를 포함할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치의 일 예는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다. 데이터 저장 장치의 다른 예는 NVDIMM(Non-volatile Dual-ln line Memory Module)과 같은 퍼시스턴트 메모리(persistent memory)를 포함할 수 있다. 이러한 퍼시스턴트 메모리는 제한적인 라이트(write) 횟수 속성을 갖기 때문에 내구성(endurance) 문제를 해소하고 수명을 늘릴 수 있는 웨어 레벨링(wear leveling) 기법이 요구된다.
본 발명의 실시 예들은 웨어 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 시스템 및 이러한 메모리 시스템의 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시 예에 따르면, 메모리 시스템은: 복수의 블록들을 포함하는 메모리 장치; 및 상기 복수의 블록들 각각에 대하여 미리 설정된 횟수만큼의 라이트 요청에 응답하여 라이트 카운트 동작을 수행하고, 상기 복수의 블록들 각각에 대한 라이트 카운트 동작의 수행 결과에 기초하여 웨어 레벨링 동작을 수행하는 컨트롤러를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 컨트롤러는: 복수의 블록들을 포함하는 메모리 장치에 대한 리드/라이트 동작을 위한 주소변환 테이블을 포함하고, 상기 복수의 블록들 각각에 대한 라이트 카운트 동작 수행 결과에 따른 카운트 값을 메타데이터로서 저장하고 있는 메모리 소자; 처리 블록; 및 스왑이 필요한 페이지들을 확인하는 컨트롤 유닛을 포함할 수 있다. 상기 처리 블록은, 상기 복수의 블록들 각각에 대하여 미리 설정된 횟수만큼의 라이트 요청에 응답하여 상기 라이트 카운트 동작을 수행하고, 상기 복수의 블록들 각각에 대한 라이트 카운트 동작의 수행 결과에 기초하여 상기 컨트롤 유닛에 의해 확인된 페이지들에 대하여 스왑 처리함으로써 웨어 레벨링 동작을 수행할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 시스템의 동작 방법은: 메모리 장치에 포함되는 복수의 블록들 각각에 대하여 미리 설정된 횟수만큼의 라이트 요청에 응답하여 라이트 카운트 동작을 수행하는 과정: 및 상기 복수의 블록들 각각에 대한 라이트 카운트 동작의 수행 결과에 기초하여 웨어 레벨링 동작을 수행하는 과정을 포함할 수 있다.
본 발명의 실시 예들은 라이트 레이턴시(write latency)가 짧고 라이트 내구성(write endurance)가 큰 퍼시스턴트 메모리(persistent memory) 장치를 포함하는 시스템에서 사용하기에 적합한 소프트웨어적 웨어 레벨링 방안을 제안한다. 매 번의 라이트마다 웨어 레벨링 알고리즘을 수행하는 대신에, 미리 설정된 횟수의 라이트 요청시마다 웨어 레벨링 알고리즘을 수행함으로써, 컨트롤 유닛에 의한 소프트웨어적 알고리즘의 가능한 수행 시간을 확보할 수 있다. 또한, 리드/라이트 경로와 웨어 레벨링 연산 경로가 분리되어 병렬 처리가 이루어지기 때문에 컨트롤 유닛에 의한 소프트웨어적 알고리즘의 수행 시간이 더욱더 확보될 수 있다. 이와 같이 본 발명의 실시 예들은 퍼시스턴트 메모리를 포함하는 메모리 시스템 뿐만 아니라 라이트 카운트 값에 기초하여 웨어 레벨링 동작을 수행하는 어떠한 메모리 시스템에도 다양하게 적용될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 5는 본 발명의 실시 예에 따른 퍼시스턴트 메모리 장치를 포함하는 메모리 시스템을 도시하는 블록도이다.
도 6은 본 발명의 실시 예에 따른 메모리 컨트롤러를 도시하는 블록도이다.
도 7은 본 발명의 실시 예에 따른 퍼시스턴트 메모리 장치를 포함하는 메모리 시스템의 웨어 레벨링 동작을 도시하는 플로우챠트이다.
도 8은 본 발명의 실시 예에 따른 처리 블록에 의해 수행되는 라이트 카운트 동작을 도시하는 플로우챠트이다.
도 9는 본 발명의 실시 예에 따른 컨트롤 유닛에 의해 수행되는 스왑 정보 저장 동작을 도시하는 플로우챠트이다.
도 10은 본 발명의 실시 예에 따른 처리 블록에 의해 수행되는 스왑 처리 동작을 도시하는 플로우챠트이다.
도 11은 본 발명의 실시 예에 따른 메모리 컨트롤러에 의해 수행되는 라이트 카운트 동작의 예를 도시하는 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 컨트롤러에 의해 수행되는 스왑 처리 동작의 예를 도시하는 도면이다.
도 13 내지 도 21은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면들이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스로서, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 여기서, NFC(142)는, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 낸드 플래시 인터페이스의 동작을 수행하며 수행하며, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작, 예컨대 라이트 커맨드에 해당하는 프로그램 동작 또는 리드 커맨드에 리드 동작을, 메모리 장치(150)와 수행하며, 아울러 메모리 장치(150)의 동작 상태, 다시 말해 메모리 장치(150)에서 커맨드 동작의 수행 완료 여부를 확인할 수 있다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록 뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5는 본 발명의 실시 예에 따른 퍼시스턴트 메모리 장치(520)을 포함하는 메모리 시스템(500)을 도시하는 블록도이다.
도 5를 참조하면, 메모리 시스템(500)은 호스트(102)와 결합될 수 있으며, 컨트롤러(510)과 퍼시스턴트 메모리 장치(persistent memory device)(520)를 포함할 수 있다. 컨트롤러(510)과 퍼시스턴트 메모리 장치(520)는 도 1에 도시된 컨트롤러(130)과 메모리 장치(150)에 대응하는 구성요소들일 수 있다. 퍼시스턴트 메모리 장치(520)는 바이트 어드레스가능(byte addressable)하며, NVDIMM(Non-Volatile Dual-In line Memory Module)과 같이 휘발성 메모리와 비휘발성 메모리가 결합된 구조를 가질 수 있다. 퍼시스턴트 메모리 장치(520)는 제한적인 라이트(write) 횟수 속성을 갖기 때문에 내구성(endurance) 문제를 해소하고 수명을 늘릴 수 있는 웨어 레벨링(wear leveling) 기법이 요구된다.
일반적으로 퍼시스턴트 메모리 장치는 바이트 어드레스가능(byte addressable)하며, 매우 빠른 리드/라이트 레이턴시(read/write latency) 속성을 갖는다. 이러한 속성을 보장하기 위하여 퍼시스턴트 메모리 장치에서의 웨어 레벨링 기법으로 대수학적인 방법이나 통계적인 방법이 주로 연구되어 왔다. 이러한 방법들은 퍼시스턴트 메모리 장치의 로우 레이턴시(low latency) 특성을 보장하기 위하여 웨어 레벨링 기법을 하드웨어(H/W: hardware) 로직으로만 구성하는 방안을 고려한 결과에 따른 것이다. 그러나 대수학적 방법이나 통계적 방법에 기초한 웨어 레벨링 동작은 일반적으로 소프트웨어(S/W: software) 방식으로 구현되는 정적인 웨어 레벨링(static wear leveling) 기법 대비하여 효율과 성능이 저하된다.
후술되는 본 발명의 실시 예들은 일반적인 퍼시스턴트 메모리의 상대적으로 양호한 라이트 내구성(write endurance)를 바탕으로 빠른 리드/라이트 레이턴시를 보장하면서도, 웨어 레벨링 동작이 부분적으로 소프트웨어적으로 수행되도록 하는 기법을 제공한다. 본 발명의 실시 예들은 라이트 카운트(write count)를 기반으로 하는 모든 웨어 레벨링 방식에 적용될 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 컨트롤러를 도시하는 블록도이다. 예를 들어, 도 6에 도시된 메모리 컨트롤러는 도 5에 도시된 바와 같이 호스트(102)와 퍼시스턴트 메모리 장치(520)의 사이에 결합되는 컨트롤러(510)가 될 수 있다. 비록 여기서는 컨트롤러(510)이 퍼시스턴트 메모리 장치(520)에 결합되는 예로 도시하고 있지만, 본 발명의 실시 예들에 따른 웨어 레벨링 동작은 라이트 카운트(write count)를 기반으로 하는 모든 웨어 레벨링 방식에 적용될 수 있다. 예를 들어, NAND 타입의 플래시 메모리를 포함하는 모든 메모리 장치에 본 발명의 실시 예들에 따른 웨어 레벨링 동작이 적용될 수 있다.
도 6을 참조하면, 메모리 컨트롤러(510)은 메모리 소자(610), 처리 블록(620) 및 컨트롤 유닛(630)을 포함할 수 있다.
메모리 소자(610)는 메타데이터(metadata)(612)와 주소변환 테이블(mapping table)(614)을 포함할 수 있다. 다양한 실시 예들에서, 메모리 소자(610)는 DRAM(dynamic random access memory)이다. 주소변환 테이블(614)는 복수의 저장 영역(예; 블록)들을 포함하는 메모리 장치(520)에 대한 리드/라이트 동작시 호스트로부터 리드/라이트 요청(또는 커맨드)과 함께 수신될 수 있는 메모리 영역에 대한 논리적 주소(logical address)와 메모리 장치(520)의 물리적 주소(physical address)의 매핑 관계를 저장하고 있다. 다양한 실시 예들에서, 주소변환 테이블(614)는 4KB 블록 단위의 메모리 장치에 대하여 구현된다. 메타데이터(612)는 메모리 장치(520)에 포함되는 복수의 저장 영역들 각각에 대한 관련 정보를 포함할 수 있다. 다양한 실시 예들에서, 메타데이터(612)는 4KB 블록 각각에 대한 라이트 카운트 동작 수행 결과에 따른 카운트 값을 포함한다.
처리 블록(620)은 호스트(510)로부터의 요청을 수신하고, 수신된 요청을 메모리 장치(520)에 대하여 처리할 수 있다. 다양한 실시 예들에서, 처리 블록(620)은 호스트(102)로부터 수신되는 메모리 장치(520)에 대한 리드 요청 또는 라이트 요청에 따른 동작을 수행함과 함께 웨어 레벨링 동작을 수행한다. 즉, 처리 블록(620)은 메모리 장치(520)에 포함되는 복수의 블록들 각각에 대하여 미리 설정된 횟수만큼의 라이트 요청에 응답하여 라이트 카운트 동작을 수행하고, 상기 복수의 블록들 각각에 대한 라이트 카운트 동작의 수행 결과에 기초하여 웨어 레벨링 동작을 수행한다. 이러한 처리 블록(620)은 메모리 장치(520)의 빠른 레이턴시 특성이 보장되도록 하기 위하여 대부분 하드웨어적인 요소들로 구성될 수 있다.
처리 블록(620)은 처리부(622), 신호 발생부(624), 제1 카운터(626A), 제2 카운터(626B), 제1 큐(628A) 및 제2 큐(628B)를 포함할 수 있다.
처리부(622)는 호스트(102)로부터 수신되는 메모리 장치(520)에 대한 리드 요청에 따른 리드 동작 또는 라이트 요청에 따른 라이트 동작을 수행한다. 즉, 처리부(622)는 호스트(102)로부터 리드/라이트 요청이 수신될 시 메모리 소자(610)의 주소변환 테이블(614)을 참조하여 리드/라이트가 수행될 메모리 장치(520)의 위치를 결정한다. 또한, 처리부(622)는 제2 큐(628B)의 검색 결과에 참조하여 스왑(swap)이 필요한 블록들에 대한 스왑 동작을 수행한다. 다양한 실시 예에서, 처리부(622)는 리드/라이트 동작을 중지한 후에 스왑 동작을 수행할 수 있다.
제1 카운터(626A)는 수신된 라이트 요청에 응답하여 카운트 동작을 수행한다. 다양한 실시 예에서, 메모리 장치(520)에 포함되는 블록 내에서 라이트 동작은 64B, 256B, 512B 등 다양한 단위로 이루어질 수 있으며, 제1 카운터(626A)는 매 번의 라이트가 요청될 때마다 카운트 동작을 수행한다. 제2 카운터(626B)는 제1 카운터(626A)가 미리 정해진 횟수(예; 64, 256, 512)의 카운트 동작을 완료할 때마다 이에 응답하여 카운트 동작을 수행한다. 카운터들(626A,626B)은 업카운터(up counter) 또는 다운카운터(down counter)로 구현될 수 있다. 제1 카운터(626A)가 업카운터로 구현되는 경우, 정해진 횟수의 카운트 동작을 완료할 때마다 제1 카운터(626A)에서 오버플로우(overflow)가 발생할 수 있다. 이러한 경우 제2 카운터(626B)는 제1 카운터(626A)에 의해 발생하는 오버플로우에 응답하여 카운트 동작을 수행한다. 예를 들어, 제1 카운터(626A)는 매 번의 라이트가 요청될 때마다 카운트 동작을 수행하며, 제2 카운터(626B)는 제1 카운터(626A)가 512번의 카운트 동작을 완료할 때마다 이에 응답하여 카운트 동작을 수행할 수 있다. 결과적으로, 제2 카운터(626B)는 512번의 라이트 요청에 응답하여 카운트 동작을 수행한다. 이하에서는 제1 카운터(626A) 및 제2 카운터(626B)가 업카운터로 구현되고, 그에 따라 제1 카운터(626A)가 설정된 카운트 동작을 완료하는 경우 오버플로우가 발생하는 예가 설명될 것이다.
제1 큐(628A)는 메모리 장치(520)에 포함되는 복수의 블록들 중에서 제2 카운터(626B)에 의해 미리 설정된 횟수만큼 카운트 동작이 수행된 페이지들에 대한 정보(예; 어드레스)를 저장한다. 다양한 실시 예에서, 제1 큐(628A)는 서큘러 큐(circular queue)로 구현될 수 있다.
제2 큐(628B)는 메모리 장치(520)에 포함되는 복수의 블록들 중에서 웨어 레벨링 동작을 위해 스왑이 필요한 페이지들에 대한 정보(예; 페이지 쌍의 어드레스들)를 저장한다. 신호 발생부(624)는 제1 큐(628A)가 갱신되었음을 지시하는 신호(예; interrupt 신호)를 발생한다.
컨트롤 유닛(630)은 스왑이 필요한 블록들을 확인하는 동작을 수행한다. 즉, 컨트롤 유닛(630)은 처리 블록(620)으로부터 제1 큐(628A)가 갱신되었음을 지시하는 신호가 수신됨에 응답하여 제1 큐(628A)와 메모리 소자(610)를 검색하여 웨어 레벨링 동작을 위해 스왑이 필요한 페이지들을 확인하고, 상기 확인된 페이지들에 대한 정보를 제2 큐(628B)에 저장한다.
전술한 바와 같이, 본 발명의 실시 예에 따르면, 처리 블록(620)은 2개의 분리된 카운터들(626A,626B)을 이용하여 라이트 카운트 동작을 수행할 수 있다. 즉, 제1 카운터(626A)가 설정된 횟수의 카운트 동작을 완료할 때마다 제2 카운터(626B)는 라이트 카운트 동작을 수행할 수 있다. 다양한 실시 예에서, 카운터들(626A,626B)이 업카운터(up counter)로 구현될 수 있으며, 이러한 경우 제1 카운터(626A)가 설정된 횟수의 카운트 동작을 완료함으로써 오버플로우될 때마다 제2 카운터(626B)에 의한 라이트 카운트 값이 갱신된다. 예를 들어, 도 11 에 도시된 바와 같이 제1 카운터(626A)는 9비트 카운터로서 동작, 즉 512 카운트 동작을 수행하고, 제2 카운터(626B)는 8비트 카운터로서 동작, 즉 256 카운트 동작을 수행할 수 있다. 제1 카운터(626A)는 512 카운트 동작, 즉 0에서부터 511까지의 카운트 동작을 수행하고, 제2 카운터(626B)는 256 카운트 동작, 즉 0에서부터 255까지의 카운트 동작을 수행할 수 있다. 이러한 경우 제1 카운터(626A)는 매 번의 라이트가 요청될 때마다 카운트 동작을 수행하며, 제2 카운터(626B)는 제1 카운터(626A)가 512번의 카운트 동작을 완료할 때마다 이에 응답하여 카운트 동작을 수행할 수 있다. 결과적으로, 제2 카운터(626B)는 512번의 라이트 요청에 응답하여 카운트 동작을 수행한다.
처리 블록(620)의 신호 발생부(624)는 라이트 동작 수행 중 제1 카운터(626A)의 오버플로우가 발생하면 인터럽트 신호를 생성하여 컨트롤 유닛(630)으로 전달할 수 있다. 인터럽트 신호는 라이트 카운트 값이 증가한 블록이 있다는 사실을 지시하는 신호이며, 이 신호를 수신함으로써 컨트롤 유닛(630)은 라이트 카운트 값이 증가한 블록이 있음을 알 수 있다.
제1 큐(628A)에는 제1 카운터(626A)에 의해 오버플로우가 발생한 블록에 대한 어드레스들이 저장될 수 있다. 컨트롤 유닛(630)은 제1 큐(628A)에 저장된 정보로부터 라이트 카운트 값이 증가한 블록들을 인식할 수 있다.
컨트롤 유닛(630)은 라이트 카운트 값이 증가한 블록의 어드레스들을 인지하고, 다양한 웨어 레벨링 알고리즘을 수행할 수 있다. 컨트롤 유닛(630)은 각 블록의 라이트 카운트 값을 확인하기 위해 메모리 소자(610)에 바로 접근할 수 있다.
제2 큐(628B)에는 블록끼리 스왑할 어드레스들이 저장될 수 있다. 컨트롤 유닛(630)은 웨어 레벨링 알고리즘을 수행하고, 적합한 시점에 스왑할 블록들을 결정하여 제2 큐(628B)에 저장한다. 처리 블록(620)은 제2 큐(628B)에 스왑 정보가 갱신되면 적정한 시점에 리드/라이트 동작을 잠시 중단하고 페이지 스왑 동작을 수행할 수 있다. 웨어 레벨링을 위한 스왑 동작은 잘 알려진 기술로서 다양하게 실시될 수 있는 바, 이에 대한 구체적인 설명은 생략하기로 한다. 이와 같이 리드/라이트 동작은 처리 블록(620)에 의해 수행되는 반면에, 소프트웨어적 웨어 레벨링 동작은 컨트롤 유닛(630)에 의해 수행된다. 즉, 본 발명의 실시 예들에 따른 메모리 시스템(500)은 리드/라이트 경로(path)와 병렬적으로 웨어 레벨링 동작이 수행되는 구조를 갖는다.
도 7은 본 발명의 실시 예에 따른 퍼시스턴트 메모리 장치를 포함하는 메모리 시스템의 웨어 레벨링 동작을 도시하는 플로우챠트이다. 예를 들어, 도 7에 도시된 흐름은 도 6에 도시된 컨트롤러(510)에 의해 수행될 수 있다.
도 7을 참조하면, 710 단계에서 컨트롤러(510)는 미리 설정된 횟수만큼의 라이트 요청에 응답하여 라이트 카운트 동작을 수행한다. 720 단계에서 컨트롤러(510)는 라이트 카운트 동작의 수행 결과에 기초하여 웨어 레벨링 동작을 수행한다.
도 8은 본 발명의 실시 예에 따른 라이트 카운트 동작을 도시하는 플로우챠트이다. 예를 들어, 도 8에 도시된 흐름은 도 6에 도시된 처리 블록(620)에 의해 수행될 수 있다.
도 8을 참조하면, 810단계에서 처리 블록(620)은 라이트 요청이 수신되었는지 여부를 확인한다. 라이트 요청이 수신된 것으로 확인되는 경우, 820 단계에서 처리 블록(620)은 제1 카운터(626A)의 카운트 값을 증가시킨다.
830 단계에서 처리 블록(620)은 제1 카운터(626A)에서 오버플로우가 발생하였는지 여부를 확인한다. 제1 카운터(626A)에서 오버플로우가 발생한 것으로 확인되는 경우, 840 단계에서 처리 블록(620)은 제2 카운터(626B)의 카운트 값을 증가시킨다. 다음에, 850 단계에서 처리 블록(620)은 제2 카운터(626B)의 카운트 값을 증가된 해당 블록 정보를 제1 큐(628A)에 저장한다.
860 단계에서 처리 블록(620)은 제1 큐(628A)가 갱신되었음을 지시하는 신호를 생성하고, 상기 지시 신호를 컨트롤 유닛(630)으로 송신한다.
도 9는 본 발명의 실시 예에 따른 스왑 정보 저장 동작을 도시하는 플로우챠트이다. 예를 들어, 도 9에 도시된 흐름은 도 6에 도시된 컨트롤 유닛(630)에 의해 수행될 수 있다.
도 9를 참조하면, 910 단계에서 컨트롤 유닛(630)은 제1 큐(628A)가 갱신되었음을 지시하는 신호가 수신되었는지 여부를 확인한다. 제1 큐(628A)가 갱신되었음을 지시하는 신호가 수신된 것으로 확인되는 경우, 컨트롤 유닛(630)은 920 단계에서 제1 큐(628A)를 검색하고, 930 단계에서 라이트 카운트 값이 변경된 블록을 확인한다. 다음에, 940 단계에서 컨트롤 유닛(630)은 메모리 소자(610)을 검색하여 모든 블록의 라이트 카운트 값을 확인한다.
모든 블록의 라이트 카운트 값을 확인한 결과에 따라 950 단계에서 컨트롤 유닛(630)은 스왑 동작이 필요한지 여부를 확인한다. 스왑 동작이 필요한지 여부를 확인하는 동작은 잘 알려진 웨어 레벨링 동작에 따라 다양하게 실시될 수 있는 바, 이에 대한 구체적인 설명은 생략하기로 한다. 스왑 동작이 필요한 것으로 확인되는 경우, 960 단계에서 컨트롤 유닛(630)은 스왑이 필요한 블록들에 대한 정보를 제2 큐(628B)에 저장한다.
도 10은 본 발명의 실시 예에 따른 스왑 처리 동작을 도시하는 플로우챠트이다. 예를 들어, 도 10에 도시된 흐름은 도 6에 도시된 처리 블록(620)에 의해 수행될 수 있다.
도 10을 참조하면, 1010 단계에서 처리 블록(620)은 제2 큐(628B) 값이 갱신되었는지 여부를 확인한다. 제2 큐(628B) 값이 갱신된 것으로 확인되는 경우, 1020 단계에서 처리 블록(620)은 스왑을 위한 특정 시점인지 여부를 확인한다. 스왑을 위한 특정 시점인지 여부를 확인하는 동작은 잘 알려진 웨어 레벨링 동작에 따라 다양하게 실시될 수 있는 바, 이에 대한 구체적인 설명은 생략하기로 한다. 스왑을 위한 특정 시점인 것으로 확인되는 경우, 1030 단계에서 처리 블록(620)은 리드/라이트 동작을 중지하고, 스왑 동작을 수행한다.
도 11은 본 발명의 실시 예에 따른 메모리 컨트롤러에 의해 수행되는 라이트 카운트 동작의 예를 도시하는 도면이다. 예를 들어, 도 11에 도시된 동작은 도 6에 도시된 컨트롤러(510)에 의해 수행될 수 있다.
도 11을 참조하면, 처리 블록(620)은 리드/라이트 동작 시에 메모리 소자(예; DRAM)(610)내의 주소변환 테이블(mapping table)(610)을 참조하여 리드/라이트를 수행할 메모리 장치(520)의 위치를 결정한다(1110동작, 1130동작).
라이트 동작시 처리 블록(620)은 제1 카운터(626A)로서의 tick counter를 증가시킨다. 메모리 장치(520)에 포함되는 각 블록(예; 4KB 블록)에 대한 라이트 동작은 64B, 256B, 512B 등 다양한 바이트 단위로 이루어질 수 있다.
처리 블록(620)은 라이트 요청이 발생할 때마다 tick counter(626A)가 카운트 동작을 수행하도록 한다. 예를 들어, 라이트 요청이 발생할 때마다 tick counter(626A)는 카운트 값을 증가시킨다.
처리 블록(620)은 tick counter(626A)를 증가시킬 때 오버플로우가 발생하면 제2 카운터(626B)의 라이트 카운트 값을 1 증가시키고, 해당 어드레스에 대한 정보를 제1 큐(628A)로서의 tick addr queue에 쌓는다. 처리 블록(620)은 interrupt 신호를 생성하고, 생성된 interrupt 신호를 컨트롤 유닛(630)으로 전달하여 tick addr queue(628A)가 갱신되었다는 것을 알려준다(1120동작).
예를 들어, 제1 카운터(626A)는 9비트 카운터로서 동작하고, 제2 카운터(626B)는 8비트 카운터로서 동작할 수 있다. 제1 카운터(626A)는 512 카운트 동작, 즉 0에서부터 511까지의 카운트 동작을 수행하고, 제2 카운터(626B)는 256 카운트 동작, 즉 0에서부터 255까지의 카운트 동작을 수행할 수 있다. 이러한 경우 제1 카운터(626A)는 매 번의 라이트가 요청될 때마다 카운트 동작을 수행하며, 제2 카운터(626B)는 제1 카운터(626A)가 512번의 카운트 동작을 완료할 때마다 이에 응답하여 카운트 동작을 수행할 수 있다. 결과적으로, 제2 카운터(626B)는 512번의 라이트 요청에 응답하여 카운트 동작을 수행한다.
도 12는 본 발명의 실시 예에 따른 메모리 컨트롤러에 의해 수행되는 스왑 처리 동작의 예를 도시하는 도면이다.
도 12를 참조하면, 컨트롤 유닛(630)은 interrupt(002)에 의해 라이트 카운트 값이 변경된 블록이 있다는 것을 인지하고, tick addr queue(628A)의 정보를 조회하여, 어떤 블록의 라이트 카운트 값이 변경되었는지 인지한다.
컨트롤 유닛(630)은 라이트 카운트 값이 변경된 블록을 알 수 있고, DRAM(610)에 바로 접근하여 모든 물리적 블록(physical block)들의 라이트 카운트 값을 조회할 수 있다. 그러므로 본 발명의 실시 예들은 라이트 카운트에 근간을 둔 어떠한 웨어 레벨링 알고리즘에도 적용될 수 있다.
컨트롤 유닛(630)은 특정되지 않은 웨어 레벨링 알고리즘을 수행하여 어떤 블록들을 서로 스왑을 할지 여부를 특정 시점에 결정할 수 있다. 다양한 실시 예에서, 라이트 카운트 값이 변경되었다고 하여 매번 스왑 대상이 결정되는 것은 아니다. 오직 특정되지 않은 웨어 레벨링 알고리즘 수행 결과에 의해 스왑의 필요 여부가 결정되고 컨트롤 유닛(630) 내부의 알고리즘에 의해 스왑 처리의 시점이 결정될 수 있다.
컨트롤 유닛(630)은 스왑이 필요하다고 인지하게 되면 스왑이 필요한 블록들의 페이지들에 대한 정보(예; 페이지 쌍의 어드레스들)를 제2 큐(628B)로서의 swap queue에 쌓는다(1210동작).
처리 블록(620)은 swap queue(628B)의 값이 갱신되면, 특정 시점에 수행 중인 리드/라이트 동작을 잠시 중단하고(1220동작, 1225동작), 블록 스왑(block swap) 동작을 수행한다(1230동작). 다양한 실시 예에서, 블록 스왑 동작이 수행되는 시점은 처리 블록(620) 내의 트래픽(traffic)이나 swap queue(628B) 내의 아이템(item) 개수에 따라 결정될 수 있다.
전술한 바와 같은 본 발명의 실시 예들은 라이트 레이턴시(write latency)가 짧고 라이트 내구성(write endurance)가 큰 퍼시스턴트 메모리(persistent memory) 장치를 포함하는 시스템에서 사용하기에 적합한 소프트웨어적 웨어 레벨링 방안을 제안한다. 매 번의 라이트마다 웨어 레벨링 알고리즘을 수행하는 대신에, 퍼시스턴트 메모리의 소자 수명이 길다는 점을 이용하여 미리 설정된 횟수(예; 매 512 혹은 1024)의 라이트 요청시마다 웨어 레벨링 알고리즘을 수행함으로써 컨트롤 유닛에 의한 소프트웨어적 알고리즘의 가능한 수행 시간을 확보할 수 있다. 컨트롤 유닛은 퍼시스턴트 메모리의 low latency를 보장하기 위해 리드/라이트 동작시에서는 관여하지 않고, 오직 라이트 카운터의 갱신 정보만 전달받는다. 이에 따라 리드/라이트 경로와 웨어 레벨링 연산 경로가 분리되어 병렬 처리가 이루어지기 때문에 소프트웨어적 알고리즘의 수행 시간을 더욱더 확보될 수 있다. 이와 같이 본 발명의 실시 예들은 퍼시스턴트 메모리를 적합한 소프트웨어적 웨어 레벨링 방안을 가능하게 한다. 이러한 웨어 레벨링 방안은 퍼시스턴트 메모리를 포함하는 메모리 시스템 뿐만 아니라 라이트 카운트 값에 기초하여 웨어 레벨링 동작을 수행하는 어떠한 메모리 시스템에도 다양하게 적용될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 13을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 14를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 10에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 15를 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, ... , CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 15에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 16을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 17 내지 도 20은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17 내지 도 20은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 17 내지 도 20을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 14 내지 도 16에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 13에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 17에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 18에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 19에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 20에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 21은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 21을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 15 내지 도 20에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 블록들을 포함하는 메모리 장치; 및
    상기 복수의 블록들 각각에 대하여 미리 설정된 횟수만큼의 라이트 요청에 응답하여 라이트 카운트 동작을 수행하고, 상기 복수의 블록들 각각에 대한 라이트 카운트 동작의 수행 결과에 기초하여 웨어 레벨링 동작을 수행하는 컨트롤러를 포함하는 메모리 시스템.
  2. 청구항 1에 있어서, 상기 컨트롤러는,
    메모리 소자, 처리 블록 및 컨트롤 유닛을 포함하고,
    상기 처리 블록은,
    수신된 라이트 요청에 응답하여 카운트 동작을 수행하는 제1 카운터;
    상기 제1 카운터에 의해 미리 정해진 횟수만큼의 카운트 동작이 완료될 때마다 카운트 동작을 수행하는 제2 카운터;
    상기 복수의 블록들 중에서 상기 제2 카운터에 의해 상기 횟수만큼 카운트 동작이 수행된 페이지들에 대한 정보를 저장하는 제1 큐; 및
    상기 복수의 블록들 중에서 상기 웨어 레벨링 동작을 위해 스왑이 필요한 페이지들에 대한 정보를 저장하는 제2 큐를 포함하는 메모리 시스템.
  3. 청구항 2에 있어서, 상기 메모리 소자는,
    상기 메모리 장치에 대한 리드/라이트 동작을 위한 주소변환 테이블을 포함하고, 상기 복수의 블록들 각각에 대한 상기 라이트 카운트 동작 수행 결과에 따른 카운트 값을 메타데이터로서 저장하고 있는 메모리 시스템.
  4. 청구항 3에 있어서, 상기 컨트롤 유닛은,
    상기 처리 블록으로부터 상기 제1 큐가 갱신되었음을 지시하는 신호가 수신됨에 응답하여 상기 제1 큐와 상기 메모리 소자를 검색하여 상기 웨어 레벨링 동작을 위해 스왑이 필요한 페이지들을 확인하고, 상기 확인된 페이지들에 대한 정보를 상기 제2 큐에 저장하는 메모리 시스템.
  5. 청구항 3에 있어서, 상기 처리 블록은,
    상기 제1 큐가 갱신되었음을 지시하는 신호를 발생하는 신호 발생부; 및
    상기 메모리 장치에 대한 리드/라이트 동작과 상기 제2 큐의 검색 결과에 따른 스왑 동작을 수행하는 처리부를 더 포함하는 메모리 시스템.
  6. 청구항 5에 있어서, 상기 처리부는,
    상기 스왑 동작을 수행할 시 상기 리드/라이트 동작을 중지하는 메모리 시스템.
  7. 청구항 5에 있어서, 상기 처리부는,
    상기 확인된 페이지들에 대한 정보가 상기 제2 큐에 저장된 이후 미리 결정된 시점에 상기 스왑 동작을 수행하는 메모리 시스템.
  8. 복수의 블록들을 포함하는 메모리 장치에 대한 리드/라이트 동작을 위한 주소변환 테이블을 포함하고, 상기 복수의 블록들 각각에 대한 라이트 카운트 동작 수행 결과에 따른 카운트 값을 메타데이터로서 저장하고 있는 메모리 소자;
    처리 블록; 및
    스왑이 필요한 페이지들을 확인하는 컨트롤 유닛을 포함하고,
    상기 처리 블록은,
    상기 복수의 블록들 각각에 대하여 미리 설정된 횟수만큼의 라이트 요청에 응답하여 상기 라이트 카운트 동작을 수행하고, 상기 복수의 블록들 각각에 대한 라이트 카운트 동작의 수행 결과에 기초하여 상기 컨트롤 유닛에 의해 확인된 페이지들에 대하여 스왑 처리함으로써 웨어 레벨링 동작을 수행하는 메모리 컨트롤러.
  9. 청구항 8에 있어서, 상기 처리 블록은,
    수신된 라이트 요청에 응답하여 카운트 동작을 수행하는 제1 카운터;
    상기 제1 카운터에 의해 미리 정해진 횟수만큼의 카운트 동작이 완료될 때마다 카운트 동작을 수행하는 제2 카운터;
    상기 복수의 블록들 중에서 상기 제2 카운터에 의해 상기 횟수만큼 카운트 동작이 수행된 페이지들에 대한 정보를 저장하는 제1 큐; 및
    상기 복수의 블록들 중에서 상기 웨어 레벨링 동작을 위해 스왑이 필요한 페이지들에 대한 정보를 저장하는 제2 큐를 포함하는 메모리 컨트롤러.
  10. 청구항 9에 있어서, 상기 컨트롤 유닛은,
    상기 처리 블록으로부터 상기 제1 큐가 갱신되었음을 지시하는 신호가 수신됨에 응답하여 상기 제1 큐와 상기 메모리 소자를 검색하여 상기 웨어 레벨링 동작을 위해 스왑이 필요한 페이지들을 확인하고, 상기 확인된 페이지들에 대한 정보를 상기 제2 큐에 저장하는 메모리 컨트롤러.
  11. 청구항 10에 있어서, 상기 처리 블록은,
    상기 제1 큐가 갱신되었음을 지시하는 신호를 발생하는 신호 발생부; 및
    상기 메모리 장치에 대한 리드/라이트 동작과 상기 제2 큐의 검색 결과에 따른 스왑 동작을 수행하는 처리부를 더 포함하는 메모리 컨트롤러.
  12. 청구항 11에 있어서, 상기 처리부는,
    상기 스왑 동작을 수행할 시 상기 리드/라이트 동작을 중지하는 메모리 컨트롤러.
  13. 청구항 11에 있어서, 상기 처리부는,
    상기 확인된 페이지들에 대한 정보가 상기 제2 큐에 저장된 이후 미리 결정된 시점에 상기 스왑 동작을 수행하는 메모리 컨트롤러.
  14. 복수의 블록들을 포함하는 메모리 장치와; 메모리 소자, 처리 블록 및 컨트롤 유닛을 포함하는 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서:
    메모리 장치에 포함되는 복수의 블록들 각각에 대하여 미리 설정된 횟수만큼의 라이트 요청에 응답하여 라이트 카운트 동작을 수행하는 과정: 및
    상기 복수의 블록들 각각에 대한 라이트 카운트 동작의 수행 결과에 기초하여 웨어 레벨링 동작을 수행하는 과정을 포함하는 방법.
  15. 청구항 14에 있어서, 상기 라이트 카운트 동작을 수행하는 과정은,
    상기 처리 블록의 제1 카운터에 의해, 수신된 라이트 요청에 응답하여 카운트 동작을 수행하는 과정;
    상기 처리 블록의 제2 카운터에 의해, 상기 제1 카운터에 의해 미리 정해진 횟수만큼의 카운트 동작이 완료될 때마다 카운트 동작을 수행하는 과정; 및
    상기 복수의 블록들 중에서 상기 제2 카운터에 의해 상기 횟수만큼 카운트 동작이 수행된 페이지들에 대한 정보를 상기 처리 블록의 제1 큐에 저장하는 과정을 포함하는 방법.
  16. 청구항 15에 있어서, 상기 처리 블록에 의해, 상기 복수의 블록들 중에서 상기 웨어 레벨링 동작을 위해 스왑이 필요한 페이지들에 대한 정보를 상기 처리 블록의 제2 큐에 저장하는 과정을 더 포함하는 방법.
  17. 청구항 16에 있어서, 상기 컨트롤 유닛에 의해, 상기 처리 블록으로부터 상기 제1 큐가 갱신되었음을 지시하는 신호가 수신됨에 응답하여 상기 제1 큐와 상기 메모리 소자를 검색하여 상기 웨어 레벨링 동작을 위해 스왑이 필요한 페이지들을 확인하고, 상기 확인된 페이지들에 대한 정보를 상기 제2 큐에 저장하는 과정을 더 포함하는 방법.
  18. 청구항 17에 있어서, 상기 처리 블록에 의해,
    상기 제1 큐가 갱신되었음을 지시하는 신호를 발생하는 과정; 및
    상기 메모리 장치에 대한 리드/라이트 동작과 상기 제2 큐의 검색 결과에 따른 스왑 동작을 수행하는 과정을 더 포함하는 방법.
  19. 청구항 18에 있어서, 상기 수행하는 과정은,
    상기 스왑 동작을 수행할 시 상기 리드/라이트 동작을 중지하는 과정을 포함하는 방법.
  20. 청구항 19에 있어서, 상기 수행하는 과정은,
    상기 확인된 페이지들에 대한 정보가 상기 제2 큐에 저장된 이후 미리 결정된 시점에 상기 스왑 동작을 수행하는 과정을 포함하는 방법.
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