TWI529533B - 系統，裝置，記憶體控制器，以及用於記憶體初始化之方法 - Google Patents

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Description

系統，裝置，記憶體控制器，以及用於記憶體初始化之方法
本發明一般而言係關於半導體記憶體系統、裝置及方法，且更明確而言，本發明係關於系統、裝置、記憶體控制器以及記憶體初始化之方法。
記憶體裝置通常提供為電腦或其他電子裝置中之內部電路、半導體電路、積體電路。存在許多不同類型之記憶體，包括揮發性及非揮發性記憶體。揮發性記憶體可需要電力以維持其資訊，且揮發性記憶體包括隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)，及同步動態隨機存取記憶體(SDRAM)以及其他。非揮發性記憶體可藉由在不通電時保持所儲存之資訊來提供持久資訊，且非揮發性記憶體可包括「反及」(NAND)快閃記憶體、「或非」(NOR)快閃記憶體、唯讀記憶體(ROM)、電可抹除可程式化ROM(EEPROM)、可抹除可程式化ROM(EPROM)、相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)，及磁性隨機存取記憶體(MRAM)(諸如，自旋力矩傳輸隨機存取記憶體(STT RAM))以及其他。
記憶體裝置可組合在一起以形成記憶體系統，諸如固態硬碟(SSD)、攜帶型記憶體驅動器(例如，隨身碟)等。記憶體系統可包括非揮發性記憶體(例如，NAND快閃記憶體及NOR快閃記憶體)，及/或 可包括揮發性記憶體(例如，DRAM及SRAM)，以及各種其他類型之非揮發性及揮發性記憶體。舉例而言，可使用SSD替代硬碟機作為電腦之主儲存裝置，因為固態硬碟在效能、大小、重量、耐用性、操作溫度範圍及功率消耗方面可具有優於硬碟之優點。舉例而言，SSD在與磁碟機相比時歸因於SSD缺少活動零件而具有優良效能，缺少活動零件可避免與磁碟機相關聯之尋覓時間、潛時及其他機電延遲。SSD製造商可使用非揮發性快閃記憶體來製造可能不使用內部電池電源之快閃SSD，因此允許硬碟具更多功能且更緊湊。
記憶體系統可包括許多離散記憶體裝置(例如，封裝)，該等離散記憶體裝置可為多晶片封裝(MCP)。MCP可包括許多記憶體晶粒及/或晶片，該等記憶體晶粒及/或晶片各自具有許多記憶體單元與之相關聯。該等記憶體單元可執行自主機接收到之命令、向主機報告狀態，且可包括許多記憶體陣列以及周邊電路。該等記憶體陣列可包括可組織成許多實體群組(例如，區塊)之記憶胞，其中該等群組中之每一者能夠儲存資料之多個頁。
在各種記憶體系統中，多個記憶體裝置經由一共用匯流排而耦接至一記憶體控制器。該記憶體控制器可管理各種操作之執行，各種操作例如抹除操作、程式化操作及讀取操作。記憶體控制器與多個記憶體裝置之間的相互作用可影響記憶體系統之各種特性，包括功率消耗、處理速度及/或資料完整性，以及其他記憶體系統特性。
100‧‧‧計算系統
102‧‧‧主機
104‧‧‧記憶體系統
105‧‧‧處理器
106‧‧‧介面
107‧‧‧記憶體及匯流排控制裝置
109‧‧‧周邊及匯流排控制裝置
111‧‧‧動態隨機存取記憶體(DRAM)
117‧‧‧快閃記憶體
118‧‧‧圖形使用者介面
119‧‧‧隨身碟
200‧‧‧系統
202‧‧‧主機
204‧‧‧記憶體系統
206‧‧‧主機介面
212-1、212-2、...、212-M‧‧‧記憶體單元
215‧‧‧記憶體控制器
220‧‧‧匯流排
230-1、230-N‧‧‧記憶體裝置
312-1、312-2、312-3、 ...、312-M‧‧‧記憶體單元
313-1、313-2、313-3、 ...、313-P‧‧‧目標卷
315‧‧‧控制器
327-1、327-2、...、327-Q‧‧‧通道控制器
328-1、328-2、...、328-N‧‧‧單獨通道控制器
330-1、...、330-N‧‧‧記憶體裝置
413-1、413-2、413-3、 ...、413-P‧‧‧特定目標卷
430-1、430-2、430-3、 ...、430-N‧‧‧記憶體裝置
438‧‧‧晶片啟用插腳
439-1‧‧‧鏈輸入
439-2‧‧‧鏈輸入
439-3‧‧‧鏈輸入
439-N‧‧‧鏈輸入
441-1‧‧‧鏈輸出
441-2‧‧‧鏈輸出
441-3‧‧‧鏈輸出
441-N‧‧‧鏈輸出
444‧‧‧晶片啟用信號
圖1為根據本發明之許多實施例的計算系統之方塊圖。
圖2為根據本發明之許多實施例的經組態以控制記憶體之系統的一部分之方塊圖。
圖3為根據本發明之許多實施例的經組態以控制記憶體之系統的一部分之方塊圖。
圖4為根據本發明之許多實施例的經組態以控制記憶體之系統的一部分之方塊圖。
圖5為說明根據本發明之許多實施例的用於控制記憶體之方法的流程圖。
本發明包括系統、裝置、記憶體控制器及用於初始記憶體之方法。初始化記憶體可包括並列地組態記憶體裝置。該等記憶體裝置可接收一共用啟用信號。可給該等記憶體裝置中之每一者指派唯一卷位址。
本發明之實施例在與一些先前記憶體系統、裝置及方法相比時可提供各種益處，諸如減少記憶體控制器上之插腳數及/或提供關於一記憶體控制器與經由共用匯流排耦接至該記憶體控制器之記憶體裝置之間的相互作用的靈活性，以及其他益處。作為一實例，提供靈活性可包括允許記憶體控制器並列或串列地控制(例如，初始化)記憶體裝置，此可允許記憶體控制器在電力使用與效能之間進行折衷，此取決於在特定情況中電力使用及效能中之哪一者更為值得要的。
在本發明之以下詳細描述中，參看附圖，附圖形成本發明之一部分，且在附圖中以圖示方式來展示可如何實踐本發明之許多實施例。充分詳細地描述了此等實施例以使得一般熟習此項技術者能夠實踐本發明之實施例，且將理解，可利用其他實施例且可在不背離本發明之範疇的情況下做出過程、電及/或結構改變。如本文中所使用，尤其關於圖式中之元件符號的符號「N」、「M」、「P」及「Q」指示如此標明之許多特定特徵可包括於本發明之許多實施例內。如本文中所使用，「許多」某物可指代許多此類東西。
本文中之諸圖遵循一編號慣例，其中開頭的一位數或幾位數對應於圖號且剩餘數字識別圖式中之元件或組件。可藉由使用類似之數 字來識別不同圖之間的類似元件或組件。舉例而言，104可指代圖1中之元件「04」，且類似元件可在圖2中被引用為204。如將瞭解，本文中之各個實施例中展示之元件可經添加、交換及/或除去以便提供本發明之許多額外實施例。另外，如將瞭解，諸圖中所提供之元件的比例及相對標度意欲說明本發明之實施例，且不應以限制意義來理解。
圖1為根據本發明之許多實施例的計算系統100之功能方塊圖。計算系統100包括通信地耦接至主機102之記憶體系統104，例如許多固態硬碟(SSD)。記憶體系統104可經由介面106(例如，底板或匯流排)而通信地耦接至主機102。
主機102之實例可包括膝上型電腦、個人電腦、數位攝影機、數位記錄及播放裝置、行動電話、PDA、記憶卡讀取器，及介面集線器，以及其他主機系統。介面106可包括串列進階附接技術(SATA)、快速周邊組件互連(PCIe)或通用串列匯流排(USB)以及其他連接器及介面。然而，一般來說，主機介面106可提供一介面以用於在記憶體系統104與主機102之間傳遞控制、位址、資料及其他信號。
主機102可包括通信地耦接至記憶體及匯流排控制裝置107之許多處理器105(例如，並列處理器、共處理器等)。舉例而言，處理器105可為許多微處理器，或某些其他類型之控制電路，諸如許多特殊應用積體電路(ASIC)。計算系統100之其他組件亦可具有處理器。記憶體及匯流排控制裝置107可具有直接通信地耦接至其的記憶體及其他組件，例如動態隨機存取記憶體(DRAM)111、圖形使用者介面118及/或其他使用者介面(例如，顯示監視器、鍵盤、滑鼠等)。
記憶體及匯流排控制裝置107亦可具有通信地耦接至其之周邊及匯流排控制裝置109，周邊及匯流排控制裝置109又可連接至一記憶體系統，諸如使用例如非揮發性記憶體主機控制介面(NVMHCI)之通用串列匯流排(USB)介面的隨身碟119、快閃記憶體117及/或記憶體系統 104。如讀者將瞭解的，在許多不同計算系統中，除了硬碟機(HDD)外，亦可使用記憶體系統104，或可使用記憶體系統104來代替硬碟機(HDD)。圖1中所示之計算系統100為此類系統之一個實例；然而，本發明之實施例不限於圖1中所示之組態。
圖2為根據本發明之許多實施例的經組態以控制記憶體之系統200的一部分之方塊圖。系統200包括記憶體系統204，記憶體系統204可為(例如)SSD。記憶體系統204可經由主機介面206而耦接至主機202，且記憶體系統204可包括一記憶體控制器215(例如，記憶體控制電路、韌體及/或軟體)及耦接至記憶體控制器215之許多記憶體裝置230-1、...、230-N。在許多實施例中，記憶體控制器215可為耦接至印刷電路板之特殊應用積體電路(ASIC)。
記憶體系統204包括匯流排220以在記憶體裝置230-1、...、230-N與記憶體控制器215之間發送/接收各種信號(例如，資料信號、控制信號及/或位址信號)。雖然圖2中所示之實例包括單一匯流排220，但在一些實施例中，記憶體系統204可包括一單獨資料匯流排(DQ匯流排)、控制匯流排及位址匯流排。匯流排220由許多記憶體裝置230-1、...、230-N共用，且匯流排220可具有各種類型之匯流排結構，包括但不限於與以下各者有關之匯流排結構：開放NAND快閃介面(ONFI)、緊湊快閃介面、多媒體卡(MMC)、安全數位(SD)、CE-ATA、工業標準架構(ISA)、微通道架構(MSA)、擴展ISA(EISA)、智慧型電子驅動介面(IDE)、VESA區域匯流排(VLB)、周邊組件互連(PCI)、卡匯流排、通用串列匯流排(USB)、進階圖形埠(AGP)、國際個人電腦記憶卡協會匯流排(PCMCIA)、火線(IEEE 1394)，及小型電腦系統介面(SCSI)。
如圖2中所示，記憶體裝置230-1、...、230-N可包含許多晶粒及/或晶片，該等晶粒及/或晶片可包括為記憶體系統204提供儲存容量之 許多記憶體單元212-1、212-2、...、212-M。記憶體單元212-1、212-2、...、212-M可被稱作邏輯單元(LUN)且可包括許多記憶體陣列以及其上之周邊電路。在許多實施例中，記憶體單元212-1、212-2、...、212-M可為記憶體系統204中能夠獨立地執行經由匯流排220來自記憶體控制器215及/或主機202的命令且向記憶體控制器215及/或主機202報告狀態的最小組件。記憶體單元212-1、212-2、...、212-M可包括具有(例如)NAND架構之快閃記憶體陣列。然而，實施例不限於特定類型之記憶體陣列或陣列架構。
如下文結合圖3至圖4進一步描述，記憶體裝置230-1、...、230-N內之記憶體單元212-1、212-2、...、212-M可組織成許多卷。在許多實施例中，每一卷可為記憶體裝置230-1、...、230-N中之一者內共用自記憶體控制器215接收到之啟用信號(例如，晶片啟用(CE)信號)的一組記憶體單元。舉例而言，與記憶體裝置230-1、...、230-N相關聯之許多啟用輸入及/或輸出(例如，插腳、端子等)可耦接在一起且可耦接至記憶體控制器215之一個共用啟用輸出(例如，插腳、端子等)。因而，在各個實施例中，該控制器之單一晶片啟用輸出可由許多記憶體裝置230-1、...、230-N共用。
可使用啟用信號(例如，晶片啟用信號)之狀態來啟動及/或停用記憶體卷，且在一些情況下，啟動及/或停用整個記憶體裝置。舉例而言，一記憶體系統可經組態，以使得記憶體卷為低態有效(例如，在記憶體卷之關聯晶片啟用信號處於低狀態時，記憶體卷可處理自記憶體控制器接收到之命令)。對於低態有效之記憶體卷，在記憶體卷共用之晶片啟用信號處於高狀態時，該等記憶體卷變成非作用中的(例如，取消選定)且不可處理命令。本發明之實施例不限於具有特定晶片啟用組態之記憶體卷。
記憶體裝置230-1、...、230-N內之目標卷可被指派卷位址。如本 文中所使用，指派可指(例如)指派、指派、建立，及/或設定一卷位址。如下文進一步描述，所指派之卷位址可用以區別與共用晶片啟用信號相關聯之目標卷。
圖3為根據本發明之許多實施例的經組態以控制記憶體之系統的一部分之方塊圖。圖3中所示之記憶體系統包括記憶體控制器315。記憶體控制器315可跨越許多記憶體通道控制存取。在此實例中，控制器315包括各自控制對各別記憶體通道之存取的許多通道控制器327-1、327-2、...、327-Q。雖然圖3圖示針對每一通道之單獨通道控制器328-1、328-2、...、328-N，但在一些實施例中，一通道控制器可控制一個以上通道，及/或所有通道可由單一記憶體控制器來控制。
記憶體控制器315可包括用於將記憶體控制器315耦接至主機(例如，圖2中所示之主機202)的第一介面。記憶體控制器315可包括用於將記憶體控制器315耦接至配置成線性菊鏈組態之複數個記憶體裝置330-1、...、330-N的第二介面。根據本發明之許多實施例，記憶體控制器315可經組態，以在該複數個記憶體裝置330-1、...、330-N之初始化期間將一共用啟用信號(例如，晶片啟用信號)提供至該複數個記憶體裝置330-1、...、330-N，及在該初始化期間將唯一卷位址指派給該複數個記憶體裝置330-1、...、330-N之每一卷313-1、...、313-P。記憶體控制器315可經組態，以在該複數個記憶體裝置330-1、...、330-N之初始化期間組態該複數個記憶體裝置330-1、...、330-N。在一些實施例中，記憶體控制器315可經組態，以在該複數個記憶體裝置330-1、...、330-N之每次初始化時組態該複數個記憶體裝置330-1、...、330-N及指派許多唯一卷位址。記憶體控制器315可經組態，以在將唯一卷位址指派給該複數個記憶體裝置330-1、...、330-N中之一特定記憶體裝置之前組態該複數個記憶體裝置330-1、...、330-N中之該特定記憶體裝置。
在圖3中所示之實例中，記憶體控制器315經由匯流排320(例如，共用資料、位址及控制匯流排)而耦接至許多記憶體裝置330-1、...、330-N。記憶體裝置330-1及330-2中之每一者包括許多記憶體單元312-1、312-2、312-3、...、312-M。作為一實例，記憶體單元312-1、...、312-M可為記憶體晶粒，且記憶體裝置330-1、...、330-N可為多晶片封裝。在此實例中，每一記憶體裝置內之記憶體單元312-1、...、312-M組織(例如，分組)成許多目標卷313-1、313-2、313-3、...、313-P。一目標卷之一群記憶體單元可共用一晶片啟用(CE)。舉例而言，一晶片啟用可採取插腳或另一實體觸點之形式。舉例而言，記憶體單元312-1及312-2可包括於記憶體裝置330-1內之目標卷313-1中。
在此實例中，記憶體控制器包括專用於將CE信號提供至記憶體裝置330-1及330-2之兩個CE插腳328-1(CE1)及328-2(CE2)。舉例而言，CE1耦接至與記憶體裝置330-1內之目標卷313-1及記憶體裝置330-N內之目標卷313-3相關聯之CE插腳，而CE2耦接至與記憶體裝置330-1內之目標卷313-2及記憶體裝置330-N內之目標卷313-P相關聯之CE插腳。
控制器315及記憶體裝置330-1、...、330-N可具有經由(例如)信號線連接之各種其他觸點(例如，插腳)，信號線可為匯流排320之部分。雖然圖3中未示，但通道控制器327-1、...、327-Q中之每一者可耦接至許多記憶體裝置。實施例不限於圖3中所示之實例。舉例而言，記憶體系統可包括每通道更多或更少之記憶體裝置、每記憶體裝置更多或更少之目標卷，等等。
在圖3中所示之實例中，目標卷313-1、...、313-P中之每一者具有與其相關聯的所指派卷位址(例如，「卷1」、「卷2」、「卷3」、...、「卷P」)。如下文結合圖5進一步描述，由控制器315提供 之一命令可將一卷位址指派給一特定記憶體裝置(例如，目標卷中之特定卷)以自控制器315接收許多稍後之命令。
圖4為根據本發明之許多實施例的經組態以控制記憶體之系統的一部分之方塊圖。圖4中所示之實施例包括許多記憶體裝置430-1、430-2、430-3、...、430-N，且圖4中所示之實施例說明根據本發明之許多實施例的用於初始化記憶體之實例拓撲。舉例而言，該拓撲可為如所示之線性菊鏈組態440。記憶體裝置430-1、...、430-N可為諸如圖3中所示之裝置330-1、...、330-N的記憶體裝置。作為一實例，記憶體裝置430-1、...、430-N可為NAND記憶體裝置。
在圖4中所示之實例中，裝置430-1、...、430-N中之每一者包括鏈輸入439及鏈輸出441。舉例而言，裝置430-1包括鏈輸入439-1(ENi_1)及鏈輸出441-1(ENo_1)，裝置430-2包括鏈輸入439-2(ENi_2)及鏈輸出441-2(ENo_2)，裝置430-3包括鏈輸入439-3(ENi_3)及鏈輸出441-3(ENo_3)，且裝置430-N包括鏈輸入439-N(ENi_N)及鏈輸出441-N(ENo_N)。如所示，記憶體裝置430-1、...、430-N之鏈輸入439及鏈輸出441可經耦接以形成線性菊鏈組態440。在此實例中，鏈中之第一裝置430-1的鏈輸入439-1及鏈中之最後一個裝置430-N之鏈輸出441-N不連接(NC)。其他裝置之鏈輸入439以如圖4中所示之線性菊鏈組態440而連接至先前裝置之鏈輸出441。
如圖4中所示，且如上文結合圖3所描述，記憶體裝置430-1、...、430-N中之每一者包括一輸入以自記憶體控制器(例如，圖3中所示之記憶體控制器315)接收一共用啟用信號。因此，記憶體裝置430-1、...、430-N中之每一者共用來自記憶體控制器之一共同CE插腳。舉例而言，來自記憶體控制器之一晶片啟用信號444(CE0_N)由記憶體裝置430-1、...、430-N中之每一者的晶片啟用插腳438(CE1)共用。記憶體裝置430-1、...、430-N中之每一者的CE1插腳與特定目標 卷413-1、413-2、413-3、...、413-P相關聯(例如，對應)。如上所述，目標卷可指在一記憶體裝置內共用一特定CE信號的許多記憶體單元(例如，LUN)。目標卷中之每一者可被指派卷位址(例如，唯一非固定卷位址)。在此實例中，目標卷413-1被指派卷位址「卷1」，目標卷413-2被指派卷位址「卷2」，目標卷413-3被指派卷位址「卷3」，且目標卷413-P被指派卷位址「卷P」。在許多實施例中，可在初始化期間(例如，在供電時)將卷位址指派給特定目標卷。
在操作中，鏈輸入439-1、439-2、439-3、...、439-N及鏈啟用插腳438之狀態(例如，基於晶片啟用信號444之狀態)判定各別記憶體裝置430-1、...、430-N是否能夠接受命令。舉例而言，若一特定裝置之鏈輸入439為高，且該裝置之CE插腳438為低，則該特定裝置可接受命令。若特定裝置之鏈輸入439為低或CE插腳438為高，則該裝置不可接受命令。實施例不限於此實例，因為鏈輸入439及CE插腳438之狀態的組合可不同地組態以允許該裝置接受命令。
在許多實施例中，一記憶體控制器可提供(例如，發佈)指示一特定目標卷之目標卷位址的命令以處理許多後續命令。舉例而言，記憶體控制器可將卷選擇命令提供至許多記憶體裝置430-1、...、430-N(例如，經由共用匯流排)以便選擇共用來自該記憶體控制器之特定晶片啟用信號444的特定目標卷(例如，413-1、...、413-P)。以此方式，卷定址可用以存取記憶體裝置430-1、...、430-N之特定目標卷。
在許多實施例中，使用自記憶體控制器接收(例如，經由諸如圖3所示之共用匯流排320之共用匯流排)的晶片啟用信號(例如，晶片啟用信號444)來啟動許多記憶體裝置(例如，430-1、...、430-N)。舉例而言，假定記憶體裝置430-1、...、430-N為低態有效，則其可回應於偵測到晶片啟用信號444自第一狀態切換至第二狀態(例如，自高狀態切換至低狀態)而被啟動。
隨後可將一命令提供至經啟動之許多記憶體裝置430-1、...、430-N。在許多實施例中，該命令可指示(例如，經由目標卷位址)許多記憶體裝置430-1、...、430-N中之特定記憶體裝置內的許多目標卷(例如，413-1、...、413-P)之一目標卷。由該命令指示之目標卷保持為作用中的(例如，選定)，且剩餘目標卷返回至其先前狀態(例如，其在回應於偵測到晶片啟用信號之切換而啟動之前的狀態)。
若在回應於晶片啟用信號之切換而啟動之後接收到的命令不指示一目標卷(例如，該命令並非卷選擇命令)，則記憶體裝置430-1、...、430-N中之每一者及其中之目標卷413-1、...、413-P返回至其先前狀態。因而，許多記憶體卷中的先前選定之記憶體卷(例如，在偵測到啟用信號之切換之前選定的記憶體卷)將保持為被選定。而且，先前未選定之彼等記憶體卷將返回至未選定狀態。
圖5為說明根據本發明之許多實施例的用於控制記憶體之方法550的流程圖。方法550可應用於各種記憶體系統，諸如上文在圖1至圖4中所描述之記憶體系統。作為一實例，方法550可應用於經由共用匯流排而耦接至一記憶體控制器的許多記憶體裝置。在此實例中，許多記憶體卷共用來自該記憶體控制器之一晶片啟用信號(CE#)且為低態有效的(例如，記憶體卷回應於偵測到該晶片啟用信號之低信號狀態而啟動)。該等記憶體卷可各自包括能夠獨立地執行命令且向記憶體控制器報告狀態的許多記憶體單元(例如，LUN)。在許多實施例中，可將一卷位址指派給目標卷。一目標卷可包括一記憶體裝置(例如，封裝)內共用一晶片啟用信號的許多記憶體單元。在許多實施例中，可在系統之初始化期間(例如，在供電時)將卷位址指派給目標卷。在許多實施例中，可在重設命令內維持所指派之卷位址，且在後續初始化期間可將不同卷位址指派給目標卷。
如區塊552處所示，可在電力開啟時開始初始化，然而，實施例 不限於此，因為初始化可在不對來自斷電狀態之記憶體系統開啟電力之情況下發生(例如，可在並非首先對記憶體系統斷電之情況下重新初始化系統)。在區塊554處，將一共用啟用信號(例如，共用CE#)設定為第一狀態(例如，低狀態)。該共用CE#可在供電或其他記憶體初始化(包括重新初始化)引致事件之後設定為第一狀態。如本文中所述，該共用CE#可耦接至複數個記憶體裝置，其中該複數個記憶體裝置可配置成線性菊鏈組態。如區塊556處所指示，可並列地或按順序地組態與該共用CE#相關聯之記憶體卷。舉例而言，一記憶體控制器可在初始化期間按順序地或並列地選擇性地組態記憶體卷，諸如藉由包括可程式化選項。可程式化選項可在記憶體控制器操作期間(例如，在初始化期間)設定或可在記憶體控制器操作之前(例如，在記憶體控制器之製造或初始組態時)設定，以及在其他時間時設定。
在順序記憶體卷組態之情況下，如區塊558處所指示，可將一初步命令(例如，讀取狀態命令(70h))提供(例如，發佈)至該複數個記憶體裝置中之每一者。讀取狀態命令可引起對所提供的最後一個操作之狀態值的擷取。此命令可被所有記憶體裝置接受，而不管記憶體裝置之鏈輸入的狀態。一些記憶體系統可要求一記憶體控制器在可提供任何其他命令之前提供此初步命令。在該初步命令之後，如區塊560-1處所指示，可提供一重設命令。該重設命令(FFh)可提供至該複數個記憶體裝置中之第一記憶體裝置(例如，具有設定為特定狀態(諸如，高狀態)之鏈輸入的記憶體裝置)。亦即，在一些實施例中，該重設命令可僅被具有設定為特定狀態之鏈輸入的記憶體裝置接受。因此，提供重設命令可包括回應於特定記憶體裝置具有處於特定狀態之鏈輸入而重設一特定記憶體卷。重設命令可將目標記憶體裝置置於供電狀態(例如，預設供電狀態)。
至少部分地回應於重設命令，如區塊562處所指示，可組態第一 記憶體卷。舉例而言，組態第一記憶體裝置可包括第一記憶體裝置上之負載調整。組態記憶體裝置可包括讀取及/或寫入一裝置識別符、讀取及/或寫入裝置參數、讀取及/或寫入裝置啟動碼，及/或其他組態動作，使得主機可自記憶體卷接收組態資訊及/或將組態資訊提供至記憶體卷。
在第一記憶體卷之組態之後，如區塊564-1處所指示，可將卷位址指派給第一記憶體卷。舉例而言，可提供一設定特徵命令以將卷位址指派給第一記憶體卷。可給記憶體裝置中之每一卷指派一卷位址。舉例而言，包括兩個目標卷之特定記憶體裝置可被指派兩個唯一非固定卷位址。在與該卷位址之指派相關聯的時間流逝之後，第一記憶體裝置之鏈輸出可設定為特定狀態(例如，高狀態)以對第一記憶體裝置及/或與第一記憶體裝置相關聯之目標卷取消選擇且致使第一記憶體裝置之鏈輸入被忽略。第一記憶體裝置之鏈輸入的狀態可改變(例如，改為低狀態)。
在卷位址被指派給第一記憶體卷之後，如區塊566-1處所指示，可作出關於鏈中是否存在另一記憶體裝置的判定。舉例而言，可回應於在已對第一記憶體裝置取消選擇之後提供後續查詢(例如，讀取識別(ID)命令)(例如，至第二記憶體裝置)來指示鏈中存在下一個記憶體裝置。讀取ID命令可識別該命令所提供至的目標支援特定標準(例如，ONFI標準)。回應於讀取ID命令，支援特定標準之裝置可傳回指示裝置支援特定標準之特定簽名。在一些實施例中，若裝置不支援特定標準，則裝置將不回應於讀取ID命令。若下一個裝置作出回應，則後續組態過程可如上文針對第一記憶體卷所描述般(例如，如關於區塊560-1至566-1所描述般)來繼續。第二記憶體裝置可經組態且被指派第二卷位址。
如本文中所描述，卷位址可為唯一的(例如，每一所指派卷位址 可為不同的)且非固定的(例如，特定記憶體卷可在後續初始化期間被指派不同卷位址)。舉例而言，複數個記憶體卷可經重新組態，且可在後續初始化期間將唯一非固定卷位址重指派給該複數個記憶體卷中之每一者。如本文中所使用，「重指派」一卷位址並不暗示將同一卷位址指派給同一記憶體卷。而是，「重指派」一卷位址指示將後續卷位址指派給特定記憶體卷。在一些情況下，可收回一特定記憶體裝置，在該情況下，所收回之記憶體裝置將不會在後續初始化期間被指派唯一非固定卷位址，且所收回之記憶體裝置亦不會在後續初始化期間被組態。在一些情況下，可將新的記憶體裝置添加至該鏈，此添加發生在無該新的記憶體裝置之情況下的先前初始化之後。在此類情況下，在後續初始化期間，該複數個記憶體裝置可經重新組態，且新的記憶體裝置可經組態且被指派唯一非固定卷位址。此類實施例藉由為收回及/或添加裝置作準備來慮及記憶體裝置之鏈的操作的靈活性。在許多實施例中，可重複初始化過程，直至所有記憶體裝置皆被初始化為止。舉例而言，可將後續重設命令按順序地提供至鏈中之剩餘記憶體裝置，可按順序地組態剩餘之記憶體裝置，且可按順序地將不同卷位址指派給剩餘之記憶體裝置。
若下一個記憶體裝置不作出回應，則可如區塊568-1處指示般作出關於是否應初始化下一個晶片啟用的判定(例如，針對包括一個以上CE#之彼等記憶體控制器，諸如圖3中所示之記憶體控制器315)。若將要初始化另一CE#，則過程可返回至區塊554，在區塊554處，可將下一個CE#設定為第一狀態以便初始化與下一個CE#相關聯之記憶體裝置及/或卷。在已初始化了與特定CE#相關聯之記憶體裝置及/或卷之後，如區塊570處所示，可將該特定CE#之狀態設定為不同狀態(第二狀態)(例如，高狀態)。隨後可提供卷選擇命令以針對額外命令(例如，設置片內終結器(ODT)矩陣)以及其他命令及/或操作來選擇一 卷。
返回至如區塊556處所指示般關於是否執行並列組態或是順序組態的判定，在並列記憶體裝置組態之情況下，如區塊560-2處所指示，可將重設命令(FFh)提供至複數個記憶體裝置中之每一者。根據並列組態過程，該複數個記憶體裝置可接受重設命令，而不管該複數個記憶體裝置中之每一者的一鏈輸入的狀態(例如，高或低)。如區塊574處所指示，可回應於重設命令並列地(例如，實質上同時)組態鏈中之複數個記憶體裝置中之每一者。如關於並列組態所使用的，「實質上同時」至少包括一起組態該複數個記憶體裝置而記憶體控制器無需提供單獨命令以獨立地組態該複數個記憶體裝置。在一些實施例中，「實質上同時」可包括同時組態該複數個記憶體裝置。上文已關於區塊562更詳細地描述了組態記憶體裝置之過程。除了記憶體裝置係實質上同時並列地組態而非個別地按順序組態之外，並列組態可類似於順序組態。
在已組態了該複數個記憶體裝置之後，如區塊564-2處所指示，可將卷位址(例如，唯一非固定卷位址)指派給記憶體卷中之每一者。根據並列組態過程指派卷位址的過程可類似於如上文關於區塊564-1所描述的根據順序組態過程指派卷位址的過程。與實質上同時組態複數個記憶體裝置的並列組態不同，可按順序地將卷位址指派給複數個記憶體裝置中之每一者。回應於已將卷位址指派給第一記憶體裝置(例如，在該指派之後)，可將第一記憶體裝置之鏈輸出驅動至特定狀態(例如，高狀態)以對第一記憶體裝置取消選擇且忽略第一記憶體裝置之鏈輸入的狀態。
可將第一卷位址指派給第一記憶體卷，且接著可如區塊566-2處所指示般作出關於該鏈中是否有下一個裝置要被指派下一個卷位址的判定。舉例而言，可回應於在已對第一記憶體裝置取消選擇之後提供 後續查詢(例如，讀取ID命令)(例如，至第二記憶體裝置)來指示鏈中存在下一個記憶體裝置。讀取ID命令可識別該命令所提供至的目標支援特定標準(例如，ONFI標準)。回應於讀取ID命令，支援特定標準之裝置可傳回指示裝置支援特定標準之特定簽名。在一些實施例中，若裝置不支援特定標準，則裝置將不回應於讀取ID命令。若下一個裝置作出回應，則如區塊564-2處所指示，可將一卷位址指派給下一個裝置。
若下一個裝置不作出回應，則可將一CE#設定為不同狀態，且藉此對與該CE#相關聯之複數個記憶體裝置及/或卷中之每一者取消選擇。回應於下一個記憶體裝置不作出回應(例如，回應於該鏈中不再存在與特定CE#相關聯之記憶體裝置要被初始化)，可如區塊568-2處所指示般作出關於是否應初始化下一個晶片啟用的判定(例如，針對包括一個以上CE#之彼等記憶體控制器，諸如圖3中所示之記憶體控制器315)。用於判定是否應初始化下一個CE#之過程可類似於上文關於區塊568-1所描述之過程。在已初始化了與特定CE#相關聯之記憶體裝置及/或卷之後，如區塊570處所示，可將該特定CE#之狀態設定為不同狀態(第二狀態)(例如，高狀態)。隨後可提供卷選擇命令(E1h)以針對額外命令(例如，設置片內終結器(ODT)矩陣)以及其他命令及/或操作來選擇一卷。
結論
本發明包括系統、裝置、記憶體控制器及用於初始化記憶體之方法。初始化記憶體可包括並列地組態記憶體裝置。該等記憶體裝置可接收一共用啟用信號。可給該等記憶體裝置中之每一者指派唯一卷位址。
將理解，當一元件被提及為「在另一元件上」、「連接至另一元件」或「與另一元件耦接」時，該元件可直接在該另一元件上、直 接連接至該另一元件或與該另一元件直接耦接，或可存在介入元件。相反，當一元件被提及為「直接在另一元件上」、「直接連接至另一元件」或「與另一元件直接耦接」時，不存在介入元件或層。如本文所使用，術語「及/或」包括許多相關聯之所列出項之任一組合及所有組合。除非另有指出，否則如本文中所使用，術語「或」意謂邏輯上之包括性或。亦即，「A或B」可包括(僅A)、(僅B)或(A及B兩者)。換言之，「A或B」可意謂「A及/或B」或「A及B中之一或多者」。
儘管本文中已說明並描述了特定實施例，但一般熟習此項技術者將瞭解，可用經計算以達成相同結果的配置來代替所展示之特定實施例。本發明意欲涵蓋本發明之許多實施例的改編或變化。應理解，已以說明之方式而非以約束之方式來作出以上描述。當回顧以上描述時，以上實施例之組合及本文中未具體描述之其他實施例將為熟習此項技術者所顯而易見。本發明之許多實施例之範疇包括使用上述結構及方法之其他應用。因此，本發明之許多實施例之範疇應參考所附申請專利範圍以及給此申請專利範圍賦予權利的全範圍之等效物來確定。
在上述實施方式中，出於使本發明流暢之目的而將一些特徵一起分組到單一實施例中。本發明之此方法不應被解釋為反映本發明之所揭示實施例必須使用比每一請求項中明確敍述之特徵多的特徵的意圖。實情為，如以下申請專利範圍所反映，本發明之標的物在於比單一所揭示實施例之所有特徵少的特徵。因此，以下申請專利範圍藉此併入至實施方式中，其中每一請求項依賴於其自身而作為一獨立實施例。

Claims (20)

  1. 一種用於初始化記憶體之方法，其包含：判定是否並列地或按順序地組態複數個記憶體裝置；藉由一控制器並列地或按順序地組態該複數個記憶體裝置，其中該複數個記憶體裝置接收一共用啟用信號；及將一唯一卷位址指派給該複數個記憶體裝置之每一者。
  2. 如請求項1之方法，其中指派該唯一卷位址包括在一初始化期間將兩個唯一卷位址指派給該複數個記憶體裝置中之一特定記憶體裝置，其中該複數個記憶體裝置中之該特定記憶體裝置包括兩個目標卷。
  3. 如請求項1之方法，其中該方法包括重新組態該複數個記憶體裝置，及在一後續初始化期間將一唯一卷位址重指派給該複數個記憶體裝置中之每一者。
  4. 如請求項1之方法，其中指派該唯一卷位址包括指派一唯一非固定卷位址。
  5. 如請求項1之方法，其中指派該唯一卷位址包括按順序地將一唯一卷位址指派給該複數個記憶體裝置中之每一者。
  6. 如請求項1之方法，其中指派該唯一卷位址包括在一初始化期間將一個唯一卷位址指派給該複數個記憶體裝置中之一特定記憶體裝置，其中該複數個記憶體裝置中之該特定記憶體裝置包括一個目標卷。
  7. 如請求項1之方法，其中該方法包括收回該複數個記憶體裝置中之一特定記憶體裝置，使得該特定記憶體裝置在一後續初始化期間不被指派一唯一卷位址。
  8. 如請求項1之方法，其中並列地組態該複數個記憶體裝置包括在 一初始化期間組態該複數個記憶體裝置，其中該複數個記憶體裝置呈一線性菊鏈組態。
  9. 如請求項8之方法，其中該方法包括：在一後續初始化期間，組態該複數個記憶體裝置，及將一額外記憶體裝置添加至該線性菊鏈組態；及在該後續初始化期間，將一唯一非固定卷位址指派給該複數個記憶體裝置中之每一者且指派給該額外記憶體裝置。
  10. 一種記憶體控制器，其包含：一第一介面，其用於將該記憶體控制器耦接至一主機；及一第二介面，其用於將該記憶體控制器耦接至配置成一線性菊鏈組態之複數個記憶體裝置，其中該記憶體控制器經組態以：將一共用啟用信號設定為一特定狀態，其中該共用啟用信號耦接至複數個記憶體裝置，且其中該複數個記憶體裝置配置成一線性菊鏈組態；將一重設命令提供至該複數個記憶體裝置中之每一者；判定是否並列地或按順序地組態該複數個記憶體裝置；在提供該重設命令後並列地或按順序地組態該複數個記憶體裝置；及將一唯一卷位址指派給該複數個記憶體裝置中之每一者。
  11. 如請求項10之記憶體控制器，其中該記憶體控制器經組態以按順序地將一唯一非固定卷位址指派給該複數個記憶體裝置中之每一者。
  12. 如請求項10之記憶體控制器，其中該記憶體控制器經組態以：回應於該複數個記憶體裝置中之一第一記憶體裝置回應於一第一查詢而指示支援，將一第一卷位址指派給該複數個記憶體 裝置中之該第一記憶體裝置；及回應於該複數個記憶體裝置中之一第二記憶體裝置回應於一第二查詢而指示支援，將一第二卷位址指派給該複數個記憶體裝置中之該第二記憶體裝置。
  13. 如請求項10之記憶體控制器，其中該記憶體控制器經組態以回應於該複數個記憶體裝置中之一特定記憶體裝置回應於一各別查詢而指示支援，將該唯一卷位址指派給該複數個記憶體裝置中之該特定記憶體裝置；且其中該記憶體控制器經組態以回應於該各別查詢未被回答而將該共用啟用信號設定為一不同狀態。
  14. 如請求項13之記憶體控制器，其中該記憶體控制器經組態以對該複數個記憶體裝置中之每一者取消選擇以將該共用啟用信號設定為該不同狀態。
  15. 如請求項10之記憶體控制器，其中該記憶體控制器經組態以將該唯一卷位址指派給該複數個記憶體裝置中之每一者內的一個目標卷。
  16. 如請求項10之記憶體控制器，其中該記憶體控制器經組態以將一唯一卷位址指派給該複數個記憶體裝置中之每一者內的每一目標卷。
  17. 一種記憶體系統，其包含：複數個記憶體裝置，其耦接成一線性菊鏈組態；及一記憶體控制器，其耦接至該複數個記憶體裝置，其中該記憶體控制器經組態以：將一共用啟用信號提供至該複數個記憶體裝置；判定是否並列地或按順序地組態該複數個記憶體裝置；在該複數個記憶體裝置之一初始化期間並列地組態該複數 個記憶體裝置；及在該初始化期間將一唯一卷位址指派給該複數個記憶體裝置中之每一者。
  18. 如請求項17之記憶體系統，其中該複數個記憶體裝置中之每一者包括：一輸入，用以接收該共用啟用信號；一額外鏈輸入；及一鏈輸出；其中該複數個記憶體裝置中之一第二記憶體裝置之該額外鏈輸出以該線性菊鏈組態耦接至該複數個記憶體裝置中之下一個記憶體裝置的該額外鏈輸入。
  19. 如請求項18之記憶體系統，其中：該複數個記憶體裝置中之一第三記憶體裝置之該額外鏈輸出回應於該唯一卷位址被指派給該第三特定記憶體裝置而被驅動至一第一狀態；且該第三記憶體裝置之該額外鏈輸出處於該第一狀態導致該第三記憶體裝置被取消選擇。
  20. 如請求項18之記憶體系統，其中若該控制器經選擇性地組態以按順序地組態該等裝置，則具有處於一第一狀態之一第三鏈輸入的一第三記憶體裝置經組態以：被指派一唯一卷位址；及回應於被指派了該唯一卷位址而使一第二鏈輸出被驅動至該第一狀態。
TW103146132A 2011-03-11 2012-03-09 系統，裝置，記憶體控制器，以及用於記憶體初始化之方法 TWI529533B (zh)

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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8856482B2 (en) * 2011-03-11 2014-10-07 Micron Technology, Inc. Systems, devices, memory controllers, and methods for memory initialization
US9239806B2 (en) 2011-03-11 2016-01-19 Micron Technology, Inc. Systems, devices, memory controllers, and methods for controlling memory
US8463948B1 (en) * 2011-07-01 2013-06-11 Intel Corporation Method, apparatus and system for determining an identifier of a volume of memory
US9213610B2 (en) 2013-06-06 2015-12-15 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Configurable storage device and adaptive storage device array
US9117504B2 (en) 2013-07-03 2015-08-25 Micron Technology, Inc. Volume select for affecting a state of a non-selected memory volume
US9933980B2 (en) 2014-02-24 2018-04-03 Toshiba Memory Corporation NAND raid controller for connection between an SSD controller and multiple non-volatile storage units
US20160078939A1 (en) * 2014-09-11 2016-03-17 Intel Corporation Appointing semiconductor dice to enable high stacking capability
KR20160120004A (ko) * 2015-04-07 2016-10-17 삼성전자주식회사 시스템 온-칩 및 이를 포함하는 전자 기기
CN106155948B (zh) * 2015-04-16 2019-07-05 伊姆西公司 用于存储系统的方法、聚合配置引擎、聚合配置工具以及文件系统
US10095437B2 (en) * 2015-08-03 2018-10-09 Intel Corporation Memory access control
US10057209B2 (en) * 2016-07-28 2018-08-21 Qualcomm Incorporated Time-sequenced multi-device address assignment
KR102669694B1 (ko) * 2016-09-28 2024-05-28 삼성전자주식회사 서로 직렬로 연결된 스토리지 장치들 중 애플리케이션 프로세서에 직접 연결되지 않는 스토리지 장치를 리셋시키는 전자 기기 및 그것의 동작 방법
KR102445674B1 (ko) 2017-12-18 2022-09-22 삼성전자주식회사 선택적으로 메모리를 부팅시키도록 구성되는 램 컨트롤러 및 그 동작 방법
CN110731012B (zh) * 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
US10936234B2 (en) * 2019-05-22 2021-03-02 Macronix International Co., Ltd. Data transfer between memory devices on shared bus
US10860333B1 (en) * 2019-10-14 2020-12-08 Western Digital Technologies, Inc. Interleaved host reset and next re-initialization operations
CN111339579B (zh) * 2020-03-26 2022-07-08 清华大学 电子装置及其操作方法
CN112802556B (zh) * 2021-01-20 2023-05-09 天津大学合肥创新发展研究院 一种针对测序数据的多标记序列并行识别的加速器装置
US11640335B2 (en) 2021-06-15 2023-05-02 Western Digital Technologies, Inc. Multiple function level reset management
KR20230045933A (ko) * 2021-09-29 2023-04-05 에스케이하이닉스 주식회사 데이지 체인 토폴로지 기반의 저장 장치

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5056015A (en) 1988-03-23 1991-10-08 Du Pont Pixel Systems Limited Architectures for serial or parallel loading of writable control store
US6175891B1 (en) * 1997-04-23 2001-01-16 Micron Technology, Inc. System and method for assigning addresses to memory devices
US6385704B1 (en) * 1997-11-14 2002-05-07 Cirrus Logic, Inc. Accessing shared memory using token bit held by default by a single processor
US6226729B1 (en) 1998-11-03 2001-05-01 Intel Corporation Method and apparatus for configuring and initializing a memory device and a memory channel
JP3853537B2 (ja) 1999-04-30 2006-12-06 株式会社日立製作所 半導体メモリファイルシステム
JP2001167586A (ja) 1999-12-08 2001-06-22 Toshiba Corp 不揮発性半導体メモリ装置
US8341332B2 (en) 2003-12-02 2012-12-25 Super Talent Electronics, Inc. Multi-level controller with smart storage transfer manager for interleaving multiple single-chip flash memory devices
US8176296B2 (en) * 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US6996644B2 (en) * 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
KR100468761B1 (ko) * 2002-08-23 2005-01-29 삼성전자주식회사 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템
US8001325B2 (en) * 2004-01-09 2011-08-16 Sandisk Corporation Memory card that supports file system interoperability
KR100697270B1 (ko) 2004-12-10 2007-03-21 삼성전자주식회사 저전력 멀티칩 반도체 메모리 장치 및 그것의 칩 인에이블방법
JP2006293889A (ja) 2005-04-14 2006-10-26 Oki Electric Ind Co Ltd チップイネーブル制御回路、メモリ制御回路、及びデータ処理システム
KR100721581B1 (ko) * 2005-09-29 2007-05-23 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
JP4955990B2 (ja) 2005-12-14 2012-06-20 株式会社東芝 不揮発性半導体記憶装置
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
KR101476463B1 (ko) * 2006-08-22 2014-12-24 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 스케일러블 메모리 시스템
US8344475B2 (en) * 2006-11-29 2013-01-01 Rambus Inc. Integrated circuit heating to effect in-situ annealing
US7650459B2 (en) * 2006-12-21 2010-01-19 Intel Corporation High speed interface for non-volatile memory
US7778057B2 (en) 2007-02-26 2010-08-17 Sandisk Corporation PCB circuit modification from multiple to individual chip enable signals
KR100909358B1 (ko) 2007-04-16 2009-07-24 삼성전자주식회사 신뢰성 높은 초기화 데이터를 제공하는 플래시 메모리 장치및 그것의 초기화 방법
US7831742B2 (en) * 2007-08-10 2010-11-09 Qimonda Ag Method and device for enumeration
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US8131913B2 (en) * 2008-02-04 2012-03-06 Mosaid Technologies Incorporated Selective broadcasting of data in series connected devices
US8458404B1 (en) * 2008-08-14 2013-06-04 Marvell International Ltd. Programmable cache access protocol to optimize power consumption and performance
US8195899B2 (en) 2008-09-26 2012-06-05 Micron Technology, Inc. Memory cell operation
US8412880B2 (en) 2009-01-08 2013-04-02 Micron Technology, Inc. Memory system controller to manage wear leveling across a plurality of storage nodes
JP4856208B2 (ja) 2009-03-30 2012-01-18 株式会社東芝 半導体装置
US8055816B2 (en) * 2009-04-09 2011-11-08 Micron Technology, Inc. Memory controllers, memory systems, solid state drives and methods for processing a number of commands
JP5259481B2 (ja) 2009-04-14 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
US8503211B2 (en) 2009-05-22 2013-08-06 Mosaid Technologies Incorporated Configurable module and memory subsystem
US9535876B2 (en) * 2009-06-04 2017-01-03 Micron Technology, Inc. Conditional operation in an internal processor of a memory device
US8462536B2 (en) * 2011-03-11 2013-06-11 Intel Corporation Method and apparatus for addressing memory arrays
US8856482B2 (en) * 2011-03-11 2014-10-07 Micron Technology, Inc. Systems, devices, memory controllers, and methods for memory initialization
US8868843B2 (en) * 2011-11-30 2014-10-21 Advanced Micro Devices, Inc. Hardware filter for tracking block presence in large caches

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