TWI417887B

TWI417887B - 資料儲存系統與方法

Info

Publication number: TWI417887B
Application number: TW98141119A
Authority: TW
Inventors: Bo Zhang; Honggang Chai; Liang Chen
Original assignee: Via Tech Inc
Priority date: 2009-12-02
Filing date: 2009-12-02
Publication date: 2013-12-01
Also published as: TW201120897A

Description

資料儲存系統與方法

本發明係有關於資料儲存系統與方法，特別應用於具有拷貝回存(copyback)操作之記憶體。

除了盤式硬碟、光碟…等，現今已發展出其他資料儲存技術。以固態式硬碟(Solid State Disc，SSD)為例，其中利用NAND Flash(反及閘快閃記憶體)作為儲存單元，以取代傳統之盤式硬碟。此外，攜帶式電子裝置，例如市面上常見的mp3隨身聽…等，亦常使用反及閘快閃記憶體來儲存資料。

反及閘快閃記憶體具有一拷貝回存(copyback)操作，也可以稱為內部拷貝操作(Internal Copy)。第1圖以方塊圖圖解一反及閘快閃記憶體之架構，並示意其中一種拷貝回存操作。

如圖所示，反及閘快閃記憶體100具有複數個區塊(blocks，編號為block₀ 、block₁ 、…、block_n )、以及一緩衝器102。區塊block₀ …block_n 提供物理空間儲存資料，各自更可劃分為複數個頁(pages)；例如，區塊block₀ 包括複數個頁page(0,0)、page(0,1)…，區塊block₁ 包括複數個頁page(1,0)、page(1,1)…，區塊block_n 包括複數個頁page(n,0)、page(n,1)…。於讀/寫操作中，主機端(host)程序(program)所使用的位址資訊稱為「邏輯位址」，需先經映射表(mapping table)轉換為「物理位址」才能對應至反及閘快閃記憶體100上的物理空間(上述區塊、或頁、或更小的儲存單位)。緩衝器102則是設計來供拷貝回存操作使用。

一邏輯位址之資料可能自反及閘快閃記憶體100的一物理空間搬移至另一物理空間，其一操作即拷貝回存操作。拷貝回存操作有多種型式，例如，執行垃圾收集(garbage collection)釋放儲存空間時，通常會大量運用到拷貝回存操作。垃圾收集通常以「區塊」作為空間釋放的單位。以釋放第1圖區塊block₁ 為例，需先將區塊block₁ 內有效資料(valid data)拷貝至另一區塊，如區塊block_n ，方能將區塊block₁ 之儲存空間釋放並將其標示為可用空間；其中，搬移有效資料之技術即拷貝回存操作的一種型式。以拷貝一頁page(1,0)至另一頁page(n,1)為例，拷貝回存操作首先把頁page(1,0)所儲存之資料送至緩衝器102，再由緩衝器102傳遞至頁page(n,1)；整個資料傳送過程限制於反及閘快閃記憶體100內部，外界不得窺之。

除了圖1所示之技術，拷貝回存操作另有一種型式-於「頁」內搬移資料。此型式之拷貝回存操作將資料從一頁的一區域讀到該頁內部的緩衝器，再由該緩衝器搬移到該頁的另一區域；其資料傳送過程同樣也是限制在反及閘快閃記憶體內部。

由於拷貝回存操作之資料傳送過程限制於反及閘快閃記憶體內部，其間若發生拷貝錯誤也無法得知。更甚者，拷貝錯誤會累積至無法校正的程度。

本發明提供一種資料儲存系統以及方法。

本發明所揭露之資料儲存系統，包括：一第一記憶體、一控制器、一計次模組、以及一校錯模組。

第一記憶體具有一拷貝回存操作。控制器負責將第一記憶體耦接計次模組以及校錯模組。計次模組負責對第一記憶體複數個邏輯位址之拷貝回存操作進行一計次操作，且據以判斷上述邏輯位址是否滿足一校錯條件。校錯模組負責接收自第一記憶體讀出的滿足校錯條件的邏輯位址之資料，並對滿足校錯條件的邏輯位址之資料進行校錯。

本發明所揭露之資料儲存方法應用於具有一拷貝回存操作的一第一記憶體上。此資料儲存方法包括：對第一記憶體複數個邏輯位址之拷貝回存操作進行一計次操作，且據以判斷上述邏輯位址是否滿足一校錯條件；以及接收自第一記憶體讀出的滿足校錯條件的邏輯位址之資料，並對滿足該校錯條件的邏輯位址之資料進行校錯，以訂正該第一記憶體。

本發明尚有許多實施方式。以下舉例說明之。

第2圖圖解本案資料儲存系統的一種實施方式，其中包括：一第一記憶體202、一控制器204、一計次模組206、一校錯模組208與一第二記憶體210。

第一記憶體202可施行拷貝回存(copyback)操作，且其物理儲存空間乃動態地配置給複數個邏輯位址(主機端程序所使用之位址資訊)使用。在一種實施方式中，第一記憶體202可以一反及閘快閃記憶體(NAND Flash)實現。控制器204將第一記憶體202耦接計次模組206、校錯模組208以及第二記憶體210。計次模組206對第一記憶體202所對應之各邏輯位址的拷貝回存操作進行一計次操作，且根據該計次操作的結果判斷上述邏輯位址是否滿足一校錯條件。校錯模組208負責接收自第一記憶體202讀出的滿足該校錯條件的邏輯位址之資料，對滿足該校錯條件的邏輯位址之資料進行校錯，以訂正該第一記憶體202。第二記憶體210則用於暫存該計次模組206上述計次操作的結果，可由動態隨機存取記憶體(DRAM)實現。

上述計次操作乃用來反應各邏輯位址發生拷貝回存操作的頻度，可有多種實施方式。

在一種實施方式中，上述計次操作包括：計數第一記憶體202所對應之各邏輯位址發生拷貝回存操作的次數。該計次操作的結果由第二記憶體210紀錄，第3圖以表格顯示其內容。如第3圖所示，各邏輯位址LBA(0)…LBA(p)對應一計次紀錄m₀ …m_p ；計次紀錄m₀ …m_p 為各邏輯位址LBA(0)…LBA(p)發生拷貝回存操作的次數。根據第二記憶體210所暫存之計次紀錄m₀ …m_p ，計次模組206判定拷貝回存操作發生次數超過一上限值的邏輯位址滿足校錯條件，需要自第一記憶體202讀出以進行校錯。以上限值為8為例，計次紀錄m₀ …m_p 需各佔至少三位元的空間。由於第一記憶體202之物理儲存空間所對應的邏輯位址的數量可能很大，因此如果每個邏輯位址都佔用三位元的空間，則要求第二記憶體210必須具備很大的儲存空間，為善用第二記憶體210之空間，計次操作可採用其他實施方式。

在另一種實施方式中，上述計次操作包括：於每次拷貝回存操作發生時，根據一概率為對應之邏輯位址設定一頻度標示。上述頻度標示可為一位元資料，常態值為’0’。以下舉例說明之。假設使用者希望同一邏輯位址每發生n次拷貝回存操作即有P%的機率進行一次校錯，則可於該邏輯位址每回發生拷貝回存操作時以概率X變化該頻度標示為’1’；其中，概率X設定為1-(1-P%)^(1/n)。若使用者希望同一邏輯位址每發生10次拷貝回存操作即有90%的機率進行一次校錯(即n=10，P%=90%)，則概率X的理想設定範圍約為0.226~0.268，為了工程方便，可設定概率X為0.25；意即，針對同一邏輯位址，拷貝回存操作發生其上一次時，計次模組206會以概率0.25嚐試把該邏輯位址之頻度標示自’0’變化為’1’，如此一來，從較大的樣本空間上看，一邏輯位址上平均發生拷貝回存操作10次，則進行校錯的機率可達90%。各邏輯位址之頻度標示同樣可由第二記憶體210暫存為第3圖之表格，在此實施方式中，計次紀錄m₀ …m_p 即各邏輯位址LBA(0)…LBA(p)之頻度標示。根據第二記憶體210所暫存之頻度標示m₀ …m_p ，計次模組206判定其中滿足一特定值(如資料’1’)的頻度標示所對應之邏輯位址滿足校錯條件，需要自第一記憶體202讀出進行校錯。

在另一實施例中，概率設定邏輯位址之頻度標示可藉由在該計次模組206中設置一隨機數產生器來實現，其產生隨機數的值可為0~99：使用者可以當前的系統時間、中央處理器的時間標記、或硬體實現的隨機數產生器得到一高斯白噪音隨機數，並藉由對該高斯白噪音隨機數取模數(除以100求餘數)，即可得範圍為0~99的隨機數。而後，藉由比較該隨機數與一臨界值(舉例而言該臨界值設定為25)，若隨機小於或等於該臨界值，則將該邏輯位址的頻度標示由’0’設置為’1’；若隨機數大於該臨界值，則維持該邏輯位址的頻度標示。如此，當一邏輯位址發生一次拷貝回存操作時，該邏輯位址的頻度標示會以25%的概率被設置為’1’；若該隨機數的值為’1’，則代表該邏輯位址有90%的可能性進行了10次拷貝回存操作，則計次模組206會判定該邏輯位址滿足校錯條件，需要自第一記憶體202讀出進行校錯。

本發明所採用之校錯技術可有多種實施方式，其中一種為錯誤檢查與校正(error checking and correcting，ECC)。在此實施方式中，資料儲存將更包括ECC碼，且第2圖之校錯模組208包括ECC技術。滿足校錯條件之邏輯位址的資料稱為「待校錯資料」，控制器204自第一記憶體202讀出該「待校錯資料」，並將其暫存至第二記憶體210以供校錯模組208進行ECC校錯。

待校錯資料可有多種來源，第4A與4B圖舉例說明之。

參閱第4A圖，待校錯資料為相關拷貝回存操作「完成後」之資料：將資料由頁page(1,0)送至緩衝器402再寫入頁page(n,1)，待此拷貝回存操作「完成後」，該邏輯位址即滿足校錯條件，則当此拷貝回存操作完成後，相關邏輯位址之資料方自頁page(n,1)被控制器204讀出第一記憶體202之外作為待校錯資料暫存於第二記憶體210，以由校錯模組208進行校錯。若校錯模組208顯示待校錯資料有錯誤，則進行校正，此時校錯結果必須被寫回第一記憶體202中，當第一記憶體202為反及閘快閃記憶體(NAND Flash)時，由於反及閘快閃記憶體的特性必須先擦除後方能寫入，因此只能由控制器204新分配一閒置的物理位址，如block_n 之未寫入資料的物理頁page(n,k)，以寫入該校錯結果訂正所對應之邏輯位址資料，圖中以虛線表示此訂正動作。反之，若校錯模組208顯示待校錯資料沒有錯誤，則可略過此次校正和寫回程序，無須訂正第一記憶體202的內容。

參閱第4B圖，其中，待校錯資料為相關拷貝回存操作「執行前」之資料。即是說，當下的拷貝回存操作執行之前，該邏輯位址已經滿足校錯條件，則滿足校錯條件之邏輯位址當下的拷貝回存操作(虛線所示)將被此校錯動作(實線所示)取代。頁page(1,0)將被控制器204讀出第一記憶體202之外作為待校錯資料暫存於第二記憶體210中，以交由校錯模組208進行校錯。不論待校錯資料有無錯誤發生，校錯結果都將重新寫入第一記憶體202填入第一記憶體202的一閒置空間，例如頁page(n,1)，以取代虛線所示之拷貝回存操作，即是說滿足校錯條件之邏輯位址，當接收到另一次拷貝回存操作的指令時，並不執行之，反而以上述校錯動作取代。

圖2的計次模組206與校錯模組208除了用獨立於控制器204的模組實現外，還可以用控制器204內部的模組實現。此外，第2圖之計次模組206與校錯模組208除了可以硬體電路實現、由控制器204操控外，更可以軟體方式(例如作為第一記憶體202之控制韌體，即控制器204的韌體)實現、由控制器204執行之。或者，計次模組206與校錯模組208亦可採用軟硬體共同設計實現。

除了以上「資料除存裝置」，本發明更揭露「資料儲存方法」，應用於第2圖之第一記憶體202上。此資料儲存方法包括：對第一記憶體202所對應之複數個邏輯位址之拷貝回存操作進行一計次操作；根據上述計次操作的結果判斷上述邏輯位址是否滿足一校錯條件；以及接收自該第一記憶體202讀出的滿足該校錯條件的邏輯位址之資料，並對滿足該校錯條件的邏輯位址之資料進行校錯，以訂正該第一記憶體202。其中，上述方法同樣可應用一第二記憶體(如第2圖之第二記憶體210)暫存上述計次操作的結果。此外，此方法所應用之計次、校錯技術，皆可以前述說明書內容實現。本發明之資料儲存方法有多種實施方式，參閱第5A與5B圖，分別對應第4A圖與4B圖舉例說明之。

參閱第5A圖，並一併參照第4A圖：首先，對應一邏輯位址進行一拷貝回存操作(例如，由第4A圖之頁page(1,0)將資料拷貝至頁page(n,1))後對該邏輯位址之拷貝回存操作進行一計次操作(S501A)；然後判斷上述邏輯位址是否滿足一校錯條件；該校錯條件，舉例而言是根據該邏輯位址在第二記憶體210中所對應儲存之計次紀錄判斷該邏輯位址發生拷貝回存操作的次數是否超過一上限值(S502A)；如果滿足該校錯條件，則自第一記憶體202讀出該邏輯位址對應之待校錯資料(如頁page(n,1))並將其暫存至第二記憶體210以進行錯誤校驗，判斷該待校錯資料是否錯誤(S503A)；如果S503A之校驗顯示該待校錯資料有誤，則對該待校錯資料進行校正(如ECC)(S504A)，然後將校錯結果寫回第一記憶體202一閒置空間(如頁page(n,k))(S505A)；如果S503A之錯誤校驗顯示待校錯資料沒有錯誤，則可略過S504A與S505A的校正和寫回程序，無須訂正第一記憶體202的內容，直接跳至步驟S506A執行；無論錯誤校驗結果如何，只要步驟S502判斷到滿足該校錯條件，最後均將第二記憶體210中所對應儲存之計次操作的結果清零(S506A)。

接下來參閱第5B圖，並一併參照第4B圖：首先，對一邏輯位址的拷貝回存操作進行一計次操作(S501B)；然後判斷上述邏輯位址是否滿足一校錯條件，該校錯條件舉例而言是根據該邏輯位址在第二記憶體210中所對應儲存之計次紀錄判斷該邏輯位址發生拷貝回存操作的次數是否超過一上限值(S502B)；如果滿足該校錯條件，則判斷是否收到該邏輯位址另一次拷貝回存操作的指令；這裡要特別说明的是，在等待另一次拷貝回存操作指令的同時，控制器204還會進行其它指令和操作，此處略去不表(S503B)；當接收到對该邏輯位址的另一次拷貝回存操作指令(例如，欲將頁page(1,0)拷貝回存至頁page(n,1))時，並不執行該拷貝回存操作，而是自第一記憶體202讀出該邏輯位址對應之待校錯資料(讀取頁page(1,0))並將其暫存至第二記憶體210以進行錯誤校驗，判斷該待校錯資料是否錯誤(S504B)；如果S504B之錯誤校驗顯示該待校錯資料有錯誤，則對該待校錯資料進行校正(如ECC)(S505B)，接著將校錯結果寫回第一記憶體202(寫至一閒置空間，例如頁page(n,1))，這裡校錯結果可為第4B圖之校錯模組208輸出的資料(S506B)；如果S504B之錯誤校驗顯示待校錯資料沒有錯誤，則可略過校正步骤S505B，直接執行步驟S506B將未校正過的資料寫回第一記憶體202(如頁page(n,1))；無論錯誤校驗結果如何，只要步驟S502B判斷到滿足該校錯條件，最後均將第二記憶體210中所對應儲存之計次操作的結果清零(S507B)。

第5B圖實施例之方法較之第5A圖實施例，不同之處在於當一邏輯位址滿足一校錯條件時，第5B圖實施例之方法並不立即對其進行錯誤校驗和校正，而是待收到下一次拷貝回存操作指令時，直接將待校錯資料讀出第一記憶體202進行錯誤校驗和校正，無論錯誤校驗顯示該待校錯資料是否正確，均將校錯結果(已校正、或無校正)寫回第一記憶體202中，而並不執行拷貝回存操作。第5B圖實施例之優勢在於減少了拷貝回存操作的次數，即減少了對第一記憶體202的寫入次數，可延長第一記憶體202的使用壽命。而第5A圖實施例在拷貝回存操作未出現錯誤(即待校錯資料正確)的情形下，可略去將校錯結果(無校正發生)寫回第一記憶體202的動作，因此第5A圖實施例在拷貝回存操作錯誤率低的情形下會顯現效率。

以上說明書敘述僅列舉本發明的某些實施方式，並非用來限定本發明範圍。本技術領域者根據本發明與現有技術所衍伸出來的任何變形與改良皆涉及本發明技術範圍。申請專利範圍並非僅限定於說明書實施例內容，更包括本技術領域者依照其敘述所能想像到的任何變形。

100．．．反及閘快閃記憶體

102．．．緩衝器

202．．．第一記憶體

204．．．控制器

206．．．計次模組

208．．．校錯模組

210．．．第二記憶體

402．．．緩衝器

block₀ 、block₁ 、…、block_n ．．．區塊

LBA(0)…LBA(p)．．．邏輯位址

m₀ …m_p ．．．計次紀錄

以及

page(i,j)．．．頁，i與j為變數

第1圖以方塊圖圖解一反及閘快閃記憶體之架構，並示意其中一種拷貝回存操作；

第2圖圖解本案資料儲存系統的一種實施方式；

第3圖以表格顯示本案計次操作之結果，可暫存於本案第二記憶體210中；以及

第4A與4B圖圖解待校錯資料的多種來源。

第5A與5B以流程圖圖解本案資料儲存方法的多種實施方式。

202．．．第一記憶體

204．．．控制器

206．．．計次模組

208．．．校錯模組

210．．．第二記憶體

Claims

一種資料儲存系統，包括：一第一記憶體，具有一拷貝回存操作；一控制器，將該第一記憶體與一計次模組以及一校錯模組耦接；該計次模組，對該第一記憶體複數個邏輯位址之拷貝回存操作進行一計次操作，且根據上述計次操作的結果判斷上述邏輯位址是否滿足一校錯條件；以及該校錯模組，接收自該第一記憶體讀出的滿足該校錯條件的邏輯位址之資料，並對滿足該校錯條件的邏輯位址之資料進行校錯。
如申請專利範圍第1項所述之資料儲存系統，其中，該控制器更耦接一第二記憶體，該第二記憶體暫存上述計次操作的結果。
如申請專利範圍第1項所述之資料儲存系統，其中，上述計次操作包括：計數上述各邏輯位址發生拷貝回存操作的次數。
如申請專利範圍第3項所述之資料儲存系統，其中，拷貝回存操作發生次數超過一上限值的邏輯位址即滿足上述校錯條件。
如申請專利範圍1項所述之資料儲存系統，其中，上述計次操作包括：於每次拷貝回存操作發生時，根據一概率為對應之邏輯位址設定一頻度標示。
如申請專利範圍第5項所述之資料儲存系統，其中上述頻度標示各自為一位元之資料。
如申請專利範圍第5項所述之資料儲存系統，其中，上述頻度標示滿足一特定值之邏輯位址即滿足上述校錯條件。
如申請專利範圍第1項所述之資料儲存系統，其中，該控制器更耦接一第二記憶體，該第二記憶體用於暫存該第一記憶體所提供的一待校錯資料，該待校錯資料即滿足上述校錯條件之邏輯位址的資料，該控制器自該第一記憶體讀出該待校錯資料，並將其暫存至該第二記憶體以供該校錯模組進行校錯。
如申請專利範圍第8項所述之資料儲存系統，其中，該待校錯資料於最近一次拷貝回存操作完成後被讀出，並經該校錯模組校錯，如果判斷到該待校錯資料錯誤，則該校錯模組對該待校錯資料進行校正，並將一校錯結果寫至該第一記憶體的一閒置空間。
如申請專利範圍第8項所述之資料儲存系統，其中，該待校錯資料於最近一次拷貝回存操作執行前被讀出，並經該校錯模組校錯後寫至該第一記憶體的一閒置空間。
如申請專利範圍第10項所述之資料儲存系統，其中，該拷貝回存操作被略過不執行。
如申請專利範圍第1項所述之資料儲存系統，其中該第一記憶體為反及閘快閃記憶體。
一種資料儲存方法，用以控制具有拷貝回存操作的一第一記憶體，該方法包括：對該第一記憶體複數個邏輯位址之拷貝回存操作進行一計次操作；根據上述計次操作的結果判斷上述邏輯位址是否滿足一校錯條件；以及接收自該第一記憶體讀出的滿足該校錯條件的邏輯位址之資料，並對滿足該校錯條件的邏輯位址之資料進行校錯。
如申請專利範圍第13項所述之資料儲存方法，其中在上述校錯步驟之後更包括：將上述計次操作的結果清零。
如申請專利範圍第13項所述之資料儲存方法，其中，上述計次操作包括：計數上述各邏輯位址發生拷貝回存操作的次數。
如申請專利範圍第15項所述之資料儲存方法，其中，拷貝回存操作發生次數超過一上限值的邏輯位址即滿足上述校錯條件。
如申請專利範圍13項所述之資料儲存方法，其中，上述計次操作包括：於每次拷貝回存操作發生時，根據一概率為對應之邏輯位址設定一頻度標示。
如申請專利範圍第17項所述之資料儲存方法，其中上述頻度標示各自為一位元之資料。
如申請專利範圍第17項所述之資料儲存方法，其中，上述頻度標示滿足一特定值之邏輯位址即滿足上述校錯條件。
如申請專利範圍第13項所述之資料儲存方法，其中，上述校錯步驟更包括：自該第一記憶體讀出一待校錯資料，並將其暫存至一第二記憶體以進行校錯，其中，該待校錯資料即滿足上述校錯條件之邏輯位址的資料。
如申請專利範圍第20項所述之資料儲存方法，其中，上述校錯步驟更包括：判斷該待校錯資料是否錯誤，如果錯誤，則對該待校錯資料進行校正，並將一校錯結果寫回該第一記憶體。
如申請專利範圍第21項所述之資料儲存方法，其中，上述校錯步驟於最近一次拷貝回存操作執行後實施，如果判斷到該待校錯資料正確，則不執行將該校錯結果寫回該第一記憶體的操作。
如申請專利範圍第21項所述之資料儲存方法，其中，上述校錯步驟於最近一次拷貝回存操作執行前實施，如果判斷到該待校錯資料正確，則將未經校正之該待校錯資料寫回該第一記憶體。
如申請專利範圍第23項所述之資料儲存方法，其中，該拷貝回存操作被略過不執行。