KR101666987B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 목적은 불휘발성 메모리 장치의 저장 공간을 효율적으로 사용하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데에 있다. 본 발명의 실시 예에 따른 메모리 시스템은 복수의 페이지를 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치와 전기적으로 연결되며 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 각 페이지에서 소거 전 미리 설정된 나누어 쓰기 횟수(이하, NOP)를 보장하도록 구성되고, 상기 컨트롤러는 상기 불휘발성 메모리 장치의 각 페이지를 제 1 및 제 2 영역들로 분할하고 상기 제 1 영역에 상기 NOP에 대응하는 쓰기를 수행하고 그리고 상기 제 2 영역에 무효 마크를 더 기입하도록 구성될 수 있다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
불휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위에서 데이터 및 프로그램 코드의 저장을 위해서 사용된다.
본 발명의 목적은 불휘발성 메모리 장치의 저장 공간을 효율적으로 사용하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 페이지를 포함하는 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치와 전기적으로 연결되며, 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 각 페이지에서, 소거 전 미리 설정된 나누어 쓰기 횟수(이하, NOP)를 보장하도록 구성되고, 상기 컨트롤러는 상기 불휘발성 메모리 장치의 각 페이지를 제 1 및 제 2 영역들로 분할하고, 상기 제 1 영역에 상기 NOP에 대응하는 쓰기를 수행하고, 그리고 상기 제 2 영역에 무효 마크를 더 기입하도록 구성된다.
실시 예로서, 상기 무효마크는 상기 소거 전에 기입될 수 있다.
실시 예로서, 상기 컨트롤러는 상기 제 1 영역에 기입된 데이터가 무효화 될 때, 상기 제 2 영역에 무효 마크를 기입하도록 구성될 수 있다.
실시 예로서, 읽기 동작 시에, 상기 제 2 영역에 무효 마크가 기입된 경우, 상기 컨트롤러는 상기 제 1 영역에 기입된 데이터를 무시하도록 구성될 수 있다.
실시 예로서, 상기 컨트롤러는 상기 제 2 영역에 무효 마크가 기입된 경우, 상기 제 1 영역에 기입된 데이터의 독출을 금지하도록 구성될 수 있다.
실시 예로서, 상기 제 1 영역에 사용자 데이터 및 상기 사용자 데이터의 상태 정보를 나타내는 스페어 데이터가 기입될 수 있다.
실시 예로서, 상기 NOP는 1회일 수 있다.
실시 예로서, 상기 제 2 영역에 적어도 두 개의 비트들이 기입될 수 있다.
실시 예로서, 상기 적어도 두 개의 비트들은 동일한 논리 값을 가질 수 있다.
실시 예로서, 상기 논리 값은 프로그램 상태와 대응될 수 있다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 형성할 수 있다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 메모리 카드를 형성할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 데이터 소거 전에 미리 설정된 나누어 쓰기 횟수(이하, NOP)를 보장하는 페이지를 포함하는 메모리 시스템에 있어서, 상기 페이지에 포함된 제 1 영역에 상기 NOP에 대응하는 쓰기를 수행하는 단계; 및 상기 페이지에 포함된 제 2 영역에 무효 마크를 더 기입하는 단계를 포함한다.
실시 예로서, 상기 무효 마크를 더 기입하는 단계는 상기 제 1 영역에 기입된 데이터의 소거 전에 상기 제 2 영역에 무효 마크를 기입하는 단계를 포함할 수 있다.
실시 예로서, 상기 무효 마크를 더 기입하는 단계는 상기 제 1 영역에 기입된 데이터가 무효화 될 때 수행할 수 있다.
실시 예로서, 상기 제 2 영역을 읽는 단계; 및 상기 무효마크가 읽어진 경우, 상기 제 1 영역의 데이터를 무시하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 NOP는 1회일 수 있다.
본 발명에 따르면, 페이지당 프로그램 횟수가 NOP에 도달한 후에, 무효 표시(invalid marking)가 별도의 메타 영역이 아닌 페이지의 특정 영역에 기입된다. 따라서 불휘발성 메모리 장치의 저장 공간을 효율적으로 사용하는 메모리 시스템 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 제 1 메모리 블록을 보여주는 블록도이다.
도 3은 본 발명의 제 1 실시 예에 따른 도 2의 제 1 메모리 블록의 제 1 페이지를 보여주는 블록도이다.
도 4는 도 3의 제 3 영역에 포함된 메모리 셀들의 문턱 전압을 보여주는 다이어그램이다.
도 5는 도 3의 제 3 영역에 논리 값 "0"이 기입된 실시 예를 보여주는 블록도이다.
도 6a는 본 발명의 제 2 실시 예에 따른 도 2의 제 1 메모리 블록의 제 1 페이지를 보여주는 블록도이다.
도 6b는 본 발명의 제 3 실시 예에 따른 도 2의 제 1 메모리 블록의 제 1 페이지를 보여주는 블록도이다.
도 7은 도 3의 제 3 영역에 상위 비트 데이터가 프로그램될 때의 문턱 전압의 변화를 보여주는 다이어그램이다.
도 8은 도 3의 제 3 영역에 데이터를 기입하는 방법을 보여주는 순서도이다.
도 9는 도 3의 제 1 페이지를 읽는 방법을 보여주는 순서도이다.
도 10은 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(100)은 불휘발성 메모리 장치(110) 및 컨트롤러(120)를 포함한다.
컨트롤러(120)는 호스트(Host) 및 불휘발성 메모리 장치(110)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(120)는 불휘발성 메모리 장치(110)의 읽기, 쓰기, 소거 동작을 제어하도록 구성된다.
컨트롤러(120)는 불휘발성 메모리 장치(110)의 배경 동작(backgound operation)을 제어하도록 구성된다. 예를 들면, 컨트롤러(120)는 불휘발성 메모리 장치(110)에서 병합(merge) 및 가비지 컬렉션(garbage collection) 동작들이 수행되도록 불휘발성 메모리 장치(110)를 제어한다.
컨트롤러(120)는 불휘발성 메모리 장치(110) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(120)는 불휘발성 메모리 장치(110)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고 컨트롤러(120)는 불휘발성 메모리 장치(110)와 데이터(DATA)를 교환하도록 구성된다.
예시적으로, 컨트롤러(120)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(110) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(110) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(120)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(120) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(120)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(120)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
컨트롤러(120) 및 불휘발성 메모리 장치(110)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 장치(110)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(120) 및 불휘발성 메모리 장치(110)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
컨트롤러(120) 및 불휘발성 메모리 장치(110)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(100)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(100)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(100)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(110) 또는 메모리 시스템(100)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(110) 또는 메모리 시스템(100)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 어드레스 디코더(112), 읽기 및 쓰기 회로(113), 데이터 입출력 회로(114) 및 제어 로직(115)을 포함한다.
메모리 셀 어레이(111)는 워드 라인들(WL)을 통해 어드레스 디코더(112)에 전기적으로 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(113)에 전기적으로 연결된다. 메모리 셀 어레이(111)는 제 1 내지 제 n 메모리 블록들(BLK1~BLKn)을 포함한다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다.
행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예를 들면, 하나의 열에 배치되는 메모리 셀들은 하나의 메모리 셀 그룹(예를 들면, 스트링)을 형성하고, 그 메모리 셀 그룹들은 비트 라인들(BL) 중 하나에 연결될 것이다.
어드레스 디코더(112)는 워드 라인들(WL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더(112)는 제어 로직(115)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(112)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(112)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(112)는 디코딩된 블록 어드레스를 이용하여 하나의 메모리 블록 또는 복수의 메모리 블록들을 활성화할 수 있다.
어드레스 디코더(112)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(112)는 디코딩된 행 어드레스를 이용하여 워드 라인들(WL)을 선택할 수 있다.
어드레스 디코더(112)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(Yi)는 읽기 및 쓰기 회로(113)에 전송된다. 예시적으로, 어드레스 디코더(112)는 블록 디코더, 행 디코더, 열 디코더, 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(113)는 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(114)에 연결된다. 읽기 및 쓰기 회로(113)는 제어 로직(115)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(113)는 어드레스 디코더(112)로부터 디코딩된 열 어드레스(Yi)를 수신하도록 구성된다. 그리고 읽기 및 쓰기 회로(113)는 디코딩된 열 어드레스를 이용하여 비트 라인들(BL)을 선택한다.
읽기 및 쓰기 회로(113)는 데이터 입출력 회로(114)로부터 데이터(DATA)를 수신한다. 그리고 수신된 데이터(DATA)는 프로그램 시에 선택된 페이지에 프로그램된다. 읽기 및 쓰기 회로(113)는 읽기 동작 시에 선택된 페이지로부터 데이터(DATA)를 읽고, 데이터 입출력 회로(114)에 전달한다. 예시적으로, 읽기 및 쓰기 회로(113)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등을 포함할 수 있다.
데이터 입출력 회로(114)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(113)에 연결된다. 데이터 입출력 회로(114)는 제어 로직(115)의 제어에 응답하여 동작한다. 데이터 입출력 회로(114)는 컨트롤러(120)와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(114)는 컨트롤러(120)로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(113)에 전달하도록 구성된다. 데이터 입출력 회로(114)는 읽기 및 쓰기 회로(113)로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력 회로(114)는 데이터 버퍼 등을 포함할 수 있다.
제어 로직(115)은 어드레스 디코더(112), 읽기 및 쓰기 회로(113), 데이터 입출력 회로(114), 백업 회로(160) 및 스위치 회로(170)에 전기적으로 연결된다. 제어 로직(115)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(115)은 외부로부터 전달되는 제어 신호에 응답하여 동작한다.
예시적으로, 불휘발성 메모리 장치(110)는 플래시 메모리(Flash Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-Change Memory), MRAM(Magnetic Random Access Memory), FeRam(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory)중 적어도 하나를 포함한다.
도 2는 도 1의 메모리 셀 어레이(111)의 제 1 메모리 블록(BLK1)을 보여주는 블록도이다. 제 1 메모리 블록(BLK1)은 복수의 메모리 셀 그룹들(미도시)을 포함한다.
하나의 행에 배치되는 메모리 셀들은 하나의 메모리 셀 그룹(예를 들면, 페이지)을 형성할 것이다. 그리고 그 메모리 셀 그룹은 워드 라인들(WL) 중 하나에 연결될 것이다.
예시적으로, 제 1 메모리 블록은 제 1 내지 제 m 페이지들(Page1~PageM)로 구성된다. 각각의 페이지는 하나의 워드 라인(미도시)을 공유하는 복수의 메모리 셀들(예를 들면, 512개, 2K개)로 구성된다. 도 2에 제 1 메모리 블록(BLK1)만 도시되나, 제 1 내지 제 n 메모리 블록들(BLK1~BLKn)은 모두 마찬가지로 구성될 것이다.
낸드 플래시 메모리의 경우에, 읽기 및 프로그램 동작은 페이지 단위로 수행된다. 그러나 소거 동작은 메모리 블록 단위로 수행된다. 예시적으로, 제 1 메모리 블록(BLK1,도 2 참조)에 저장된 데이터는 한 번의 소거 동작으로 삭제된다.
본 발명의 실시 예에 따르면 메모리 블록에 포함된 페이지의 데이터가 갱신 또는 무효화되는 경우, 페이지의 정해진 영역에 무효 표시(invalid marking)가 기입될 수 있다. 예시적으로, 제 1 메모리 블록(BLK1)에 포함된 제 1 페이지(Page1)의 데이터가 갱신되는 경우, 메모리 셀 어레이(111,도 1 참조) 내의 다른 메모리 블록의 페이지(미도시)에 제 1 페이지(Page1)의 데이터가 복사된다. 그리고 제 1 페이지(Page1)의 정해진 영역(미도시)에 무효 표시(invalid marking)가 기입될 수 있다.
그리고 읽기 동작 시에, 정해진 영역(미도시)을 먼저 읽고, 정해진 영역(미도시)에 무효 표시(미도시)가 기입된 경우, 컨트롤러(120)는 제 1 페이지(Page1)에 저장된 데이터의 독출을 금지할 수 있다. 이는 도 8을 참조하여 상세히 설명된다.
도 3은 본 발명의 제 1 실시 예에 따른 도 2의 제 1 메모리 블록(BLK1)의 제 1 페이지(Page1)를 보여주는 블록도이다.
도 3을 참조하면, 제 1 페이지(Page1)는 제 1 내지 제 3 영역들(310,320,330)을 포함한다. 제 1 내지 제 3 영역들(310,320,330)은 복수의 메모리 셀들(미도시)로 구성된다. 각 메모리 셀은 SLC(Single level cell) 또는 MLC(Multi level cell)일 수 있다. 제 1 메모리 블록(BLK1,도 2 참조)의 제 2 내지 제 m 페이지들(Page2~PageM,도 2 참조)도 이하 도 3을 참조하여 설명되는 제 1 페이지(Page1)와 마찬가지로 구성될 것이다.
제 1 영역(310)은 사용자 데이터가 저장되는 영역이다. 제 2 영역(320)은 사용자 데이터의 상태 정보를 나타내는 스페어 데이터가 저장되는 영역이다. 예를 들면, 각 메모리 셀이 MLC(Multi level cell)인 경우, 스페어 데이터는 제 1 영역(310)에 기입된 데이터가 LSB(Least significant bit) 데이터인지 MSB(Most significant bit) 데이터인지 나타낼 수 있다. 예를 들면, 스페어 데이터는 ECC(Error checking and correction) 코드를 포함할 수 있다.
제 1 및 제 2 영역(310,320)의 데이터를 갱신 또는 무효화하는 경우, 제 1 페이지(Page1)의 정해진 영역에 무효 표시(invalid marking)가 기입될 수 있다. 예를 들면, 3 영역(330)에 제 1 및 제 2 영역들(310,320)에 저장된 데이터의 무효를 표시하는 무효 표시(invalid marking)가 기입된다.
불휘발성 메모리 장치(110,도 1 참조)는 각 페이지에서, 데이터 소거 전에 미리 설정된 나누어 쓰기 횟수(이하 NOP,Number Of Partial program)를 보장하도록 구성된다. 예시적으로, NOP가 4회인 경우, 제 1 페이지(Page1)는 4개의 특정된 영역으로 나뉘고, 특정된 영역 각각에 대해 프로그램이 수행되어, 제 1 페이지(Page1)는 4번 프로그램될 수 있다. 예시적으로, NOP가 1회인 경우, 제 1 페이지 전체에 대해 프로그램 동작이 1번 수행될 수 있다.
페이지에 이미 프로그램되어 있는 메모리 셀들도 워드 라인에 프로그램 전압이 인가되면 메모리 셀들의 문턱 전압 산포는 증가될 수 있다. 즉, 읽기 전압(Vr) 또는 읽기 금지 전압(미도시)의 계속적인 인가, 메모리 셀들간의 커플링(coupling), 디스터브(disturb) 현상 등으로 인하여 메모리 셀들의 문턱 전압이 변동된다.
각 페이지에서, 보장된 NOP에 따라 프로그램이 수행되는 경우, 메모리 셀들에 저장된 데이터의 무결성이 보장된다. 즉, 메모리 셀들의 문턱 전압이 변동되더라도, 각 페이지에서 읽기 동작을 수행할 때, 원래 프로그램된 데이터가 독출된다.각 페이지에서, 보장된 NOP보다 많은 횟수의 프로그램이 수행되는 경우, 데이터의 무결성이 보장되지 않는다. 즉, 문턱 전압 산포의 증가로 원래 설정되어 있는 읽기 전압으로 읽기를 수행하더라도 원래 저장된 데이터와 다른 데이터가 독출될 수 있다.
본 발명의 실시 예에 따르면, 제 1 및 제 2 영역들(310,320)에 소거동작 전에 NOP에 대응하는 쓰기가 수행된다. 예시적으로, NOP가 2회라고 가정하면, 제 1 및 제 2 영역들(310,320)의 메모리 셀들은 제 1 및 제 2 그룹들로 나뉘어 제 1 그룹이 프로그램된 후에 제 2 그룹이 프로그램되어, 프로그램 동작이 2번 수행된다. 예를 들면, 제 1 페이지(Page1)에 포함된 메모리 셀들 중 a 및 c에 대응하는 메모리 셀들에 대해 제 1 프로그램 동작이 수행된 후, b 및 d에 대응하는 메모리 셀들에 대해 제 2 프로그램 동작이 수행된다.
제 1 및 제 2 영역들(310,320)에 NOP에 대응하는 쓰기가 수행된 후, 제 3 영역(330)에 무효 표시(invalid marking)가 더 기입될 수 있다. 예시적으로, 무효 표시(invalid marking)가 기입되는 경우, 제 3 영역(330)에 포함된 메모리 셀들이 논리값 "0"상태와 대응되는 문턱 전압을 갖도록 제 3 영역(330)의 메모리 셀들이 프로그램될 수 있다. 예시적으로, NOP가 2회라고 가정하면, a 및 c에 대응하는 메모리 셀들에 대해 제 1 프로그램 동작이 수행되고 b 및 d에 대응하는 메모리 셀들에 대해 제 2 프로그램 동작이 수행된다. 그리고 제 3 영역(330)에 포함된 메모리 셀들에 대해 제 3 프로그램 동작이 수행되어 무효 표시(invalid marking)가 기입된다. 예시적으로 NOP가 1 회라고 가정하면, 제 1 및 제 2 영역들(310,320)에 포함된 메모리 셀들에 대해 제 1 프로그램 동작이 수행된다. 그리고 제 3 영역(330)에 포함된 메모리 셀들에 대해 제 2 프로그램 동작이 수행되어 무효 표시(invalid marking)가 기입된다.
본 발명의 실시 예에 따르면, 제 1 페이지(Page1)에 보장된 NOP보다 많은 횟수의 프로그램이 수행된다. 즉, 보장된 NOP를 넘어서 제 3 영역(330)에 무효 표시(invalid marking)가 기입된다. 따라서, 무효 표시(invalid marking)가 기입되는 경우, 제 1 및 제 2 영역들(310,320)에 저장된 데이터는 손상될 수 있다. 그러나 제 1 및 제 2 영역들(310,320)에 저장된 데이터는 무효 또는 삭제될 데이터이므로, 데이터가 손상되더라도 문제되지 않는다.
도 3은 제 1 내지 제 3 영역(310,320,330)의 배치를 예시적으로 보여주는 블록도이다. 즉, 사용자 데이터가 저장되는 영역, 스페어 데이터가 저장되는 영역, 무효 표시(invalid marking)가 기입되는 영역은 도 3과 같이 순차적으로 배치되지 않을 수 있을 것이다.
도 4는 도 3의 제 3 영역(330)에 포함된 메모리 셀들의 문턱 전압을 보여주는 다이어그램이다. 도 4에서, 가로축은 메모리 셀들의 문턱 전압을 나타낸다. 세로축은 메모리 셀들의 수를 나타낸다. 읽기 전압(Vr)은 메모리 셀들의 상태를 판별하기 위한 읽기 전압(Read Voltage)이다.
예시적으로, 도 4에 도 3의 각 메모리 셀이 SLC인 경우의 문턱 전압분포가 도시된다. 그러나 본 발명의 기술적 사상은 SLC로 한정되지 않는다. 본 발명의 기술적 사상은 MLC인 경우도 마찬가지로 적용된다.
제 3 영역(330,도 3 참조)에 포함된 메모리 셀들은 제 1 상태(410) 및 제 2 상태(420)에 대응하는 문턱 전압으로 프로그램된다. 예시적으로 제 1 상태(410)는 논리 값 "1", 제 2 상태(420)는 논리 값 "0"에 대응된다.
제 1 상태(410)는 제 1 변형 상태(450)로 문턱 전압 산포가 변경될 수 있다. 제 2 상태(420)는 제 2 변형 상태(460)로 문턱 전압 산포가 변경될 수 있다. 예시적으로, 문턱 전압 산포의 변경은 제 3 영역(330)에 읽기 전압(Vr) 또는 읽기 금지 전압(미도시)이 계속적으로 인가됨에 따라 발생될 수 있다. 예시적으로, 문턱 전압 산포의 변경은 선택된 워드 라인의 메모리 셀과 인접 메모리 셀들 사이의 커플링(coupling) 효과에 의해 발생될 수 있다. 예시적으로, 문턱 전압 산포의 변경은 제 3 영역(330)에 LSB(Least significant bit)가 기입된 상태에서 MSB(Most significant bit)가 기입되는 경우 발생될 수 있다.
제 1 상태(410)에서, 읽기 전압(Vr)보다 높은 문턱 전압을 갖는 메모리 셀들은 존재하지 않는다. 그러나 제 1 변형 상태(450)에서, 읽기 전압(Vr)보다 높은 문턱 전압을 갖는 메모리 셀들이 존재한다. 따라서, 읽기 동작 시, 원래 프로그램된 데이터와 다른 데이터가 읽힐 수 있다.
제 2 상태(420)에 대응하는 메모리 셀들은 읽기 전압(Vr)보다 높은 문턱 전압을 갖는다. 제 2 상태(420)에 대응하는 메모리 셀들의 문턱 전압이 변경되더라도, 메모리 셀들의 문턱 전압은 읽기 전압(Vr)보다 높다. 즉, 제 2 변형 상태(460)에 대응하는 메모리 셀들은 제 2 상태(420)일 경우와 마찬가지로 읽기 전압(Vr)보다 높은 문턱 전압을 갖는다. 따라서, 메모리 셀들의 문턱 전압 변경되더라도, 읽기 동작 시, 원래 프로그램된 데이터와 동일한 데이터가 읽힐 것이다.
도 5는 도 3의 제 3 영역(330)에 논리 값 "0"이 기입된 실시 예를 보여주는 블록도이다.
도 5를 참조하면, 무효 표시(invalid marking)는 제 2 상태를 갖는 복수의 비트들로 구성될 수 있다. 제 2 상태(420)는 논리 값 "0"과 대응될 수 있다.
도 3 내지 도 5를 참조하면, 제 3 영역(330)에 포함된 메모리 셀들이 제 2 상태(420)와 대응하는 문턱 전압을 갖는 경우, 메모리 셀들의 문턱 전압이 변경되더라도 메모리 셀들에 기입된 데이터는 제 2 상태(420)를 유지한다. 따라서, 제 3 영역(330)에 기입된 무효 표시(invalid marking)의 신뢰성이 향상된다.
도 6a는 본 발명의 제 2 실시 예에 따른 도 2의 제 1 메모리 블록(BLK1)의 제 1 페이지(Page1)를 보여주는 블록도이다.
도 6a를 참조하면, 제 1 페이지(300)는 제 1 및 제 2 영역들(310,320)을 포함한다. 그리고 제 2 영역(320)은 제 3 영역(331)을 포함한다. 제 1 영역(310) 및 제 2 영역(320)은 도 3을 참조하여 설명된 바와 마찬가지로 구성된다. 제 1 페이지(300)에 프로그램 동작이 수행되는 경우, 제 1 및 제 2 영역(310,320)에 NOP에 대응하는 쓰기가 수행된다. 예시적으로 NOP가 1회인 경우, 데이터 소거 전에 제 1 및 제 2 영역(310,320)에 1번 프로그램 동작이 수행될 것이다.
제 1 및 제 2 영역(310,320)의 데이터가 갱신 또는 무효화되는 경우, 제 3 영역(331)에 무효 표시(invalid marking)가 기입될 수 있다. 즉, 제 1 및 제 2 영역들(310,320)에 NOP에 대응하는 쓰기가 수행된 후, 제 3 영역(331)에 무효 표시(invalid marking)가 더 기입될 수 있다. 따라서, 제 3 영역(331)에 NOP를 넘어서 무효 표시(invalid marking)가 기입될 것이다.
무효 표시(invalid marking)가 기입되기 전에, 제 3 영역(331)에 포함된 비트들은 소거 또는 기입상태를 가질 수 있을 것이다. 제 3 영역(331)에 무효 표시(invalid marking)가 기입되는 경우, 제 3 영역(331)에 포함된 비트들이 모두 기입 상태가 될 것이다. 예시적으로, 제 2 영역(320)에 저장된 데이터는 읽기 및 쓰기 회로(113)에 독출될 수 있다. 독출된 데이터에 기반하여 제 3 영역(331)에 포함된 메모리 셀들의 상태가 소거 상태인지 기입 상태인지 판별될 수 있을 것이다. 그리고 제 3 영역(331)에 포함된 메모리 셀들 중 소거 상태에 대응되는 메모리 셀들에 쓰기 동작이 수행될 것이다.
예시적으로, 제 1 페이지(300)와 연결된 워드 라인(미도시)에 프로그램 전압이 인가될 것이다. 제 3 영역(331)에 포함된 기입 상태에 대응되는 메모리 셀들과 연결된 비트 라인들에 프로그램 금지 전압(미도시)이 인가될 것이다. 또한, 제 3 영역(331)을 제외한 제 1 페이지(300)의 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압(미도시)이 인가될 것이다. 결과적으로, 제 3 영역(331)에 포함된 메모리 셀들 중 소거 상태에 대응되는 메모리 셀들에 쓰기 동작이 수행될 것이다.
제 3 영역(331)은 복수의 비트를 포함할 수 있을 것이다. 제 3 영역(331)에 더 많은 비트가 포함될수록, 무효 표시(invalid marking)의 신뢰성은 향상될 것이다.
도 6b는 본 발명의 제 3 실시 예에 따른 도 2의 제 1 메모리 블록(BLK1)의 제 1 페이지(Page1)를 보여주는 블록도이다. 도 6b를 참조하면, 제 1 페이지(300)는 제 1 및 제 2 영역들(310,320)을 포함한다. 그리고 제 1 영역(310)은 제 3 영역(332)을 포함한다. 도 6a를 참조하여 설명된 바와 마찬가지로, 제 1 및 제 2 영역(310,320)에 NOP에 대응하는 쓰기가 수행될 것이다. 그리고, 제 1 및 제 2 영역(310,320)의 데이터가 갱신 또는 무효화되는 경우, 제 3 영역(332)에 NOP를 넘어서 무효 표시(invalid marking)가 기입될 것이다.
도 7은 도 3의 제 3 영역(330)에 상위 비트 데이터가 프로그램될 때의 문턱 전압의 변화를 보여주는 다이어그램이다.
예시적으로, 도 7은 하나의 메모리 셀에 2 비트 데이터가 저장되는 경우(2bit MLC)의 전압 분포 상태를 도시한다. 그러나, 본 발명의 기술적 사상은 2 비트 데이터가 저장되는 메모리 셀들로 한정되지 않는다. 메모리 셀들은 셀 당 적어도 하나의 비트를 저장하도록 구성된다.
먼저, 최하위 비트(LSB) 데이터가 프로그램되면, 문턱 전압의 분포에 따라 메모리 셀들은 2개의 상태(소거 상태(E) 및 하위 프로그램 상태(LP))를 갖는다. 소거상태(E)에 대응되는 문턱 전압을 갖는 메모리 셀들은 소거 상태(E)를 그대로 유지하거나, 하위 프로그램 상태(LP)로 프로그램될 수 있다. 예시적으로, 소거상태(E)는 논리 값 "1"에 대응되고 하위 프로그램 상태(LP)는 논리 값 "0"에 대응된다.
최하위 비트(LSB) 데이터가 프로그램된 후, 최상위 비트(MSB) 데이터가 프로그램된다. 최하위 비트(LSB)의 소거 상태(E)에 대응되는 문턱 전압을 갖는 메모리 셀들은 소거 상태(E)를 유지하거나, 제 1 프로그램 상태(P1)로 프로그램될 수 있다. 하위 프로그램 상태(LP)에 대응되는 문턱 전압을 갖는 메모리 셀들은 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)로 프로그램된다. 예시적으로, 소거 상태(E)는 논리 값 "11"에 대응된다. 제 1 프로그램 상태(P1)는 논리 값 "01"에 대응된다. 제 2 프로그램 상태(P2)는 논리 값 "10"에 대응된다. 제 3 프로그램 상태(P3)는 논리 값 "00"에 대응된다. 논리 값들 "11", "01", "10" 그리고 "00"의 최하위 비트(LSB) 데이터는 각각 "1", "1", "0" 그리고 "0"이다. 논리 값들 "11", "01", "10" 그리고 "00"의 최상위 비트(MSB) 데이터는 각각 "1", "0", "1" 그리고 "0"이다.
LSB 데이터가 제 1 페이지(Page1)에 프로그램된다고 가정한다. 제 1 및 제 2 영역들(310,320)에 NOP에 대응하는 쓰기가 수행된다. 예시적으로 NOP가 2회인 경우, 제 1 및 제 2 영역들(310,320)이 나뉘어 LSB 프로그램이 2번 수행될 것이다. 그리고 제 3 영역(330)에 무효 표시(invalid marking)가 기입된다. 예시적으로, 제 3 영역(330)에 포함되는 메모리 셀들은 소거 상태(E)에 대응하는 문턱 전압에서 하위 프로그램 상태(LP)에 대응하는 문턱 전압을 갖도록 프로그램된다. 즉, LSB 데이터가 "1"에서 "0"이 되도록 제 3 영역(330)에 쓰기가 수행될 것이다.
MSB 데이터가 제 1 페이지(Page1)에 프로그램된다고 가정한다. 제 1 및 제 2 영역들(310,320)에 NOP에 대응하는 쓰기가 수행된다. 예시적으로 NOP가 2회인 경우, 제 1 및 제 2 영역들(310,320)이 나뉘어 MSB 프로그램이 2번 수행될 것이다. 그리고 제 3 영역(330)에 포함된 메모리 셀들에 대해 MSB 프로그램이 수행되어 무효 표시(invalid marking)가 기입될 것이다. 즉, MSB 데이터가 "1"에서 "0"이 되도록, 제 3 영역(330)에 쓰기가 수행될 것이다.
예시적으로, 제 1 페이지(Page1)에 LSB 및 MSB 데이터가 모두 기입되고, LSB 및 MSB에 대한 무효 표시(invalid marking)가 기입될 수 있다. 즉, 제 1 및 제 2 영역들(310,320)에 NOP에 대응하는 LSB 프로그램이 수행되고 제 1 및 제 2 영역들(310,320)에 NOP에 대응하는 MSB 프로그램이 수행된다. 그리고 LSB 데이터가 무효화 또는 갱신되는 경우, 제 3 영역(330)에 LSB 프로그램이 수행되어 무효 표시(invalid marking)가 기입될 수 있을 것이다. 예를 들면, LSB 데이터가 "0"이 되도록 제 3 영역(330)에 쓰기가 수행될 것이다. MSB 데이터가 무효화 또는 갱신되는 경우, 제 3 영역(330)에 MSB 프로그램이 수행되어 무효 표시(invalid marking)가 기입될 수 있을 것이다. 예를 들면, MSB 데이터가 "0"이 되도록 제 3 영역(330)에 쓰기가 수행될 것이다.
도 8은 도 3의 제 3 영역(330)에 데이터를 기입하는 방법을 보여주는 순서도이다.
도 3 및 도 8을 참조하면, S110에서, 제 1 및 제 2 영역(310,320)의 메모리 셀들에 NOP에 대응하는 쓰기가 수행된다. 도 3을 참조하여 설명된 바와 같이, 제 1 및 제 2 영역들(310,320)에 NOP에 대응하는 쓰기가 수행된다. 예시적으로, NOP가 2회인 경우, 제 1 및 제 2 영역들(310,320)이 나뉘어, 나뉜 부분 각각에 대해 제 1 및 제 2 프로그램 동작들이 수행된다.
S120에서, 제 3 영역(330)의 메모리 셀들에 무효 표시(invalid marking)가 기입된다. 예시적으로, 제 1 페이지(Page1)가 갱신되는 경우, 병합(merge), 또는 가비지 컬렉션(garbage collection) 동작 등이 수행되는 경우, 제 3 영역(330)에 무효 표시가 기입된다. 제 1 페이지(Page1)의 데이터를 갱신하는 경우, 메모리 셀 어레이(111,도 1 참조) 내의 다른 메모리 블록의 페이지(미도시)에 제 1 및 제 2 영역들(310,320)의 데이터를 복사한다. 그리고 제 3 영역에 무효 표시(invalid marking)가 기입될 것이다. 병합 동작이 수행되는 경우, 메모리 셀 어레이(111) 내의 메모리 블록들에 포함된 페이지들의 원본 데이터가 다른 메모리 블록 또는 다른 메모리 블록들에 복사되고, 원본 데이터가 저장되었던 페이지들에 무효 표시(invalid marking)가 기입될 것이다.
예시적으로, 제 3 영역(330)에 적어도 두 개의 비트들이 기입될 수 있고, 기입되는 비트들의 논리 값은 "0"일 수 있다.
도 9는 도 3의 제 1 페이지(Page1)를 읽는 방법을 보여주는 순서도이다.
도 1,도 3 및 도 9를 참조하면, S210에서 제 3 영역의 메모리 셀들에 저장된 데이터가 읽힌다. 읽기 및 쓰기 회로(113)는 제어 로직(115)의 제어에 응답하여 제 1 페이지(Page1)에 저장된 데이터를 수신한다. 수신된 제 1 페이지(Page1)의 데이터는 데이터 입출력 회로(114)에 전송된다. 그리고 데이터 입출력 회로(114)에 수신된 제 3 영역(330)의 데이터는 컨트롤러(120)에 전송된다.
다른 예로, 읽기 동작 시에, 읽기 및 쓰기 회로(113)는 제 1 페이지(Page1)에 저장된 데이터를 수신하고, 수신된 데이터 중 제 3 영역(330)의 데이터를 데이터 입출력 회로(114)에 전송할 수 있다. 데이터 입출력 회로(114)에 수신된 제 3 영역(330)의 데이터는 컨트롤러(120)에 전송된다.
컨트롤러(120)는 수신한 제 3 영역(330)의 데이터를 저장할 수 있다. 이 경우, 컨트롤러(120)는 버퍼 회로(미도시)를 포함할 것이다. 예시적으로 컨트롤러(120)는 버퍼 회로로 동작하는 램(RAM)을 포함할 수 있을 것이다.
예시적으로, 컨트롤러(120)는 블록 어드레스 및 행 어드레스에 대응하는 정보와 함께 제 3 영역(330)의 데이터를 저장할 수 있다. 예시적으로, 메모리 셀 어레이(111)의 페이지들에 저장된 데이터들이 유효(valid)인지 또는 무효(invalid)인지를 나타내는 각 페이지의 제 3 영역(330)에 대응하는 데이터들을 테이블 형태로 저장할 수 있을 것이다. 예를 들면, 각 페이지의 물리주소와 함께 각 페이지의 제 3 영역(330)에 대응하는 데이터들이 컨트롤러(120)에 저장될 것이다.
S220에서, 제 3 영역(330)에 무효 표시(invalid marking)가 기입되었는지 여부가 판단된다. 예시적으로, 컨트롤러(120)에 저장된 제 3 영역(330)의 데이터에 기반하여, 컨트롤러(120)는 무효 표시(invalid marking)가 기입되었는지 판단할 수 있을 것이다. 예시적으로, 테이블 형태로 저장된 각 페이지의 제 3 영역(330)에 대응하는 데이터들에 기반하여, 무효 표시(invalid marking)가 기입되었는지 판단할 수 있을 것이다.
제 3 영역(330)에 무효 표시(invalid marking)가 기입된 경우, 컨트롤러(120)는 제 1 페이지(Page1)의 데이터가 읽히는 것을 금지할 수 있다. 즉, 컨트롤러(120)는 제 1 페이지(Page1)의 데이터가 읽히지 않도록 불휘발성 메모리 장치를 제어할 수 있다.
제 3 영역(330)에 무효 표시(invalid marking)가 기입되지 않은 경우, 컨트롤러(120)는 제어신호(CTRL)를 불휘발성 메모리 장치(110)에 전송하여 제 1 및 제 2 영역(310,320)에 저장된 데이터를 수신할 수 있다(S230).
예시적으로, 제 3 영역(330)에 적어도 하나 이상의 비트가 논리 값 "1"에 대응하는 경우, 컨트롤러(120)는 무효 표시(invalid marking)가 기입되지 않았다고 판단할 수 있다. 이 경우, 컨트롤러(120)는 제어신호(CTRL)를 전송하여 제 1 및 제 2 영역들(310,320)에 저장된 데이터를 수신할 수 있다.
도 10은 도 1의 메모리 시스템(100)의 응용 예를 보여주는 블록도이다.
컨트롤러(1200)는 도 1을 참조하여 설명된 컨트롤러(120)와 마찬가지로 구성된다.
도 10을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 불휘발성 메모리 장치(1100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(520)와 통신하도록 구성된다. 도 9에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1 내지 도 7 참조하여 설명된 불휘발성 메모리 장치(1100)와 같이 구성된다. 그리고, 컨트롤러(1200)는 도 1 내지 도 7을 참조하여 설명된 컨트롤러(120)와 같이 구성된다.
도 11은 도 10을 참조하여 설명된 메모리 시스템(1000)을 포함하는 컴퓨팅 시스템(2000)을 보여주는 블록도이다.
도 11은 참조하면, 컴퓨팅 시스템(2000)은 중앙 처리 장치(2100), 램(2200, RAM, Random Access Memory), 사용자 인터페이스(2300), 전원(2400), 그리고 메모리 시스템(1000)을 포함한다.
메모리 시스템(1000)은 시스템 버스(2500)를 통해, 중앙처리장치(2100), 램(2200), 사용자 인터페이스(2300), 그리고 전원(2400)에 전기적으로 연결된다. 사용자 인터페이스(2300)를 통해 제공되거나, 중앙 처리 장치(2100)에 의해서 처리된 데이터는 메모리 시스템(1000)에 저장된다. 메모리 시스템(1000)은 도 9를 참조하여 설명되었으며, 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)를 포함한다.
도 11에서, 불휘발성 메모리 장치(1100)는 컨트롤러(1200)를 통해 시스템 버스(2500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(1100)는 시스템 버스(2500)에 직접 연결되도록 구성될 수 있다. 이때, 도 1 및 도 10을 참조하여 설명된 컨트롤러(120, 1200)의 기능은 중앙 처리 장치(2100)에 의해 수행된다.
도 11에서, 도 10을 참조하여 설명된 메모리 시스템(1000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(1000)은 도 1을 참조하여 설명된 메모리 시스템(100)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(2000)은 도 1 및 도 10를 참조하여 설명된 메모리 시스템들(100,1000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 무효 표시(invalid marking)가 별도의 메타 영역에서 관리되는 경우보다 불휘발성 메모리 장치의 저장공간이 효율적으로 사용된다. 또한 메타 영역을 관리하는 별도의 소프트 웨어 또는 하드웨어가 필요하지 않으므로, 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 특성이 향상된다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
110: 불휘발성 메모리 장치
111: 메모리 셀 어레이
112: 어드레스 디코더
113: 읽기 및 쓰기 회로
114: 데이터 입출력 회로
115: 제어 로직
120: 컨트롤러
300: 제 1 페이지
310: 제 1 영역
320: 제 2 영역
330: 제 3 영역

Claims (10)

  1. 제 1 페이지 내지 제 n 페이지들(n은 자연수)을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치와 전기적으로 연결되며, 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 제 1 페이지 내지 제 n 페이지들 각각은 나누어 쓰기 횟수(NOP)의 미리 결정된 횟수까지 쓰기 횟수가 보장되고,
    상기 제 1 페이지 내지 제 n 페이지들 각각은 제 1 영역 및 제 2 영역들을 포함하고,
    상기 제 1 영역은 상기 미리 결정된 횟수를 기반으로 복수의 영역들로 분할되고,
    상기 컨트롤러는 상기 제 1 페이지의 상기 제 1 영역의 상기 복수의 영역들 중 어느 하나의 영역에 데이터를 쓰기 위한 쓰기 커맨드를 수신하도록 구성되고
    상기 컨트롤러는 상기 제 1 페이지의 쓰기 횟수가 상기 미리 결정된 횟수를 초과하는지 여부를 판단하도록 구성되고,
    상기 컨트롤러는 상기 제 1 페이지의 상기 쓰기 횟수가 상기 미리 결정된 횟수를 초과하는지 여부를 기반으로 상기 제 1 페이지의 상기 제 2 영역에 무효 마크를 쓰도록 구성되고,
    상기 무효 마크는 상기 제 1 페이지의 데이터가 무효임을 가리키는 정보인 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 무효마크는 소거 전에 기입되는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 컨트롤러는
    상기 제 1 영역에 기입된 데이터가 무효화 될 때, 상기 제 2 영역에 상기 무효 마크를 기입하도록 구성되는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 2 영역에 상기 무효 마크가 기입된 경우, 상기 제 1 영역에 기입된 데이터의 독출을 금지하도록 구성되는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 제 2 영역에 적어도 두 개의 비트들이 기입되는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 적어도 두 개의 비트들은 동일한 논리 값을 갖는 메모리 시스템.
  7. 복수의 페이지들을 메모리 시스템의 동작 방법에 있어서,
    상기 복수의 페이지들 중 어느 하나의 페이지의 제 1 영역에 데이터를 쓰기 위해 쓰기 커맨드를 수신하는 단계; 및
    상기 수신된 쓰기 커맨드에 응답하여 복수의 영역들 중 어느 하나의 영역에 쓰기 동작을 수행하는 단계를 포함하되,
    상기 제 1 영역은 나누어 쓰기 횟수(NOP)의 미리 결정된 횟수를 기반으로 상기 복수의 영역들로 분할되고,
    상기 복수의 영역들 중 어느 하나의 영역에 상기 쓰기 동작을 수행하는 단계는 상기 어느 하나의 페이지의 쓰기 횟수가 상기 나누어 쓰기 횟수에 도달하거나 상기 나누어 쓰기 횟수를 초과하는지 여부를 기반으로 상기 어느 하나의 페이지의 제 2 영역에 무효 마크를 쓰는 단계를 포함하고,
    상기 무효 마크는 상기 어느 하나의 페이지 내 데이터가 무효임을 가리키는 정보인 동작 방법.
  8. 제 7 항에 있어서,
    상기 쓰기 동작을 수행하는 단계는,
    상기 하나의 페이지의 쓰기 횟수가 상기 나누어 쓰기 횟수에 도달하거나 상기 나누어 쓰기 횟수를 초과한 때, 다른 페이지에 대한 상기 쓰기 커맨드에 따라 상기 쓰기 동작을 수행하는 것을 포함하는 동작 방법.
  9. 제 7 항에 있어서,
    사용자 데이터 또는 스페어 데이터는 상기 하나의 페이지의 상기 제 1 영역에 저장되고, 상기 무효 마크는 상기 하나의 페이지가 유효 또는 무효인지를 나타내기 위해 상기 제 2 영역에 저장되는 동작 방법.
  10. 제 7 항에 있어서,
    상기 하나의 페이지의 제 2 영역에 상기 무효마크를 쓰는 단계는 상기 하나의 페이지의 상기 제 2 영역의 각각의 메모리 셀의 프로그램 상태를 동일한 프로그램 상태로 변경하는 단계를 포함하는 동작 방법.
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