KR20210077230A - 메모리 시스템의 동작 방법 및 장치 - Google Patents

메모리 시스템의 동작 방법 및 장치 Download PDF

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KR20210077230A
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Abstract

본 발명의 메모리 시스템은 제1 영역 및 상기 제1 영역보다 데이터 입출력 동작 속도가 빠른 제2 영역을 포함하는 비휘발성 메모리 장치; 및 상기 제1 영역에 저장된 데이터 중 핫(hot)의 속성을 가지는 핫데이터에 대해 제1 읽기 동작을 수행하는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 제1 읽기 동작 시 상기 비휘발성 메모리 장치가 상기 핫데이터를 상기 제2 영역에 복사하도록 하며, 상기 제1 읽기 동작 이후 상기 핫데이터에 대한 제2 읽기 동작이 요청되면 상기 제2 영역 내 복사된 핫데이터를 액세스한다.

Description

메모리 시스템의 동작 방법 및 장치{MEMORY SYSTEM AND METHOD FOR OPERATION IN MEMORY SYSTEM}
본 발명은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 동작 효율을 높일 수 있는 메모리 시스템 및 메모리 시스템의 동작에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다. 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은 리드 동작 수행 시, 슬로우 모드 영역보다 리드 동작 속도가 빠른 패스트 모드 영역에서 리드 데이터를 출력함으로써, 리드 동작 시간을 감소 시킬 수 있는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.
본 발명의 실시 예들은 슬로우 모드 영역에만 수행될 수 있는 리드 동작을 패스트 모드 영역으로 분산시킴으로써, 리드 동작에 의한 슬로우 모드 영역에 포함된 메모리 셀의 특성 저하를 방지할 수 있는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.
본 발명의 실시 예들은 패스트 영역에 저장된 데이터의 에러가 정정 범위를 벗어나는 경우, 슬로우 영역에 저장된 데이터에 에러 정정을 수행함으로써, 호스트로 전송 예정인 리드 데이터에 에러 정정이 불가능한 상황을 피할 수 있다. 이에, 리드 데이터의 신뢰성을 증가시킬 수 있는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 메모리 시스템은 제1 영역 및 제1 영역보다 데이터 입출력 동작 속도가 빠른 제2 영역을 포함하는 비휘발성 메모리 장치; 및 제1 영역에 저장된 데이터 중 핫(hot)의 속성을 가지는 핫데이터에 대해 제1 읽기 동작을 수행하는 컨트롤러를 포함하고, 컨트롤러는 제1 읽기 동작 시 비휘발성 메모리 장치가 핫데이터를 제2 영역에 복사하도록 하며 제1 읽기 동작 이후 핫데이터에 대한 제2 읽기 동작이 요청되면 제2 영역 내 복사된 핫데이터를 액세스할 수 있다.
복사된 핫데이터에 오류가 없으면 컨트롤러는 제2 읽기 동작에 대응하여 복사된 핫데이터를 호스트에 전송할 수 있다. 복사된 핫데이터에 오류가 있으면 컨트롤러는 제2 읽기 동작에 대응하여 복사된 핫데이터에 ECC 동작을 수행하여 교정한 후 교정된 핫데이터를 호스트에 전송할 수 있다. 복사된 핫데이터에 대한 ECC 동작으로 오류가 교정되지 않으면 컨트롤러는 제2 읽기 동작에 대응하여 제1 영역 내 핫데이터를 액세스할 수 있다. 핫데이터에 오류가 없으면 컨트롤러는 제2 읽기 동작에 대응하여 핫데이터를 호스트에 전송할 수 있다. 핫데이터에 오류가 있으면 컨트롤러는 제2 읽기 동작에 대응하여 핫데이터에 ECC 동작을 수행하여 교정한 후 교정된 핫데이터를 호스트에 전송할 수 있다. 비휘발성 메모리 장치는 제1 영역 및 제2 영역에서 출력된 데이터를 컨트롤러에 전달하기 전 임시 저장하는 버퍼를 포함하고 컨트롤러는 제1 읽기 동작 시 버퍼에 임시 저장된 핫데이터를 제2 영역에 복사할 수 있다. 컨트롤러는 논리 주소를 물리 주소로 변환하기 위한 맵 정보를 생성 삭제 혹은 수정하고 맵 정보에 데이터 액세스 빈도에 대응하여 결정된 핫(hot)의 속성을 연관시킬 수 있다. 제1 영역은 1비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함하고, 제2 영역은 복수 비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함할 수 있다.
데이터 입출력 동작 속도는 제1 영역 및 제2 영역에 포함된 비휘발성 메모리 셀에 데이터를 프로그램하거나 프로그램된 데이터를 읽는 동작에 대한 속도일 수 있다.
본 발명의 제1 영역 및 제1 영역보다 데이터 입출력 동작 속도가 빠른 제2 영역이 포함된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법은 제1 영역에 저장된 데이터 중 핫(hot)의 속성을 가지는 핫데이터에 대해 제1 읽기 동작을 수행하는 단계; 제1 읽기 동작 시 핫데이터를 제2 영역에 복사하는 단계; 및 제1 읽기 동작 이후 핫데이터에 대한 제2 읽기 동작이 요청되면 제2 영역에 복사된 데이터를 액세스하는 단계를 포함할 수 있다.
복사된 핫데이터에 오류가 없으면 컨트롤러는 제2 읽기 동작에 대응하여 복사된 핫데이터를 호스트에 전송할 수 있다. 복사된 핫데이터에 오류가 있으면 컨트롤러는 제2 읽기 동작에 대응하여 복사된 핫데이터에 ECC 동작을 수행하여 교정한 후 교정된 핫데이터를 호스트에 전송할 수 있다. 복사된 핫데이터에 대한 ECC 동작으로 오류가 교정되지 않으면 컨트롤러는 제2 읽기 동작에 대응하여 제1 영역 내 핫데이터를 액세스할 수 있다. 핫데이터에 오류가 없으면 컨트롤러는 제2 읽기 동작에 대응하여 핫데이터를 호스트에 전송할 수 있다. 핫데이터에 오류가 있으면 컨트롤러는 제2 읽기 동작에 대응하여 핫데이터에 ECC 동작을 수행하여 교정한 후 교정된 핫데이터를 호스트에 전송할 수 있다. 비휘발성 메모리 장치는 제1 영역 및 제2 영역에서 출력된 데이터를 컨트롤러에 전달하기 전 임시 저장하는 버퍼를 포함하고, 컨트롤러는 제1 읽기 동작 시 버퍼에 임시 저장된 핫데이터를 제2 영역에 복사하는 단계를 더 포함할 수 있다. 컨트롤러는 논리 주소를 물리 주소로 변환하기 위한 맵 정보를 생성 삭제 혹은 수정하고 맵 정보에 데이터 액세스 빈도에 대응하여 결정된 핫(hot)의 속성을 연관시키는 단계를 더 포함할 수 있다. 제1 영역은 1비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함하고, 제2 영역은 복수 비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함할 수 있다. 데이터 입출력 동작 속도는 제1 영역 및 제2 영역에 포함된 비휘발성 메모리 셀에 데이터를 프로그램하거나 프로그램된 데이터를 읽는 동작에 대한 속도일 수 있다.
본 발명의 메모리 시스템의 동작 방법은 호스트로부터 논리 주소와 함께 리드 요청이 수신되면 논리 주소에 대응되는 데이터가 저장된 영역의 액세스 모드를 판단하는 단계; 데이터가 제1 액세스 모드(FAST)를 갖는 제1 영역(FAST) 및 제2 액세스 모드(SLOW)를 갖는 제2 영역(SLOW)에 저장되면 제1 영역(FAST)에 저장된 데이터의 ECC 동작 가능 여부를 판단하는 단계; 및 제1 영역(FAST)에 저장된 데이터의 ECC 동작이 가능 하면 제1 영역(FAST)에 저장된 데이터에 ECC 동작을 수행하여 호스트로 전송하는 단계를 포함할 수 있다.
제1 영역(FAST)에 저장된 데이터의 ECC 동작이 불가능 하면 제2 영역(SLOW)에 저장된 데이터에 ECC 동작을 수행하여 호스트로 전송하는 단계를 더 포함할 수 있다. 리드 요청이 수신되기 이전 핫 데이터의 저장 영역을 판단하는 단계; 및 핫 데이터가 제2 영역(SLOW)에만 저장되면 제2 영역(SLOW)에 저장된 핫 데이터를 제1 카피 동작을 통해 제1 영역(FAST)에 카피하는 단계를 더 포함할 수 있다. 핫 데이터가 제1 영역(FAST)에만 저장되면 제1 영역(FAST)에 저장된 핫 데이터를 제2 카피 동작을 통해 제2 영역(SLOW)에 카피하는 단계를 더 포함할 수 있다. 제1 카피 동작은 제2 영역(SLOW)에 저장된 핫 데이터를 리드-아웃하여 페이지 버퍼에 저장하는 단계; 및 페이지 버퍼에 저장된 핫 데이터를 제1 영역(FAST)에 프로그램하는 단계를 포함할 수 있다. 제2 카피 동작은 제1 영역(FAST)에 저장된 핫 데이터를 리드-아웃하여 페이지 버퍼에 저장하는 단계; 페이지 버퍼에 저장된 핫 데이터에 ECC 동작을 수행하는 단계; 및 ECC 동작이 수행된 핫 데이터를 제2 영역(SLOW)에 프로그램하는 단계를 포함할 수 있다. 제1 영역(FAST)에 수행되는 백그라운드 동작은 제1 영역(FAST)에 저장된 유효 데이터를 제1 액세스 모드(FAST)를 갖는 다른 메모리 블록으로 카피하는 제1 카피 동작을 포함할 수 있다. 제2 영역(SLOW)에 수행되는 백그라운드 동작은 제2 영역(SLOW)에 저장된 유효 데이터를 제2 액세스 모드(FAST)를 갖는 다른 메모리 블록으로 카피하는 제2 카피 동작을 포함할 수 있다. 제1 영역(FAST)에 저장된 데이터의 리드 동작 및 프로그램 동작의 속도는 제2 영역(SLOW)에 저장된 데이터의 리드 동작 및 프로그램 동작의 속도보다 빠를 수 있다. 제1 영역(FAST)에 포함된 메모리 셀에 저장 가능한 데이터의 상태값의 수는 제2 영역(SLOW)에 포함된 메모리 셀보다 저장 가능한 데이터의 상태값의 수보다 적을 수 있다. 제1 액세스 모드(FAST)가 단일 레벨　셀(single-level cell SLC) 모드인 경우 제2 액세스 모드(SLOW)는 멀티 레벨 셀(multi-level cell MLC) 모드 트리플 레벨 셀(triple-level cell TLC) 모드 및 쿼드 레벨 셀(quadruple-level cell QLC) 모드 중에서 어느 하나의 모드를 포함하고 제1 액세스 모드(FAST)가 MLC 모드인 경우 제2 액세스 모드(SLOW)는 TLC 모드 및 QLC 모드 중에서 어느 하나의 모드를 포함하고 또는 제1 액세스 모드(FAST)가 TLC 모드인 경우 제2 액세스 모드(SLOW)는 QLC 모드를 포함할 수 있다.
본 발명에 따른 메모리 시스템, 데이터 처리 시스템 및 이들의 동작방법에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 실시예에 따른 메모리 시스템 및 이의 구동 방법은 리드 동작 수행 시, 슬로우 모드 영역보다 리드 동작 속도가 빠른 패스트 모드 영역에서 리드 요청된 데이터를 출력함으로써, 리드 동작에 소요되는 시간을 줄일 수 있다. 이에, 메모리 시스템의 카피 동작 효율을 향상시킬 수 있다.
본 발명의 실시예에 따른 메모리 시스템 및 이의 구동 방법은 슬로우 모드 영역에만 수행될 수 있는 리드 동작을 패스트 모드 영역으로 분산시킴으로써, 리드 동작에 의한 슬로우 모드 영역에 포함된 메모리 셀의 특성 저하를 방지할 수 있다. 이에, 메모리 시스템에 저장되는 데이터의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 메모리 시스템 및 이의 구동 방법은 패스트 영역에 저장된 데이터의 에러가 정정 범위를 벗어나는 경우, 슬로우 영역에 저장된 데이터에 에러 정정을 수행함으로써, 호스트로 전송 예정인 리드 데이터에 에러 정정이 불가능한 상황을 피할 수 있다. 이에, 리드 데이터의 신뢰성을 증가시킬 수 있는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 데이터 카피 동작 및 리드 동작을 수행하는 메모리 시스템을 도시한다.
도 2는 본 발명의 실시 예에 따른 리드 동작 시, 제1 카피 동작을 수행하는 방법의 일 예를 도시한다.
도 3는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 도시한다.
도 4은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 도시한다.
도 5는 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 도시한다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 제1 카피 동작의 예를 도시한다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 제2 카피 동작의 예를 도시한다.
도 8a 내지 도 8d은 액세스 모드에 따른 메모리 블록의 동작의 예를 도시한다.
도 9는 본 발명의 메모리 시스템이 리드 동작의 예를 도시한다.
도 10a 및 도 10b는 본 발명의 메모리 시스템이 업데이트된 리드 카운트에 따라 수행하는 카피 동작의 예를 도시한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명의 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템이 수행하는 데이터 카피 동작 및 리드 동작의 예를 도시한다.
도 1에 도시는 본 발명의 메모리 시스템(110)은 복수의 메모리 블록을 포함하는 메모리 장치 및 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에서 패스트 모드 영역 및 슬로우 모드 영역은 메모리 장치에 포함되며, 해당 영역의 액세스 모드에 따라 구분될 수 있다. 액세스 모드는 해당 영역에 수행되는 데이터의 프로그램 동작 모드 및 해당 영역에 저장된 데이터의 리드 동작 모드를 포함할 수 있다. 패스트 모드 영역은 데이터 리드 동작 및 프로그램 동작을 포함하는 액세스 동작의 속도가 슬로우 모드 영역보다 빠른 영역을 포함할 수 있다.
본 발명의 실시 예에서 패스트 모드 영역은 단일 레벨　셀(single-level cell, SLC) 모드, 멀티 레벨 셀(multi-level cell, MLC) 모드 및 트리플 레벨 셀(triple-level cell, TLC) 모드 중에서, 어느 하나의 모드로 프로그램된 메모리 블록을 포함할 수 있다. 본 발명의 실시 예에서 슬로우 모드 영역은 MLC 모드, TLC모드 및 쿼드 레벨 셀(quadruple-level cell, QLC) 모드 중에서, 어느 하나의 모드로 프로그램된 메모리 블록을 포함할 수 있다.
본 발명의 설명에서, SLC 모드를 제외한 MLC 모드, TLC 모드 및 QLC 모드 등을 X-레벨　셀(XLC) 모드라 칭하도록 한다. 데이터를 SLC 모드로 프로그래밍하면, XLC 모드로 프로그래밍하는 것보다 프로그램 속도가 빠르고 메모리 셀의 신뢰성은 높아지지만, 저장할 수 있는 데이터의 용량은 줄어들 수 있다. 반대로, 데이터를 XLC 모드로 프로그래밍하면, SLC 모드로 프로그래밍하는 것보다 프로그램 속도가 느려지고 메모리 셀의 신뢰성은 낮아지지만, 저장할 수 있는 데이터의 용량은 늘어날 수 있다. 호스트로부터 쓰기 요청되는 데이터의 사이즈가 커짐에 따라, 메모리 시스템(110)은 쓰기 요청된 데이터를 주로 XLC 모드로 프로그래밍 한다.
슬로우 모드 영역이 MLC 모드로 프로그램된 메모리 블록을 포함한다면, 패스트 모드 영역은 SLC 모드로 프로그램된 메모리 블록을 포함할 수 있다. 슬로우 모드 영역이 TLC 모드로 프로그램된 메모리 블록을 포함한다면, 패스트 모드 영역은 SLC 모드 또는 MLC 모드 중에서, 어느 하나의 모드로 프로그램된 메모리 블록을 포함할 수 있다. 슬로우 모드 영역이 QLC모드로 프로그램된 메모리 블록을 포함한다면, 패스트 모드 영역은 SLC 모드, MLC 모드 또는 QLC 모드 중에서, 어느 하나의 모드로 프로그램된 메모리 블록을 포함할 수 있다.
SLC 모드는 하나의 메모리 셀에 1bit의 데이터를 프로그램하고, 프로그램된 1bit의 데이터를 리드하는 액세스 모드다. SLC 모드로 프로그램된 메모리 셀에 저장된 데이터는 2개의 상태(0,1) 중에서 어느 하나를 포함할 수 있다. MLC 모드는 하나의 메모리 셀에 2bit의 데이터를 프로그램하고, 프로그램된 2bit의 데이터를 리드하는 액세스 모드다. MLC 모드로 프로그램된 메모리 셀에 저장된 데이터는 4개의 상태(00, 01, 10, 11) 중에서 어느 하나를 포함할 수 있다. TLC 모드는 하나의 메모리 셀에 3bit의 데이터를 프로그램하고, 프로그램된 3bit의 데이터를 리드하는 액세스 모드다. TLC 모드로 프로그램된 메모리 셀에 저장된 데이터는 8개의 상태(000, 001, 010, 100 내지 111) 중에서 어느 하나를 포함할 수 있다. QLC 모드는 하나의 메모리 셀에 4bit의 데이터를 프로그램하고, 프로그램된 4bit의 데이터를 리드하는 액세스 모드다. QLC 모드로 프로그램된 메모리 셀에 저장된 데이터는 16개의 상태(0000, 0001, 0010, 0100, 1000 내지 1111) 중에서 어느 하나를 포함할 수 있다. 즉, 본 발명의 실시 예에서, 패스트 모드 영역에 포함된 메모리 셀이 저장 가능한 데이터의 상태값의 수는 슬로우 모드 영역에 포함된 메모리 셀이 저장 가능한 데이터의 상태값의 수보다 적을 수 있다.
본 발명의 실시 예에서, 데이터의 카피 동작은 제1 카피 동작 및 제2 카피 동작을 포함할 수 있다.
도 1의 (a)에 도시된 바와 같이, 핫 데이터(HDAT1)가 슬로우 모드 영역에만 저장되면, 메모리 시스템(110)은 도 1의 (b)에 도시된 바와 같이, 슬로우 모드 영역에 저장된 핫 데이터(HDAT1)를 패스트 모드 영역으로 제1 카피할 수 있다. 이에, 핫 데이터(HDAT1)는 슬로우 모드 영역 및 패스트 모드 영역에 저장될 수 있다.
이때, 제1 카피 동작은 ECC 동작을 포함하지 않을 수 있다. 즉, 제1 카피 동작이 수행되는 데이터는, ECC 동작이 수행되지 않은 채 패스트 모드 영역에 프로그램되기 때문에, 컨트롤러(130)로 전송되지 않을 수 있다. 이에 메모리 장치와 컨트롤러 사이에 연결된 데이터 전송 라인의 리소스가 소모되지 않고 데이터의 카피 동작 시간이 감소될 수 있다. 제1 카피 동작과 관련된 자세한 내용은 도 5a 및 도 5b를 참조하여 자세히 후술하기로 한다.
또한, 도 1의 (a)에 도시된 바와 같이, 핫 데이터(HDAT2)가 패스트 모드 영역에만 저장되면, 메모리 시스템(110)은 도 1의 (b)에 도시된 바와 같이, 패스트 모드 영역에 저장된 핫 데이터(HDAT2)를 슬로우 모드 영역으로 제2 카피할 수 있다. 이에, 핫 데이터(HDAT2)는 슬로우 모드 영역 및 패스트 모드 영역에 저장될 수 있다.
이때, 제2 카피 동작은 ECC 동작을 포함할 수 있다. 즉, 제2 카피 동작이 수행되는 데이터는 ECC 동작이 수행된 후 슬로우 모드 영역에 프로그램 될 수 있다. 이에 카피 동작이 수행되는 데이터의 신뢰성이 향상될 수 있다. 제2 카피 동작과 관련된 자세한 내용은 도 6a 및 도 6b를 참조하여 자세히 후술하기로 한다.
한편, 패스트 모드 영역에 수행되는 백그라운드 동작(예를 들면, 가비지 컬렉션, 리드 리클레임 및 웨어 레벨링)은 패스트 모드 영역에 저장된 유효 핫 데이터(HDAT1)를 패스트 액세스 모드를 갖는 다른 메모리 블록으로 카피하는 제1 카피 동작을 포함할 수 있다. 또한, 슬로우 모드 영역에 수행되는 백그라운드 동작은 슬로우 모드 영역에 저장된 유효 핫 데이터(HDAT2)를 슬로우 액세스 모드를 갖는 다른 메모리 블록으로 카피하는 제2 카피 동작을 포함할 수 있다.
도 1의 (c)에 도시된 바와 같이, 호스트(102)로부터 논리 주소와 함께 리드 요청(RD_REQ)이 수신되면, 메모리 시스템(110)은 논리 주소에 대응되는 데이터가 저장된 메모리 블록의 액세스 모드를 판단할 수 있다.
호스트(102)에 의해 리드 요청되고 논리 주소에 대응되는 데이터가 핫 데이터(HDAT2)이고, 핫 데이터(HDAT2)가 패스트 액세스 모드를 갖는 패스트 모드 영역 및 슬로우 액세스 모드를 갖는 슬로우 모드 영역에 모두 저장된 상태면, 메모리 시스템(110)은 패스트 모드 영역에 저장된 데이터에 리드 동작을 수행하고, 리드 동작이 수행된 패스트 모드 영역에 저장된 데이터를 호스트(102)로 전송할 수 있다.
이를 위해, 메모리 시스템(110)은 패스트 모드 영역에 저장된 핫 데이터(HDAT2)의 ECC 동작 가능 여부를 판단할 수 있다. 패스트 모드 영역에 저장된 핫 데이터(HDAT2)의 ECC 동작이 가능 하면, 메모리 시스템(110)은 패스트 모드 영역에 저장된 핫 데이터(HDAT2)에 ECC 동작을 수행하여 호스트(102)로 전송할 수 있다. 패스트 모드 영역에 저장된 핫 데이터(HDAT2)의 리드 동작 속도는 슬로우 모드 영역에 저장된 핫 데이터(HDAT2)의 리드 동작 속도 보다 빠를 수 있다.
이처럼, 본 발명의 실시 예에 따른 메모리 시스템(110)은 리드 동작 수행 시, 슬로우 모드 영역보다 리드 동작 속도가 빠른 패스트 모드 영역에서 리드 요청된 데이터를 출력함으로써, 리드 동작에 소요되는 시간을 감소 시킬 수 있다.
또한, 호스트로부터 쓰기 요청되는 데이터의 사이즈가 커짐에 따라, 메모리 시스템(110)은 쓰기 요청된 데이터를 주로 XLC 모드로 프로그래밍 한다. 또한, 메모리 시스템(110)은 XLC 모드로 프로그래밍된 데이터를 XLC 모드로 리드한다. 이에, 호스트로부터 수신되는 읽기 요청에 따른 리드 동작은 슬로우 모드 영역에 주로 수행될 수 있다. 본 발명의 실시 예에 따른 메모리 시스템(110)은 슬로우 모드 영역에 주로 수행될 수 있는 리드 동작을 패스트 모드 영역으로 분산시킴으로써, 리드 동작에 의한 슬로우 모드 영역에 포함된 메모리 셀의 특성 저하를 방지할 수 있다
만약, 패스트 모드 영역에 저장된 핫 데이터(HDAT2)의 ECC 동작이 불가능 하면, 메모리 시스템(110)은 슬로우 모드 영역에 저장된 핫 데이터(HDAT2)에 ECC 동작을 수행하여 호스트(102)로 전송할 수 있다.
이처럼, 본 발명의 실시 예에 따른 메모리 시스템(110)은 패스트 영역에 저장된 데이터의 에러가 정정 범위를 벗어나는 경우, 슬로우 영역에 저장된 데이터에 에러 정정을 수행함으로써, 호스트(102)로 전송 예정인 리드 데이터에 에러 정정이 불가능한 상황을 피할 수 있다. 이에, 리드 데이터의 신뢰성을 증가시킬 수 있다. 이때, 패스트 영역에 저장된 데이터는 슬로우 영역에 저장된 데이터와 동일할 수 있다.
도 2는 본 발명의 실시 예에 따른 리드 동작 시, 제1 카피 동작을 수행하는 방법의 일 예를 도시한다. 메모리 시스템(110)은 제1 영역(SLOW AREA) 및 제1 영역(SLOW AREA)보다 데이터 입출력 동작 속도가 빠른 제2 영역(FAST AREA)을 포함하는 메모리 장치(150) 및 제1 영역(SLOW AREA)에 저장된 데이터 중 핫(hot)의 속성을 가지는 핫 데이터(HDAT)에 대해 읽기 동작을 수행하는 컨트롤러(130)를 포함할 수 있다. 핫(hot)의 속성을 가지는 핫 데이터(HDAT)는 호스트로부터 리드 요청되는 회수(예를 들면, 리드 카운트)가 기 설정된 기준값 이상인 데이터를 포함할 수 있다.
도 2를 참조하면, 호스트(미도시)로부터, 제1 읽기 요청(RD_REQ1)이 수신되면(S01), 컨트롤러(130)는 제1 읽기 요청(RD_REQ1)에 따른 제1 읽기 동작을 메모리 장치(150)에 수행할 수 있다.
컨트롤러(130)는 제1 읽기 동작을 수행하는 동안에, 메모리 장치(150)가 핫 데이터(HDAT)를 제2 영역(FAST AREA)에 복사하도록 제어할 수 있다(S02). S02 단계에서 수행되는 복사 동작은 도 1에서 설명된 제1 카피 동작을 포함할 수 있다.
메모리 장치(150)는 제1 영역(SLOW AREA) 및 제2 영역(FAST AREA)에서 출력된 데이터를 컨트롤러(130)에 전달하기 전 임시 저장하는 페이지 버퍼를 포함할 수 있다. 컨트롤러(130)는 제1 읽기 동작 시 페이지 버퍼에 임시 저장된 핫 데이터(HDAT)를 제2 영역(FAST AREA)에 제1 카피 할 수 있다. 이에, 핫 데이터(HDAT)는 제1 영역(SLOW AREA) 및 제2 영역(FAST AREA)에 모두 저장될 수 있다.
제1 읽기 동작 수행 이후, 호스트로부터, 핫 데이터(HDAT)에 대한 제2 읽기 요청(RD_REQ2)이 수신되면(S03), 컨트롤러(130)는 제2 읽기 요청(RD_REQ2)에 따른 제2 읽기 동작을 수행할 수 있다. 컨트롤러(130)는 제2 읽기 동작 수행 시, 제2 영역(FAST AREA)에 복사된 핫 데이터(HDAT)에 액세스(리드 동작)을 수행할 수 있다(S04).
이때, 제2 영역(FAST AREA)에 복사된 핫 데이터(HDAT)에 오류가 없으면, 컨트롤러(130)는 제2 읽기 동작 수행 시, 제2 영역(FAST AREA)에 복사된 핫 데이터(HDAT)를 호스트에 전송할 수 있다. 제2 영역(FAST AREA)에 복사된 핫 데이터(HDAT)에 오류가 있으면, 컨트롤러(130)는 제2 읽기 동작 수행 시, 복사된 핫 데이터(HDAT)에 ECC 동작을 수행하여 교정한 후, 교정된 핫 데이터(HDAT)를 호스트에 전송할 수 있다.
만약, 제2 영역(FAST AREA)에 복사된 핫 데이터(HDAT)에 대한 ECC 동작으로 오류가 교정되지 않으면, 컨트롤러(130)는 제2 읽기 동작 수행 시, 제1 영역(SLOW AREA) 내 저장된 핫 데이터(HDAT)를 액세스할 수 있다. 제1 영역(SLOW AREA) 내 저장된 핫 데이터(HDAT)에 오류가 없으면, 컨트롤러(130)는 핫 데이터(HDAT)를 호스트에 전송할 수 있다. 제1 영역(SLOW AREA) 내 저장된 핫 데이터(HDAT)에 오류가 있으면, 컨트롤러(130)는 핫 데이터(HDAT)에 ECC 동작을 수행하여 교정한 후, 교정된 핫 데이터(HDAT)를 호스트에 전송할 수 있다.
컨트롤러(130)는 논리 주소를 물리 주소로 변환하기 위한 맵 정보를 생성, 삭제, 혹은 수정하고, 맵 정보에 데이터 액세스 빈도를 나타내는 리드 카운트에 기초하여 결정된 핫(hot)의 속성을 연관시킬 수 있다. 이와 관련해서는 도 10a 및 도 10b에서 자세히 후술하기로 한다.
제1 영역(SLOW AREA)은 1비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함하고, 제2 영역(FAST AREA)은 복수 비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함할 수 있다. 데이터 입출력 동작 속도는 제1 영역(SLOW AREA) 및 제2 영역(FAST AREA)에 포함된 비휘발성 메모리 셀에 데이터를 프로그램하거나, 프로그램된 데이터를 읽는 동작에 대한 속도일 수 있다.
도 3는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 3를 참조하면, 데이터 처리 시스템(100)은, 호스트(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트(102) 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트(102) 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트(102) 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트(102) 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트(102) 인터페이스 계층(HIL: Host Interface Layer, 이하 HIL이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 FIL이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 FTL이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)의 메모리 블록들(152,154,156)에 액세스(access)하는 동작에 대응하여 로그(log) 데이터를 생성 및 관리할 수도 있다. 여기서, 메모리 장치(150)의 메모리 블록들(152, 154, 156)에 액세스하는 동작은, 메모리 장치(150)의 메모리 블록들(152, 154, 156)에 대한 포어그라운드(foreground) 동작을 수행하거나 백그라운드(background) 동작을 수행하는 것을 모두 포함한다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
도 4은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
우선, 도 4을 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
도 5는 본 발명의 실시 예에 따른 메모리 장치에 포함된 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 5을 참조하면, 메모리 장치(150)는 메모리 셀 어레이로 구성된 메모리 블록(330), 전압 공급부(310), 리드/라이트 회로(320), 로우 디코더(315), 그리고 제어 로직(325)을 포함할 수 있다.
도 5를 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 5는, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
메모리 장치(150)의 제어 로직(325)은 외부(예를 들면, 컨트롤러(130))로부터 전달되는 명령어에 응답하여 로우 디코더(315), 리드/라이트 회로(320) 및 전압 공급부(310)를 제어한다. 제어 로직(325)은 쓰기 명령에 응답하여 외부에서 제공된 데이터를 선택된 메모리 셀들에 프로그램 되도록 전압 공급부(310) 및 리드/라이트 회로(320)를 제어할 수 있다. 예를 들면, 제어 로직(325)의 제어에 따라 선택된 메모리 셀들은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming: 이하, ISPP) 방식으로 프로그램될 수 있다. 또한, 제어 로직(325)는 컨트롤러(130)로부터 수신된 커맨드 신호에 기초하여 전압 공급부(310)를 제어하기 위한 제어 신호들을 생성하고, 컨트롤러(130)로부터 수신된 어드레스 신호에 기초하여 로우 어드레스 및 컬럼 어드레스를 생성할 수 있다. 제어 로직(325)는 로우 어드레스를 로우 디코더(315)에 제공하고, 컬럼 어드레스를 리드/라이트 회로(320)에 제공할 수 있다. 또한, 제어 로직(325)는 컨트롤러(130)로부터 수신된 액세스 모드 신호에 기초하여 메모리 블록(330)에 포함되는 복수의 메모리 블록들 각각을 SLC 모드, MLC 모드, TLC 모드 및 QLC 모드 중의 하나로 동작 시킬 수 있다.
메모리 장치(150)의 로우 디코더(315)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 공통 선택 라인(CSL)을 통해 메모리 블록(330)과 연결될 수 있다. 로우 디코더(315)는 제어 로직(325)으로부터 수신되는 어드레스에 응답하여 메모리 셀 어레이의 메모리　블록들 중 어느 하나를 선택할 수 있다. 프로그램 동작 또는 리드 동작 시, 로우 디코더(315)는 제어 로직(325)로부터 제공되는 로우 어드레스에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 복수의 워드 라인들(WL) 중에서 선택 워드 라인을 제외한 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다. 로우 디코더(315)는 선택된 메모리　블록의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(315)는 선택된 워드 라인에 전압 공급부(310)로부터 제공된 워드 라인 전압을 전달한다. 프로그램 동작 시 로우 디코더(315)는 선택 워드 라인(Selected WL)에 프로그램 전압과 검증 전압을, 비선택 워드 라인(Unselected WL)에는 패스 전압을 전달한다.
본 발명의 실시 예에 따른 전압 공급부(310)는 전압 공급부(310)는 컨트롤러(130)로부터 수신되는 액세스 모드 신호에 기초하여, 프로그램 전압의 개수를 가변할 수 있다. 예를 들어, 액세스 모드 신호가 SLC 모드를 나타내는 경우, 전압 공급부(310)는 제1 프로그램 전압을 생성할 수 있다. 이 경우, SLC 모드로 동작하는 메모리 블록에 포함되는 복수의 메모리 셀들 각각은 프로그램 동작을 통해 한 비트의 데이터를 저장할 수 있다. 액세스 모드 신호가 MLC 모드를 나타내는 경우, 전압 공급부(310)는 제1 내지 제3 프로그램 전압들을 생성할 수 있다. 이 경우, MLC 모드로 동작하는 메모리 블록에 포함되는 복수의 메모리 셀들 각각은 프로그램 동작을 통해 두 비트의 데이터를 저장할 수 있다. 액세스 모드 신호가 TLC 모드를 나타내는 경우, 전압 공급부(310)는 제1 내지 제7 프로그램 전압들을 생성할 수 있다. 이 경우, TLC 모드로 동작하는 메모리 블록에 포함되는 복수의 메모리 셀들 각각은 프로그램 동작을 통해 세 비트의 데이터를 저장할 수 있다. 액세스 모드 신호가 QLC 모드를 나타내는 경우, 전압 공급부(310)는 제1 내지 제15 프로그램 전압들을 생성할 수 있다. 이 경우, QLC 모드로 동작하는 메모리 블록에 포함되는 복수의 메모리 셀들 각각은 프로그램 동작을 통해 세 비트의 데이터를 저장할 수 있다.
또한, 리드 동작 시, 전압 공급부(310)는 리드 전압 및 리드 패스 전압을 생성할 수 있다. 리드 전압은 로우 디코더(315)를 통해 선택 워드 라인에 인가되고, 리드 패스 전압은 로우 디코더(315)를 통해 비선택 워드 라인들에 인가될 수 있다.
본 발명의 실시 예에 따른 리드/라이트 회로(320)에 포함된 페이지 버퍼는 복수의 비트 라인들(BL)을 통해 메모리 블록(330)과 연결될 수 있다. 페이지 버퍼는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다. 페이지 버퍼는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 리드 동작 시 선택된 페이지로부터 리드된 데이터를 임시로 저장할 수 있다. 프로그램 동작 시, 리드/라이트 회로(320)는 컨트롤러(130)로부터 프로그램 데이터(DAT)를 수신하고, 제어 로직(325)로부터 제공되는 컬럼 어드레스에 기초하여 프로그램 데이터(DAT)를 페이지 버퍼에 제공할 수 있다.
도 6a는 메모리 시스템이 제1 카피 동작을 수행하는 일예를 도시한다. 도 5b는 제1 카피 동작이 수행되는 메모리 장치의 일부를 예시적으로 도시한다. 이하, 도 3, 도 6a 및 도 6b를 참조하여, 본 발명의 메모리 시스템이 수행하는 제1 카피 동작에 대해 설명하기로 한다.
제1 카피 동작은 메모리 다이의 제1 위치(예를 들면, 슬로우 모드 영역)에 저장된 데이터가 메모리 장치(150) 밖의 컨트롤러(130)로 전송되지 않고 메모리 다이의 제2 위치(예를 들면, 패스트 모드 영역)로 카피되는 동작을 포함한다. 제1 위치 및 제2 위치는 동일 메모리 다이에 포함될 수 있고, 서로 다른 메모리 다이에 포함될 수 있다. 제1 카피 동작은 카피-백 동작(copy-back operation)을 포함할 수 있다.
제1 카피 동작 시, 메모리 다이의 제1 위치에 저장된 데이터는 리드-아웃되어 페이지 버퍼에 저장된다(S11). 페이지 버퍼에 저장된 데이터는 메모리 다이의 제2 위치에 프로그래밍 된다(S17).
제1 카피 동작은 데이터에 포함된 에러 검출 및 검출된 에러의 정정을 포함하는 ECC 동작을 포함하지 않기에, 데이터 전송 라인의 리스소가 소비되지 않고, 데이터 입출력에 의한 데이터의 카피 동작 시간이 증가되지 않을 수 있다.
하지만, 만약,　제1 카피 동작이 수행될 타겟 데이터가 에러를 포함한다면 새로운 위치로 카피된 데이터도 에러를 포함할 수 있다. 즉, 에러가 포함된 데이터가 여러 번 카피 된다면(예를 들면, 백그라운드 동작을 위해 유효 데이터가 카피), 추가적으로 발생한 에러들이 데이터에 계속 누적될 수 있다. 따라서, 데이터의 카피를 위해 제1 카피 동작만을 수행하는 것은 데이터의 에러 정정 범위를 넘어선 에러 정정이 불가능한 데이터를 야기할 수 있다.
도 7a는 메모리 시스템이 제2 카피 동작을 수행하는 일예를 도시한다. 도 7b는 제2 카피 동작이 수행되는 메모리 장치의 일부를 예시적으로 도시한다. 이하, 도 3, 도 7a 및 도 6b를 참조하여, 본 발명의 메모리 시스템이 수행하는 제2 카피 동작에 대해 설명하기로 한다.
제2 카피 동작은 메모리 다이의 제1 위치에 저장된 데이터가 컨트롤러로 전송되어 에러 정정이 수행하고, 에러가 정정된 데이터가 제2 위치로 카피되는 동작을 포함한다. 제1 위치 및 제2 위치는 동일 메모리 다이에 포함될 수 있고, 서로 다른 메모리 다이에 포함될 수 있다.
제2 카피 동작 시, 메모리 장치의 제1 위치에 저장된 데이터는 리드-아웃되어 페이지 버퍼에 저장된다(S21). 페이지 버퍼에 저장된 데이터는 데이터 전송 라인을 통해 컨트롤러로 전송된다(S23).
컨트롤러는 수신된 데이터에 포함된 에러를 검출 및 정정한다(S24). 에러 정정이 수행된 데이터는 데이터 전송 라인을 통해 다시 메모리 다이로 입력되어 페이지 버퍼에 저장된다(S25). 페이지 버퍼에 저장된 데이터는 메모리 다이의 제2 위치에 프로그래밍 된다(S27).
상술된 제2 카피 동작은 S24단계에서 수행되는 에러 검출 및 에러 정정을 포함하는 ECC 동작에 의해 카피 동작 시간이 증가될 수 있다. 또한, 제1 위치 및 제2 위치가 동일 메모리 다이에 포함되는 경우에도, 데이터가 데이터 전송 라인을 통해 컨트롤러(130)로 전송되었다가 에러 정정 후, 다시 데이터 전송 라인을 통해 메모리 장치(150)로 입력되어야 한다. 이에, 데이터 전송 라인의 리스소가 소비되고, 데이터 입출력에 의해 데이터의 카피 동작 시간이 증가될 수 있다.
도 8a 내지 도 8d은 액세스 모드에 따른 메모리 블록의 동작의 예를 도시한다.
이하, 도 3 및 도 8a 내지 도 8d을 참조하여, 본 발명의 SLC, MLC 및 TLC 모드로 동작하는 메모리 블록의 동작을 설명하기로 한다.
도 8a은 싱글 레벨 셀(Single Level Cell; SLC) 모드로 동작하는 메모리 블록의 리드 동작을 설명하기 위한 도면이다. 도 7에서, 가로 축은 SLC 모드로 동작하는 메모리 블록에 포함되는 메모리 셀들의 문턱 전압을 나타내고, 세로 축은 메모리 셀들의 개수를 나타낸다. 도 7에 도시된 바와 같이, 메모리 블록이 SLC 모드로 동작하는 경우, 메모리 셀들은 소거 상태(E) 및 프로그램 상태(P)를 가질 수 있다. 이 경우, 리드 동작 시, 제1 리드 전압(VRD1)에 기초하여 메모리 셀들 각각의 상태를 판별할 수 있다. 한편, 리드 동작 수행 시, 비선택 워드 라인들에 연결되는 메모리 셀들은 상태(E, P)에 무관하게 턴온될 수 있도록 비선택 워드 라인들에는 충분히 높은 전압을 갖는 리드 패스 전압(VRPASS)이 인가될 수 있다.
도 8b은 멀티 레벨 셀(Multi Level Cell; MLC) 모드로 동작하는 메모리 블록의 리드 동작을 설명하기 위한 도면이다. 도 8에서, 가로 축은 MLC 모드로 동작하는 메모리 블록에 포함되는 메모리 셀들의 문턱 전압을 나타내고, 세로 축은 메모리 셀들의 개수를 나타낸다. 도 8에 도시된 바와 같이, 메모리 블록이 MLC 모드로 동작하는 경우, 메모리 셀들은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 및 제3 프로그램 상태(P3)를 가질 수 있다. 이 경우, 리드 동작 시, 제1 내지 제3 리드 전압들(VRD1, VRD2, VRD3)에 기초하여 메모리 셀들 각각의 상태를 판별할 수 있다. 한편, 리드 동작 수행 시, 비선택 워드 라인들에 연결되는 메모리 셀들은 상태(E, P1, P2, P3)에 무관하게 턴온될 수 있도록 비선택 워드 라인들에는 충분히 높은 전압을 갖는 리드 패스 전압(VRPASS)이 인가될 수 있다.
도 8c은 트리플 레벨 셀(Triple Level Cell; TLC) 모드로 동작하는 메모리 블록의 리드 동작을 설명하기 위한 도면이다. 도 9에서, 가로 축은 TLC 모드로 동작하는 메모리 블록에 포함되는 메모리 셀들의 문턱 전압을 나타내고, 세로 축은 메모리 셀들의 개수를 나타낸다. 도 9에 도시된 바와 같이, 메모리 블록이 TLC 모드로 동작하는 경우, 메모리 셀들은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6), 및 제7 프로그램 상태(P7)를 가질 수 있다. 이 경우, 리드 동작 시, 제1 내지 제7 리드 전압들(VRD1, VRD2, VRD3 VRD4, VRD5, VRD6, VRD7)에 기초하여 메모리 셀들 각각의 상태를 판별할 수 있다. 한편, 리드 동작 수행 시, 비선택 워드 라인들에 연결되는 메모리 셀들은 상태(E, P1, P2, P3, P4, P5, P6, P7)에 무관하게 턴온될 수 있도록 비선택 워드 라인들에는 충분히 높은 전압을 갖는 리드 패스 전압(VRPASS)이 인가될 수 있다.
도 8d은 쿼드 레벨 셀(quadruple-level cell, QLC) 모드로 동작하는 메모리 블록의 리드 동작을 설명하기 위한 도면이다. 도 10에서, 가로 축은 QLC 모드로 동작하는 메모리 블록에 포함되는 메모리 셀들의 문턱 전압을 나타내고, 세로 축은 메모리 셀들의 개수를 나타낸다. 도 10에 도시된 바와 같이, 메모리 블록이 QLC 모드로 동작하는 경우, 메모리 셀들은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4) 내지 제15 프로그램 상태(P15)를 가질 수 있다. 이 경우, 리드 동작 시, 제1 내지 제15 리드 전압들(VRD1 내지 VRD15)에 기초하여 메모리 셀들 각각의 상태를 판별할 수 있다. 한편, 리드 동작 수행 시, 비선택 워드 라인들에 연결되는 메모리 셀들은 상태(E, P1, P2, P3, P4, P5, P6, P7, P8, P8, P9, P10, P11, P12, P13, P14, P15)에 무관하게 턴온될 수 있도록 비선택 워드 라인들에는 충분히 높은 전압을 갖는 리드 패스 전압(VRPASS)이 인가될 수 있다.
상술한 바와 같이, SLC모드로 동작하는 메모리 셀에 저장된 데이터의 상태 값은 제1 리드 전압(VRD1)을 한번만 인가하여, 확인할 수 있다. 하지만. QLC모드로 동작하는 메모리 셀에 저장된 데이터의 상태 값은 제1 내지 제15 리드 전압들(VRD1 내지 VRD15)을 인가하여 확인할 수 있다. 따라서, QLC모드로 동작하는 메모리 셀에 수행되는 리드 동작 시간은 SLC모드로 동작하는 메모리 셀의 리드 동작 시간보다 길어질 수 있다.
도 9은 본 발명의 실시 예에 따라, 메모리 시스템이 리드 동작을 수행하는 방법의 일예를 도시한다.
도 3 및 도 9를 참고하면, 호스트(102)로부터 논리 주소가 포함된 리드 요청(RD_REQ)이 수신되면(S101), 컨트롤러(130)는 수신된 논리 주소에 대응되는 데이터(DAT)가 슬로우 모드 영역 및 패스트 모드 영역 모두에 저장된 상태인지 여부를 판단할 수 있다(S103). 이때, 컨트롤러(130)는 도 12b에 도시된 맵데이터를 참조하여 판단할 수 있다.
패스트 모드 영역에 저장된 데이터(DAT)의 리드 동작 속도는 슬로우 모드 영역에 저장된 데이터(HDAT)의 리드 동작 속도 보다 빠를 수 있다. 예를 들어, 패스트 모드 영역은 SLC 모드로 동작하는 메모리 블록을 포함할 수 있고, 슬로우 모드 영역은 XLC 모드(MLC, TLC 또는 QLC)로 동작하는 메모리 블록을 포함할 수 있다. 하지만 본 발명은 이에 한정되는 것은 아니다.
S103 단계의 판단 결과, 논리 주소에 대응되는 데이터(DAT)가 슬로우 모드 영역 및 패스트 모드 영역 모두에 저장되지 않으면(No in S103), 컨트롤러(130)는 논리 주소에 대응되는 데이터(DAT)는 슬로우 모드 영역 또는 패스트 모드 영역에만 저장된 콜드 데이터(CDAT)라고 판단할 수 있다. 이에, 컨트롤러(130)는 콜드 데이터(CDAT)를 리드-아웃하여 페이지 버퍼에 저장한다(S104). 컨트롤러(130)는 페이지 버퍼에 저장된 콜드 데이터(CDAT)를 컨트롤러(130)로 출력하고, 이를 메모리(144)에 임시 저장한다(S106). 컨트롤러(130)는 메모리(144)에 임시 저장된 콜드 데이터(CDAT)에 포함된 에러를 검출하고, 검출된 에러를 정정하기 위한 ECC 동작을 수행한다(S108). 컨트롤러(130)는 에러가 정정된 콜드 데이터(CDAT)를 호스트(102)로 전송한다(S119).
그리고 컨트롤러(130)는 S101 단계에서 수신된 리드 요청(RD_REQ)에 포함된 논리 주소에 대한 리드 카운트(RD_CNT)의 상태 값을 1만큼 증가시켜 업데이트 할 수 있다(S121). 만약, S121 단계에 의해 업데이트된 리드 카운트(RD_CNT)의 값이 기 설정된 기준값(REF) 이상이 되는 경우, 컨트롤러(130)는 S101 단계에서 수신된 리드 요청(RD_REQ)에 의해, 논리 주소(LBA)에 대응되는 데이터(DAT)가 콜드 데이터(CDAT)에서 핫 데이터로 변경된 것으로 판단할 수 있다. 이에, 컨트롤러(130)는 슬로우 모드 영역 또는 패스트 모드 영역에 저장된 핫 데이터를, 도 12a 및 도 12b에서 후술될 제1 카피 동작 또는 제2 카피 동작을 수행하여, 데이터가 슬로우 모드 영역 및 패스트 모드 영역 모두에 저장할 수 있다. 컨트롤러(130)는 논리 주소의 맵데이터에 제1 카피 동작 또는 제2 카피 동작이 수행된 패스트 모드 영역 또는 슬로우 모드 영역에 대한 물리 주소를 추가할 수 있다.
S103단계의 판단 결과, 논리 주소(LBA)에 대응되는 데이터(DAT)가 슬로우 모드 영역 및 패스트 모드 영역 모두에 저장된 상태라면(Yes in S103), 컨트롤러(130)는 논리 주소(LBA)에 대응되는 데이터(DAT)는 슬로우 모드 영역 및 패스트 모드 영역 모두에 저장된 핫 데이터(HDAT)라고 판단할 수 있다. 이에, 컨트롤러(130)는 슬로우 모드 영역 및 패스트 모드 영역에 저장된 핫 데이터 중에서, 패스트 모드 영역에 저장된 핫 데이터(F_HDAT)를 리드-아웃하여 페이지 버퍼에 저장한다(S105). 컨트롤러(130)는 페이지 버퍼에 저장되고 패스트 모드 영역에서 출력된 핫 데이터(F_HDAT)를 컨트롤러(130)로 출력하고, 이를 메모리(144)에 임시 저장한다(S107).
컨트롤러(130)는 메모리(144)에 임시 저장되고 패스트 모드 영역에서 출력된 핫 데이터(F_HDAT)에 포함된 에러를 검출하고, 검출된 에러의 정정 가능여부를 판단한다(S109). S109 판단 결과, 에러 정정이 가능하다면(Yes in S109), 컨트롤러(130)는 패스트 모드 영역에서 출력된 핫 데이터(F_HDAT)에 ECC 동작을 수행한다(S117). 그리고 컨트롤러(130)는 에러가 정정된 패스트 모드 영역에서 출력된 핫 데이터(F_HDAT)를 호스트(102)로 전송한다(S118).
이처럼, 본 발명의 실시 예에 따른 메모리 시스템(110)은 리드 동작 수행 시, 슬로우 모드 영역보다 리드 동작 속도가 빠른 패스트 모드 영역에서 리드 요청된 데이터(F_HDAT)를 출력함으로써, 리드 동작에 소요되는 시간을 감소 시킬 수 있다.
또한, 본 발명의 실시 예에 따른 메모리 시스템(110)은 슬로우 모드 영역에만 수행될 수 있는 리드 동작을 패스트 모드 영역으로 분산시킴으로써, 리드 동작에 의한 슬로우 모드 영역에 포함된 메모리 셀의 특성 저하를 방지할 수 있다
S109 판단 결과, 패스트 모드 영역에서 출력된 핫 데이터(F_HDAT)에 에러 정정이 불가능하다면(No in S109), 컨트롤러(130)는 슬로우 모드 영역에 저장된 핫 데이터(S_HDAT)를 리드-아웃하여 페이지 버퍼에 저장한다(S111). 컨트롤러(130)는 페이지 버퍼에 저장되고 슬로우 모드 영역에서 출력된 핫 데이터(S_HDAT)를 컨트롤러(130)로 출력하고, 이를 메모리(144)에 임시 저장한다(S113). 컨트롤러(130)는 메모리(144)에 임시 저장된 슬로우 모드 영역에서 출력된 핫 데이터(S_HDAT)에 ECC 동작을 수행한다(S115). 컨트롤러(130)는 에러가 정정된 슬로우 모드 영역에서 출력된 핫 데이터(S_HDAT)를 호스트(102)로 전송한다(S120).
S120 및 S118 단계 수행 후, 컨트롤러(130)는 컨트롤러(130)는 S101 단계에서 수신된 리드 요청(RD_REQ)에 포함된 논리 주소에 대한 리드 카운트(RD_CNT)의 상태 값을 1만큼 증가시켜 업데이트 할 수 있다.
이처럼, 본 발명의 실시 예에 따른 메모리 시스템(110)은 패스트 영역에 저장된 데이터의 에러가 정정 범위를 벗어나는 경우, 슬로우 영역에 저장된 데이터에 에러 정정을 수행함으로써, 호스트(102)로 전송 예정인 리드 데이터에 에러 정정이 불가능한 상황을 피할 수 있다. 이에, 리드 데이터의 신뢰성을 증가시킬 수 있다. 이때, 패스트 영역에 저장된 데이터는 슬로우 영역에 저장된 데이터와 동일할 수 있다.
도 10a는 본 발명의 메모리 시스템이 리드 동작 수행 후, 리드 카운트의 상태 값에 기초하여 핫 데이터의 제1 카피 동작 및 제2 카피 동작을 수행하는 방법의 일예를 도시한다. 도 10b는 본 발명의 맵데이터 및 리드 카운트를 예시적으로 도시한다. 이하, 도 3, 도 10a 및 도 10b를 참고하여, 본 발명의 실시 예에 따른, 논리 주소에 대한 리드 카운트의 상태 값에 기초하여 핫 데이터에 수행되는 제1 카피 동작 및 제2 카피 동작에 대해 설명하기로 한다.
도 10a를 참조하면, 컨트롤러(130)은 리드 동작의 수행 후, 리드 카운트(RD_CNT)의 업데이트 동작을 수행한다(S31). 리드 동작은 호스트(102)로부터 수신된 리드 요청(RD_REQ)에 따라 메모리 장치(150)에 저장된 데이터에 수행되는 리드 동작일 수 있다.
S33 단계에서, 컨트롤러(130)는 업데이트된 리드 카운트(RD_CNT)에 대응되는 데이터가 핫 데이터이면, 핫 데이터가 저장된 영역의 액세스 모드를 판단한다(S33). 컨트롤러(130)는 논리 주소에 대응되는 리드 카운트(RD_CNT) 및 기 설정된 기준값에 기초하여, 업데이트된 리드 카운트(RD_CNT)에 대응되는 데이터가 핫 데이터 인지 콜드 데이터인지 여부를 판단할 수 있다. 또한, 컨트롤러(130)는 논리 주소에 대응되는 물리 주소가 포함된 L2P 맵데이터에 기초하여, 업데이트된 리드 카운트(RD_CNT)에 대응되는 데이터가 슬로우 모드 영역에 저장되는지 패스트 모드 영역에 저장되는지 여부를 판단할 수 있다.
업데이트된 리드 카운트(RD_CNT)에 대응되는 데이터가 슬로우 모드 영역에만 저장된 핫 데이터인 경우(only SLOW in S33), 컨트롤러(130)은 제1 카피 동작을 통해, 슬로우 모드 영역에 저장된 핫 데이터를 패스트 모드 영역으로 카피한다(S35). 그후, 컨트롤러(130)은 제1 카피 동작이 수행된 패스트 모드 영역의 물리 주소를 맵데이터에 업데이트 할 수 있다(S37). 이때, 패스트 모드 영역으로 제1 카피 동작이 수행된 핫 데이터에는 ECC 동작이 수행되지 않는다.
업데이트된 리드 카운트(RD_CNT)에 대응되는 데이터가 패스트 모드 영역에만 저장된 핫 데이터인 경우(only FAST in S33), 컨트롤러(130)은 제1 카피 동작을 통해, 패스트 모드 영역에만 저장된 핫 데이터를 슬로우 모드 영역으로 카피 한다(S36). 그후, 컨트롤러(130)은 카피 동작이 수행된 슬로우 모드 영역의 물리 주소를 맵데이터에 업데이트 할 수 있다(S38). 이때, 슬로우 모드 영역으로 제2 카피 동작이 수행된 핫 데이터는 ECC 동작이 수행될 수 있다.
S35 및 S37의 제1 카피 동작 그리고 S36 및 S38의 제2 카피 동작에 의해, 핫 데이터는 슬로우 모드 영역 및 패스트 모드 영역 모드에 저장될 수 있으며, 핫 데이터의 논리 주소에 대응되는 맵데이터는 슬로우 모드 영역의 물리 주소 및 패스트 모드 영역의 물리 주소를 모두 포함할 수 있다. 이는 핫 데이터가 무효화되기 전까지 유지될 수 있다.
S33 단계의 판단 결과, 업데이트된 리드 카운트(RD_CNT)에 대응되는 데이터가 패스트 모드 영역 및 슬로우 모드 영역에 모드 저장된 경우, 컨트롤러(130)은 제1 및 제2 카피 동작을 수행하지 않는다.
이하, 핫 데이터 여부를 판단하기 위한 기준값(REF)이 5로 설정된 경우, 핫 데이터의 제1 카피 동작 및 제2 카피 동작을 도 11b를 예를 들어 좀더 구체적으로 설명하기로 한다.
도 10b의 (a)를 참조하면, 호스트(102)로부터 LBA3에 대한 리드 요청이 수신되면, 컨트롤러(130)는 LBA3에 대응되는 PBA13에 저장된 데이터에 리드 동작을 수행한 후, LBA3의 리드 카운트(RD_CNT)를 업데이트 할 수 있다. 이때, 컨트롤러(130)는 LBA3의 리드 카운트(RD_CNT)를 4에서 5로 업데이트 할 수 있다.
LBA3에 대한 리드 카운트(RD_CNT)가 4에서 5가 되는 순간, 리드 카운트(RD_CNT=5)은 기준값(REF=5) 이상이기에, 컨트롤러(130)은 LBA3에 대응되는 데이터가 핫 데이터가 되었음을 판단할 수 있다.
이에, 도 10b의 (b)에 도시된 바와 같이, 컨트롤러(130)은 패스트 모드 영역인 PBA13에 저장된 LBA3에 대응되는 핫 데이터를 물리 주소 PBA56의 슬로우 모드 영역으로 제2 카피 동작을 수행 할 수 있다(S36). 컨트롤러(130)은 제2 카피 동작이 수행된 슬로우 모드 영역의 물리 주소인 PBA56를 LBA3의 맵데이터에 업데이트 할 수 있다(S38). 이에, LBA3의 맵데이터는 패스트 모드 영역의 물리주소인 PBA13 및 슬로우 모드 영역의 물리 주소인 PBA56을 모두 포함할 수 있다.
한편, 호스트(102)로부터 LBA4에 대한 리드 요청이 수신된다면, 컨트롤러(130)는 LBA4에 대응되는 PBA74에 저장된 데이터에 리드 동작을 수행한 후, LBA4의 리드 카운트(RD_CNT)를 업데이트 할 수 있다. 이때, 컨트롤러(130)는 LBA4의 리드 카운트(RD_CNT)를 4에서 5로 업데이트 할 수 있다.
LBA4에 대한 리드 카운트(RD_CNT)가 4에서 5가 되는 순간, 리드 카운트(RD_CNT=5)은 기준값(REF=5) 이상이기에, 컨트롤러(130)은 LBA4에 대응되는 데이터가 핫 데이터가 되었음을 판단할 수 있다.
이에, 도 10b의 (b)에 도시된 바와 같이, 컨트롤러(130)은 슬로우 모드 영역인 PBA74에 저장된 LBA4에 대응되는 핫 데이터를 물리 주소 PBA17의 패스트 모드 영역으로 제1 카피 동작을 수행할 수 있다(S35). 그후, 컨트롤러(130)은 제1 카피 동작이 수행된 패스트 모드 영역의 물리 주소인 PBA17를 LBA4에 맵데이터에 업데이트 할 수 있다(S38). 이에, LBA4의 맵데이터는 패스트 모드 영역의 물리주소인 PBA17 및 슬로우 모드 영역의 물리 주소인 PBA74을 모두 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(110)은 리드 동작 수행 시, 슬로우 모드 영역보다 리드 동작 속도가 빠른 패스트 모드 영역에서 리드 요청된 데이터(F_HDAT)를 출력함으로써, 리드 동작에 소요되는 시간을 감소 시킬 수 있다. 또한, 본 발명의 실시 예에 따른 메모리 시스템(110)은 슬로우 모드 영역에만 수행될 수 있는 리드 동작을 패스트 모드 영역으로 분산시킴으로써, 리드 동작에 의한 슬로우 모드 영역에 포함된 메모리 셀의 특성 저하를 방지할 수 있다. 이처럼, 본 발명의 실시 예에 따른 메모리 시스템(110)은 패스트 영역에 저장된 데이터의 에러가 정정 범위를 벗어나는 경우, 슬로우 영역에 저장된 데이터에 에러 정정을 수행함으로써, 호스트(102)로 전송 예정인 리드 데이터에 에러 정정이 불가능한 상황을 피할 수 있다. 이에, 리드 데이터의 신뢰성을 증가시킬 수 있다. 이때, 패스트 영역에 저장된 데이터는 슬로우 영역에 저장된 데이터와 동일할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (31)

  1. 제1 영역 및 상기 제1 영역보다 데이터 입출력 동작 속도가 빠른 제2 영역을 포함하는 비휘발성 메모리 장치; 및
    상기 제1 영역에 저장된 데이터 중 핫(hot)의 속성을 가지는 핫데이터에 대해 제1 읽기 동작을 수행하는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 제1 읽기 동작 시 상기 비휘발성 메모리 장치가 상기 핫데이터를 상기 제2 영역에 복사하도록 하며, 상기 제1 읽기 동작 이후 상기 핫데이터에 대한 제2 읽기 동작이 요청되면 상기 제2 영역 내 복사된 핫데이터를 액세스하는,
    메모리 시스템.
  2. 제1항에 있어서,
    상기 복사된 핫데이터에 오류가 없으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 복사된 핫데이터를 상기 호스트에 전송하는,
    메모리 시스템.
  3. 제2항에 있어서,
    상기 복사된 핫데이터에 상기 오류가 있으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 복사된 핫데이터에 ECC 동작을 수행하여 교정한 후, 교정된 핫데이터를 상기 호스트에 전송하는,
    메모리 시스템.
  4. 제3항에 있어서,
    상기 복사된 핫데이터에 대한 ECC 동작으로 오류가 교정되지 않으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 제1 영역 내 상기 핫데이터를 액세스하는,
    메모리 시스템.
  5. 제4항에 있어서,
    상기 핫데이터에 상기 오류가 없으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 핫데이터를 상기 호스트에 전송하는,
    메모리 시스템.
  6. 제5항에 있어서,
    상기 핫데이터에 상기 오류가 있으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 핫데이터에 ECC 동작을 수행하여 교정한 후, 교정된 핫데이터를 상기 호스트에 전송하는,
    메모리 시스템.
  7. 제1항에 있어서,
    상기 비휘발성 메모리 장치는 상기 제1 영역 및 상기 제2 영역에서 출력된 데이터를 상기 컨트롤러에 전달하기 전 임시 저장하는 버퍼를 포함하고,
    상기 컨트롤러는 상기 제1 읽기 동작 시 상기 버퍼에 임시 저장된 상기 핫데이터를 상기 제2 영역에 복사하는,
    메모리 시스템.
  8. 제1항에 있어서,
    상기 컨트롤러는 논리 주소를 물리 주소로 변환하기 위한 맵 정보를 생성, 삭제, 혹은 수정하고, 상기 맵 정보에 데이터 액세스 빈도에 대응하여 결정된 상기 핫(hot)의 속성을 연관시키는,
    메모리 시스템.
  9. 제1항에 있어서,
    상기 제1 영역은 1비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함하고,
    상기 제2 영역은 복수 비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함하는,
    메모리 시스템.
  10. 제1항에 있어서,
    상기 데이터 입출력 동작 속도는 상기 제1 영역 및 상기 제2 영역에 포함된 비휘발성 메모리 셀에 데이터를 프로그램하거나, 프로그램된 데이터를 읽는 동작에 대한 속도인,
    메모리 시스템.
  11. 제1 영역 및 상기 제1 영역보다 데이터 입출력 동작 속도가 빠른 제2 영역을 포함하는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 제1 영역에 저장된 데이터 중 핫(hot)의 속성을 가지는 핫데이터에 대해 제1 읽기 동작을 수행하는 단계;
    상기 제1 읽기 동작 시 상기 핫데이터를 상기 제2 영역에 복사하는 단계; 및
    상기 제1 읽기 동작 이후 상기 핫데이터에 대한 제2 읽기 동작이 요청되면 상기 제2 영역에 복사된 데이터를 액세스하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 복사된 핫데이터에 오류가 없으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 복사된 핫데이터를 상기 호스트에 전송하는
    메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 복사된 핫데이터에 상기 오류가 있으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 복사된 핫데이터에 ECC 동작을 수행하여 교정한 후, 교정된 핫데이터를 상기 호스트에 전송하는,
    메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 복사된 핫데이터에 대한 ECC 동작으로 오류가 교정되지 않으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 제1 영역 내 상기 핫데이터를 액세스하는,
    메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 핫데이터에 상기 오류가 없으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 핫데이터를 상기 호스트에 전송하는,
    메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 핫데이터에 상기 오류가 있으면, 상기 컨트롤러는 상기 제2 읽기 동작에 대응하여 상기 핫데이터에 ECC 동작을 수행하여 교정한 후, 교정된 핫데이터를 상기 호스트에 전송하는,
    메모리 시스템의 동작 방법.
  17. 제11항에 있어서,
    상기 비휘발성 메모리 장치는 상기 제1 영역 및 상기 제2 영역에서 출력된 데이터를 상기 컨트롤러에 전달하기 전 임시 저장하는 버퍼를 포함하고,
    상기 컨트롤러는 상기 제1 읽기 동작 시 상기 버퍼에 임시 저장된 상기 핫데이터를 상기 제2 영역에 복사하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  18. 제11항에 있어서,
    상기 컨트롤러는 논리 주소를 물리 주소로 변환하기 위한 맵 정보를 생성, 삭제, 혹은 수정하고, 상기 맵 정보에 데이터 액세스 빈도에 대응하여 결정된 상기 핫(hot)의 속성을 연관시키는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  19. 제11항에 있어서,
    상기 제1 영역은 1비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함하고,
    상기 제2 영역은 복수 비트 데이터를 저장할 수 있는 비휘발성 메모리 셀로 구성된 메모리 블록을 포함하는,
    메모리 시스템의 동작 방법.
  20. 제11항에 있어서,
    상기 데이터 입출력 동작 속도는 상기 제1 영역 및 상기 제2 영역에 포함된 비휘발성 메모리 셀에 데이터를 프로그램하거나, 프로그램된 데이터를 읽는 동작에 대한 속도인,
    메모리 시스템의 동작 방법.
  21. 호스트로부터 논리 주소와 함께 리드 요청이 수신되면, 상기 논리 주소에 대응되는 데이터가 저장된 영역의 액세스 모드를 판단하는 단계;
    상기 데이터가 제1 액세스 모드를 갖는 제1 영역 및 제2 액세스 모드를 갖는 제2 영역에 저장되면, 상기 제1 영역에 저장된 데이터의 ECC 동작 가능 여부를 판단하는 단계; 및
    상기 제1 영역에 저장된 데이터의 ECC 동작이 가능 하면, 상기 제1 영역에 저장된 데이터에 ECC 동작을 수행하여 상기 호스트로 전송하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  22. 제21항에 있어서,
    상기 제1 영역에 저장된 데이터의 ECC 동작이 불가능 하면, 상기 제2 영역에 저장된 데이터에 ECC 동작을 수행하여 상기 호스트로 전송하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  23. 제21항에 있어서,
    상기 리드 요청이 수신되기 이전, 핫 데이터의 저장 영역을 판단하는 단계; 및
    상기 핫 데이터가 상기 제2 영역에만 저장되면, 상기 제2 영역에 저장된 핫 데이터를 제1 카피 동작을 통해, 상기 제1 영역에 카피하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  24. 제23항에 있어서,
    상기 핫 데이터가 상기 제1 영역에만 저장되면, 상기 제1 영역에 저장된 핫 데이터를 제2 카피 동작을 통해, 상기 제2 영역에 카피하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  25. 제23항에 있어서,
    상기 제1 카피 동작은
    상기 제2 영역에 저장된 핫 데이터를 리드-아웃하여, 페이지 버퍼에 저장하는 단계; 및
    상기 페이지 버퍼에 저장된 핫 데이터를 상기 제1 영역에 프로그램하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  26. 제24항에 있어서,
    상기 제2 카피 동작은
    상기 제1 영역에 저장된 핫 데이터를 리드-아웃하여, 페이지 버퍼에 저장하는 단계;
    상기 페이지 버퍼에 저장된 핫 데이터에 ECC 동작을 수행하는 단계; 및
    상기 ECC 동작이 수행된 핫 데이터를 상기 제2 영역에 프로그램하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  27. 제23항에 있어서,
    상기 제1 영역에 수행되는 백그라운드 동작은 상기 제1 영역에 저장된 유효 데이터를 상기 제1 액세스 모드를 갖는 다른 메모리 블록으로 카피하는 제1 카피 동작
    을 포함하는 메모리 시스템의 동작 방법.
  28. 제24항에 있어서,
    상기 제2 영역에 수행되는 백그라운드 동작은 상기 제2 영역에 저장된 유효 데이터를 상기 제2 액세스 모드를 갖는 다른 메모리 블록으로 카피하는 제2 카피 동작
    을 포함하는 메모리 시스템의 동작 방법.
  29. 제21항에 있어서,
    상기 제1 영역에 저장된 데이터의 리드 동작 및 프로그램 동작의 속도는 상기 제2 영역에 저장된 데이터의 리드 동작 및 프로그램 동작의 속도보다 빠른
    메모리 시스템의 동작 방법.
  30. 제21항에 있어서,
    상기 제1 영역에 포함된 메모리 셀에 저장 가능한 데이터의 상태값의 수는 상기 제2 영역에 포함된 메모리 셀보다 저장 가능한 데이터의 상태값의 수보다 적은
    메모리 시스템의 동작 방법.
  31. 제21항에 있어서,
    상기 제1 액세스 모드가 단일 레벨　셀(single-level cell, SLC) 모드인 경우, 상기 제2 액세스 모드는 멀티 레벨 셀(multi-level cell, MLC) 모드, 트리플 레벨 셀(triple-level cell, TLC) 모드 및 쿼드 레벨 셀(quadruple-level cell, QLC) 모드 중에서, 어느 하나의 모드를 포함하고,
    상기 제1 액세스 모드가 MLC 모드인 경우, 상기 제2 액세스 모드는 TLC 모드 및 QLC 모드 중에서 어느 하나의 모드를 포함하고, 또는
    상기 제1 액세스 모드가 TLC 모드인 경우, 상기 제2 액세스 모드(SLOW)는 QLC 모드
    를 포함하는 메모리 시스템의 동작 방법.
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