TW425557B

TW425557B - Flash memory vds compensation thechniques to reduce programming variability

Info

Publication number: TW425557B
Application number: TW087102262A
Authority: TW
Inventors: Stephen N Keeney
Original assignee: Intel Corp
Priority date: 1997-03-31
Filing date: 1998-02-18
Publication date: 2001-03-11
Also published as: AU6252398A; KR100313746B1; CN100392759C; DE19882265B4; JP2001517350A; US5798966A; KR20010005825A; DE19882265T1; CN1251683A; WO1998044510A1; JP4173555B2; ZA981131B

Description

經濟部中央標準局員工消費合作社印策 425557 A7 --- -B7_ ----- .. 一 ----— __ 五、發明説明（！）兔1範圍本發明係關於記憶體元件之规劃。特別是，本發明係關於規劃記憶體裝置中之快閃記憶體元件時，補償汲源極電壓之方法及電路。璧背景非揮發性記憶體裝置，例如電可程式唯讀記憶體 (“EPROMs”），電可拭去可程式唯讀記憶體 (“ E E P R 〇 M s ”）及快閃E E P R Ο M s等包括一非揮發性記憶體元件陣列以及存取該陣列之支援電路。非揮發性記憶體元件通常作用如場效應晶體管（field effect transistor) 並包括一選擇或控制柵門來控制記憶體元件資料之讀寫以及一浮動栅門用來收集代表存於記憶體元件資料之電荷。非揮發性半導體記憶體具吸引力的一個特性爲儲存類比資料Unalog data)之能力。如此使得單一記憶體元件内能儲存多個位元資料。當電荷加至記憶體元件之浮動栅門時’記憶體元件之臨界電壓（threshold vo丨tage)Vt增加 ’且記憶體元件之汲電流ID (“元件電流，’）減少。記憶體元件之臨界電壓V t與記憶體元件之汲電流ID相關，使得ID 與下式成比例：

Gm X ( VG - Vt)對於 VD > VG - Vt (方程式一）其中Gm爲記憶體元件之跨導（transconductance); VG爲記憶體元件之柵門電壓（gate v〇itage) ; vd爲記憶 .體元件之汲電壓（drain voltage);而Vt爲記憶體元件之一 4 - 本紙張尺度適用中國國家標準（CNS ) A4規格（2 [ 0 X 297公釐） IJ ..-----.. - - ---n - - I------ (請先聞讀背面之注意事項再填寫本頁)

4255 5 五、發明説明（臨界電壓〇對於儲存多位元資料之記憶體元件， 1 母一個可能的彳上一型式代表一種狀態（state)。實際上，兮_ u 70 „ ^ T際上该兀件.儲存基本3資料，其中S爲該元件所能儲存狀態之數目。位元 : 對一或多個元件狀態資料解碼而得。例如，儲存二個:元資料的記億體元件有四種位元型式.〇〇、‘，〇1，ί〇，和 11。這些位元型式各以-個狀態來代表。特定位元型式所代表之特定狀態係依所使用的编碼而定（例如，

Coding或二進制碼-binary)。所用的編碼通常不會到規劃之方法。心曰狀態可用不同的方式來定義。它們能以臨界電壓Vt範圍、没電流ID犯圍或電荷範圍來定義之。圖1例示一快閃記憶體陣列1〇0之傳統區段，包括快閃記憶體元件1 12、1 14、1 16及1 18，成形於字元線（w〇rd lines)138 和 140 與位元線（bit lines)i46 和 148 交會處。每一快閃記憶體元件包括一選擇柵門及一浮動栅門。例如，快閃記憶體元件1 1 2包括控制柵門1 4 4及浮動柵門i 4 2。快閃記憶體元件1 1 2和U 4耦接其控制柵門至字元線丨3 8，而快閃記憶體元件i 1 6和1 1 8耦接其控制柵門至字元線1 4 〇。快閃記憶體元件1 1 2和1 1 6輕接一端子（t e r m i n a 1)或電極（electrode)到位元線146以及耦接另一端子或電極到— 與源電壓（s 〇 u r c e v ο 11 a g e) V P S輕接之共源線1 5 0。類似地，快閃記憶體元件1 1 4和1 1 8耦接一端子或電極到位元線1 4 8以及耦接另一端子或電極到一共源線丨5 0。 5 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） l-Ίί f— Λ---.,---^衣-- (請先閲讀背面之注意事項再填寫本頁) 、π 經濟部中央標嗥局負工消費合作社印裝 b D / A7 B7 經濟部中央標準局員工消費合作社印製五、發明説明（3 ) 因爲每一字元線都耦接到—提供字元線138及140讀取 '拭去或规劃資料入快閃記憶體元件H2、U4、U6及 118所需電壓之X解碼電路，字元線…及㈣亦被稱爲又 ’在或列線。同樣地，因爲每一位元線都轉接到一提供位元線146及148讀取、拭去或規劃資料入快閃記憶體元件112 、114、116及118所需電壓¥1^之丫解碼電路，字元線 13 8及140亦被稱爲γ線或欄線。位儿線 '字元線及共源線一起提供了一種對陣列1〇〇内之C憶體元件加以規劃、拭去或讀取所需電壓之裝置。利用施以字元線13 8及140大约零伏電壓，允許位元線146及 148浮動（float)，並在共源線15〇上設定大約12伏的vps 電壓’可以使用Fowler-Nordheim隧道（tunneling)來拭去圮憶體元件1 1 2、1 1 4、Π 6及1 1 8。於此種配置下，能一次拭去整個5己憶體元件陣列。另一種作法，可以使用負柵極拭去（n e g a t i v e g a t e e r a s u r e).來一次拭去整個記憶體元件陣列’亦即設定VPS約爲5-6伏特並施加約_8到_1() 伏特到字元線1 4 6及1 4 8。經由施加大約1至7伏電壓於字元線1 3 8及1 4 0上，在位元線1 4 6及1 4 8之上施加大約1伏電壓至VPP ’並允許共用源150接地，記憶體元件U2、 Π4、116及118可以被讀取。利用在位元線146及148之上施加比VPS高大約4-7伏之 V P P，並在字元線1 3 8或1 4 0上各別施加一足以改變儲存電荷及被規劃記憶體元件臨界電壓之電壓，記憶體元件 112、114、116及118可以經由帶電電予射出（h〇t -6 - 本紙張尺度適用中国國家標準（CNS ) A4規格（210X29?公嫠} —fr--^--襄------訂------y {請先閱讀背面之注意事項再填转本瓦) 經濟部中央揉準局負工消费合作社印製 4255 5 7 A7 B7 五、發明説明（4 ) electron injection)來规劃。典型上一列元件上一或多個快閃記憶體元件被規劃之時，也就是其它記憶體元件列不被選擇（deselected)之時。通常，快閃記憶體之規劃時間（programming time)與規劃時加於記憶體元件之汲極和源極電壓差成反向變動。圖2例示當源規劃電壓（source programming voltage)VS約爲零伏時，快閃記憶體元件規劃時之臨界電壓V t與规劃時間及汲规劃電壓（d r a i n p r o g r a m m i n g vo It age) VD間之關係。在圖2中，曲線2 2 3例示一快閃記憶體元件臨界電壓與規劃時間之關係，其汲規劃電壓VD約爲6伏而源規劃電壓 V S約爲零伏。曲線2 2 4例示當汲規劃電壓約爲5伏而源規劃電壓V S約爲零伏時，一快閃記憶體元件臨界電壓與規劃時間之關係。如圖2所示，若汲規劃電壓與源规劃電壓之差相對較高時，快閃記憶體元件到達同一臨界電壓之規劃時間相對較短。圖1顯示位元線1 4 6、1 4 8和源極線1 5 0各別承襲其位元線材料之電子及物理特性之系統性電阻（例如，不同種類之金屬或矽塗料（doped silicon)或多晶矽（p〇iySincon)) β 例如’位元線146有電阻120及122，位元線148有電阻 124 及 126’ 而共源線 15〇有電阻 128、13〇、132、ι34 及1 3 6。位元線及源極線之電阻値爲位於記憶體陣列1 〇〇内快閃記憶體之位置函數且因而具系統性（systematic)。 —實際線條之電阻決定於其幾何形狀且通常可以用方程式 ___ - 7 - 本紙張尺度適用中國國家操準（CNS >八4胁（別心们公釐) -- {請先閲讀背面之注意事項再填寫本頁) 訂 ' 425557 A7 ,______B7 五、發明説^ΤΓϊ ~ —-— 表示： R = Ρ X (L/A) (方程式2) 〜其中R爲該線之電阻；P爲構成該線材料之電阻系數 (:eSiStiVity) ; L爲該線長度；而A爲該線剖面面積。如万程式2所示，當線長度增加時通.常其電阻亦增加。所以，快閃記憶體端子距離電源（例如，vps或vpp)越遠，則電阻越大’且與電源供應之電壓差距也越大。例如，若在規劃快閃記憶體元件116時設vps爲零伏特，則該零伏特於橫越各電阻136、134及13〇時會增大。實際可flb 4生於圮憶體元件Π ό來源之源規劃電壓v ς將大於零伏特。類似地一規劃電壓Vpp可能在位元線146頂端爲ό伏特，但在橫越各電阻120及〗22時經歷降伏（V0ltage d r 〇 p s)使得汲規劃電壓v D小於6伏特、因此，相對於 VPP-VPS 之規劃電壓差（programming differentiai 經濟部中央標準局貝工消費合作社印裝 voltage) ’實際規劃電壓差VD-vs可能小得多，使得要將記憶體元件116規劃至預定狀態所需之時間增加。因此 ’距離規劃電壓源V P P及v S S遠之快取記憶體元件，通常比距離规劃電壓源V P P及v s S近之快取記憶體元件需要較長時段來规劃。位元線電阻及源極線電阻亦可能在一給定規劃時間時導致本要规劃到同一狀態之記憶體元件被規劃到不同之狀態。例如，位於電源V P P及V P S附近之記憶體元件Η 8可能查看到VPP及VPS附近之VD及VS電壓且在一給定規劃時本紙張尺度適用中®國家標準（CNS ) Α4規格（210X297公釐）經濟部中失標準扃貞工消費合作社印«. ^25557 A7 B7 ------------------五、發明说明（6 ) 間内規劃至—特定狀態。相對地，位於電源vpp及州較遠之記憶體元件1 1 6可能查看到距離vpp及vp s較遠之 VP及VS電壓且在同樣規劃時間内規劃至同狀態。所以，由於快閃記憶體元件在快閃記憶體陣列丨00内之位置不同而存在某些不同程度之規劃變異。該系統性源極線電阻也引起源規劃電壓vs依同一給定時間規劃的快閃記憶體數目而變動。當—給定快閃記憶體區塊内所有快閃記憶體之來源端子連到共源線i 5 0時，流經共源線I ：> 0之電流會依據同一規劃時間内快閃記憶體元件數目而變動。當電流在共源線丨5 〇之内變動時，耦接至各快閑έ己憶體元件之電源亦隨之變動。通常，當同一時間内規劃之元件數-目更多時V S增加。所以，耦接至各快閃 3己t思體元件之源規劃電壓V S亦視提供給快閃記憶體裝置之資料型式而定。. 有些技術已開發出來對付位元線或源極線電阻的負面影響。一種技術在快閃記憶體陣列内利用低阻抗金屬線做爲源極線（source straps)以減少源極線之電阻。依據所選擇記憶體元件與源極線之相對位置，此種技術施加到快閃記憶體元件之源電壓仍會有所不同。另一種揭示於美國專利號碼5，4 0 2,3 7 0之技術依據不同裝置調整施加於位元線頂端之汲規劃電源，以依據不同裝置在記憶體元件通道長度（c h a η n e丨1 e n g t h)的變動來補償规劃快閃記憶體元件能力之改變。此技術並未改變规劃電源來補償位元線電阻或源極線電阻。本紙張尺度適用中國圉家標準（CNS > A4規格（210X297公釐） {請先閲讀背面之注意事項再填寫本頁} ar衣. 訂丨>· 經濟部中央標準局員工消費合作社印製 425557 at ___^ B7 五'發明説明（7 ) 還有其它技術利用提供快閃記憶體元件區段上半段一個没規劃電壓，以及另一汲規劃電壓予以快閃記憶體元件區段下半段，來補償位元線電阻。此種技術並采補償源極線電阻或資料型式之從屬性（dependency)。發明概述描述一種設定规劃電壓之非揮發性記憶體裝置及方法。一種非揮發性（n 〇 n v 〇 1 a t i 1 e)記憶體裝置。在一個具體實施例中，該非揮發性記憶體裝置包括一位元線，一源極線 ’以及含有一没極（drain)棘接至位元線、—源極 (s 0 u r c e) Μ接至源極線、一控制柵門（c ο n t r ο 1 g a t e )、及一浮動柵H (floating gate)之非揮發性記憶體元件。該非揮發性記憶體裝置亦包括一搞接至源極線之源極電昼產生電路（source voltage generation circuit)並於規劃該非揮發性記憶體元件時產生一源極線電壓。該源極電壓產生電路依據非揮發性記憶體元件在記憶體陣列中之位置來變動源極電壓。該非揮發性記憶體裝置亦可能包括一輕接土位元線义ί及極電壓產生電路（drain voltage generation circuit)並於規劃該非揮發性記憶體元件時產生一位元線電壓。該汲極電壓產生電路依據非揮發性記憶體元件在記憶體陣列中之位置來變動汲極電壓。本發明其它特性及好處將可從附圖及以下細述中明顯看出。 ,圖示簡單説明

本纸張尺度適用中國國家椟準（CNS ) A4規格（210X297公釐I 1^-------' 襄------訂------\ (诗先閱讀背面之注意事項再填寫本頁) A7 B7 425557 五、發明説明（8 t請先閲讀背面之注意事項存填寫本育〕經由例子例示本發明之特性及好處且並不限於附圖之圖形，其中相似之參照代表相似元件並且其中：圖1係包括位元線電阻及源極線電阻之先矿技藝快閃記憶體陣列：圖2係一電壓'時間圖（v〇hage-time diagram)，例矛快閃記憶體元件臨界電壓與規劃時間之相對關係且固定__ 源規劃電壓而變動没規劃電壓；圖3係包括没極電壓產生電路與源極電壓產生電路之快閃記憶體裝置之塊狀圖；圖4係一快閃記憶體分段進入記憶體區段的一個具體實施例之塊狀圖；圖5係圖3快閃.記憶體裝置的一個具體實施例之塊狀圖，包括一位址解碼器，一資料型式監視器，一汲極電壓產生電路’ 一源極電壓產生電路，一快閃記憶體元件，一位元線電阻’與一源極線電阻；圖6係圖3?及極電壓產生器（drain voltage generator) 的一個具體實施例之塊狀圖；經濟部中央標隼局貝工消費合作社 .印衮圖7係圖3源極電壓產生器（source voltage generator)的一個具體實施例之塊狀圖；圖8係圖3快閃記憶體裝置耦接至一測試系統之塊狀圖；且圖9係圖3—個具體實施例，顯示設定特性和調整汲極電壓產生器和/或源極電壓產.生器之流程圖。詳細説明

II 本紙張尺度適用中國國家標準（CNS}隱^ (21QX297公瘦經濟部中央標準局員工消费合作社印製 Λ .Λ·... 4 ^ b 5 5 7 * Α7 ____Β7____ 五、發明説明（9 ) 描述一種用以設定快閃記憶體元件源汲極规劃電壓之方法及裝置。以下所描述之具體實施例係爲了調整位元線或源極線電壓來補償存於快閃記憶體陣列中之系-統位元線電阻或源極線電阻，使得整個記憶體陣列中各快閃記憶體元件能維持大致上一致的源汲極規劃電壓差。補償位元線電阻及源極線電阻之目的爲幫助增快規劃快閃記憶體元件< 時間，幫助減少規劃不同位置之記憶體元件時變動成不同値’以及幫助減少同時规劃一個以上快閃記憶體元件時之變動。如同以下更詳細之描述，一個本發明之具體實施例包括 —非揮發性冗憶體裝置含有一非揮發性記憶體陣列、—控制電路、一源極電壓產生器、及一汲極電壓產生器。此記憶體陣列包括如圖1所示之快閃記憶體元件，於汲極電壓產生器及源極電壓產生器間有位元線電阻及源極線電阻。該控制電路接收欲規劃陣列中快閃記憶體元件之位址。該控制電路對該位址解碼並將此快閃記憶體元件位址指示予源極卷壓產生電路及没極電壓產生器β基於該選定之快閃 5己憶體元件位址，源極電壓產生器產生一源極線電壓，來補償源極電壓產生器及選定之快閃記憶體元件源間之源極線電阻。同樣地，基於該選定之快閃記憶體元件位址，设極4壓產生器產生一位元線電壓’來補償没極電壓產生器及選定之快閃記憶體元件間之位元線電阻。所以，不論記憶體元件位於快閃記憶體陣列中之任何位置，可以施加一 .個基本上定値之源汲（drain-to-source) V.D S規劃電壓差本紙張尺度適用中國國家標準（CNS ) A4坑格（2I〇X297公釐） i--f.l·--,---ar衣------訂------.球 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 425557 a7 B7 五 '發明説明（10) 给予一選定之記憶體元件’而得到一基本上均等之規劃速率並減少規劃之變動。圖3顯示非揮發性記憶體裝置3 0 0，其可能實行本發明之具體實施例。以下所述之具體實施例亦可能施行於含有可儲存多種資訊狀態記憶體元件之D R A Μ (動態隨機存取記憶體）陣列之揮發性記憶體陣列中。記憶體裝置3 0 0包括指令介面3 0 2，控制電路3 〇 4，汲_極電壓產生器308，源極電壓產生器312，Υ解碼器316，X 解碼器3 18，Υ柵門控制和偵測放大器（gating and sense a m p 1 i f i e r s) 3 2 0，及記憶體陣列3 2 2。在一個具體實施例中，快閃記憶體裝置3 0 0所有的電路位於單一基底 (substrate)= ' 記憶體陣列3 2 2包括如圖1行列排列所示之非揮發性記憶體元件。該非揮發性記憶體元件於位址上儲存資料。該非揮發性記憶體元件之臨界電壓於规劃間能加以改變，因此能夠儲存類比電壓電平（voltage levels)。在一個具體實施例中，記憶體陣列3 2 2内各記憶體元件一次儲存一單— 資料位元。在另一個具體實施例中，記憶體陣列3 2 2内各記憶體元件一次儲存多個資料位元。記憶體陣列3 2 2内之記憶體元件，除了施加於選定記憶體元件源汲極端子之規劃電壓如這裡所述般產生外，通常可以如前述般被規劃、消去 '或讀取。吞己憶體陣列3 2 2可以有一個記憶體陣列，或是可以有記憶體元件區塊（b 1 〇 c k s 〇 f m e m 〇 r y)。各記憶體元件區塊本紙乐尺度適用中國國家標隼（CMS ) A4规格（210X297公釐） 14 ^—^1 二-1 Tin n 1^1 . n^— nn \ f —^n D : · i ^ {請先閲讀背面之注意事項再填寫本頁〕經濟部中央標準局貝工消费合作社印東 '-425557 at B7 五、發明説明（U ) 可以各自定址。例如，某一條位址訊號線可以指出所選定快閃記憶體元件所處之區塊，且位址訊號線之平衡 (balance)可示出所選定記憶體元件於選定記_憶體區塊内之位置。在記憶體裝置3 0 0的一個具體實施例中，控制電路3 〇4 控制記憶體陣列3 22内一個或多個選定記憶體元件之規劃。在一個具體實施例中，控制電路3 〇4包括—由微碼 (micro code)控制之處理器。在另—個具體實施例中，揸制電路3 04係一實現記憶體陣列322内，規劃不同的記憶體元件功能之狀態機器（state machine)或邏輯電路 (logiccircuits)。控制電路3 0 4經由控制X解碼器3 1 8、γ解碼器3 i 6、γ 柵門控制和偵測放大器、汲極電壓產生器3 〇 8、與源極電壓產生器3 1 2，來管理記憶體陣列3 2 2。控制電路 (Control circuit)304 可以包括一位址閃（address 1 a t c h)以鎖住經由匯流排3 3 6自外部電路到位址匯流排 3 2 6及供應到Y解碼器3 1 6與X解碼器3 1 8之位址。控制電路3 04亦可以包括經由匯流排334耦接到Y柵門控制和偵測放大器之資料緩衝器（data buffers)。Y柵門控制和偵測放大器3 2 0可以緩衝自記憶體陣列322讀取之資料或緩衝欲規劃入記憶體陣列322之資料。用於讀取、消去、及規劃之使用者指令經由指令介面 302與控制電路304通信（communicated)。一外部使用 .者經由含有可輸出（output enable)OE^、晶片選擇本紙張尺度適用中國國家標牟（CNS ) A4规格U10X297公釐） „--/U,--.--r^------訂------沐 (請先閲讀背面之注意事項再填寫本頁}

經濟部中央標率局負工消费合作社印装五、發明説明（12 ) (chip select)CEB、及可寫（write enable)WEB 等之控制訊號，發出指令到指令介面302。也可以使用其它之控制訊號。指令介面3〇2接收電源供應電壓乂(：（：，接地乂38 ，及規劃/栻去電壓VPP。VCC與VSS可以耦接到快閃記憶體裝置3 0 0内所有的電路。在一個具體實施例中，v c C 大約爲3 - 6伏特。v P P可以由内部產生或由快閃記憶體裝置3 0 0自外部供應。在規劃記憶體陣列3 2 2内選定之快閃記憶體元件時段内，VP P大約爲5到I 3伏特之間。快閃記憶體裝置3 0 〇可以輕接到能產生控制、定址、並且/或是資料訊號予快閃記憶體裝置3 〇〇之微處理器或任何種類《控制裝置或邏輯（可規劃者或其它）。快閃記憶體裝置3 0 0可用於任何種類電腦或資料處理系統。可以使用快閃S憶體裝置3 0 0之電腦系統可以是一個人電腦，一筆記型電腦，一膝上型電腦’一個人助理/通訊器，一微電腦’一工作站，一主機，一多處理器電腦，或任何種類之電腦系統。另外’可以使用快閃記憶體裝置3 〇〇之系統可以疋印表機系統，一行動電話（cellular phone)系統，一數位答綠系統，一數位相機，或任何種類之儲存系統。一個要在記憶體陣列322内規劃之記憶體元件係選定來對一匯流排3 2 6上供應給控制電路3 〇 4之位址作出反應。控制電路3 0 4經由匯流排3 3 6來讓所選定快閃記憶體元件位址與Y解碼器316和X解碼器318相通訊。要規劃入一個或多個選定記憶體元件之資料型式（daU pattern)可以提供到匯流《排3 2 4上，並利用控制電路3 〇 4鏗由匯流排3 3 4 -15 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 2们公瘦） --.1---^---¾------訂------〆 (請先閱讀背面之注再填窍本f ) 425557 A7 B7 經濟部中央標準局員工消費合作社印裝五、發明説明（13 ) ; 供應给Y柵門控制和偵測放大器3 2 〇。自記憶體陣列322讀取之資科經由匯流排342耦接到丫柵門私制和偵測放大器3 2 0並利用控制電路3 〇傳送給資料匯流排324。另一種方式，自記憶體陣列3 22讀取之資料可以利用在控制電路304控制下之電路，在不經過控制電路3 0 4情況之下輸出到資料匯流排3 2 4。γ柵門控制和偵測放大器320可以使用一參考元件陣列（未示出）或其它裝置來決定提供給它的資料之狀態^ 一個可以用來決定自記憶體陣列6 2瀆取的資料狀態之電路例子階揭示於出版的p c τ 應用 PCT/US95/06230 ’ 國際出版號碼 WO95/23074，出版於1 9 9 5年1 2月1 4曰，標題爲“多層元件快閃記憶體之偵測方案（SENSING SCHEMES FOR FLASH MEMORY WITH MULTILEVEL CELLS ) ’’。另一個可以用來決定自記憶fa陣列6 2请取的資料狀恐之電路例子階揭示於美國專利號碼5，5 3 9，6 9 0 ’標題爲“多層元件快閃記憶體之寫入驗證方案（WRITE VERIFY SCHEMES FOR FLASH MEMORY WITH MULTILEVEL CELLS )”。而另一個可以用來決定自 §己憶體陣列6 2 5賣取的貧料狀態之電路例子階揭示於美國專利號碼5，497,354 ’標題爲“快閃記憶體之位元映像定址方案(BIT MAP ADDRESSING SCHEMES FOR FLASH MEMORY)’，。快閃記憶體裝置3 0 0亦包括經由匯流排3 3 0耦接到控制電路304之没極電麼產生器308 »依據在記憶體陣列322中一或多個記憶體元件之位置，汲極電壓產生器3 0 8產生一 —--ϋ - Γ, - ! I —I .^民-- - - - —丁__- _ _ II I Υ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標孪（CNS ) Α4規格（2[〇Χ297公釐） A7 425557 五、發明説明（i4 ) ♦ 個或^個调整足位元線電壓，來補償與選定記憶體元件相關之位7L線電阻。没極電壓產生器3 〇 8也可以接收規劃電壓VPP。， ^貝似地’快閃1己憶體裝置3 0 0包括經由匯流排3 4 6耦接到控制電路304之源極電壓產生器3 12。依據在記憶體陣列3 2 2中一或多個記憶體元件之位置，源極電壓產生器 3 I 2產生一個調整之源輕線電壓，來補償與選定記憶體元件相關之源極線電阻。源極電壓產生器3丨2也可以接收規劃電壓V P P。在另—個具體實施例中，在快閃記憶體裝置300中只有汲極電壓產生器3〇8爲必需。在此具體實施例’汲極電壓產生308調整輕接到選定記憶體元件位元線之位元線電壓來補倌眾位元線之位元線電阻，及補償耦接到該選定記憶體凡件源極線之源極線電阻。汲極電壓產生器3 〇 8亦可以賙整位元線電壓來補償資料型式相依（data pattern d ep e n d en cy)，亦即，由於—次规劃超過一個選定記憶體兄件時’在選定記憶體元件來源端子處的來源電壓之改變〇又在另一個具體實施例中，在快閃記憶體裝置3 〇〇中只有源極電壓產生器3 1 2爲必需。在此具體實施例，源極電 I產生器3 1 2調整耦接到選定記憶體元件共源線之源極線電壓來補償該共源線之源極線電阻，及補償耦接到該選定記憶體元件位元線之位元線電阻。源極電壓產生器3丨2亦可以調整源極線電壓來補償資料型式相依（data pattern -17 - 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） f請先閏讀背面之注意事項再填寫本頁) ¥ 經濟部中央樣準局員工消費合作社印製 425557 A7 B7___ 五、發明説明（15 ) dependency)，亦即，由於一次规劃超過一個選定記憶體元件時’在選定記憶體元件來源端子處的來源電愿之改變 0 在運作時，控制電路3 0 4接收欲規劃之選定記憶體元件之位址並經由匯流排3 3 0將此位址傳給汲極電壓產生器 3 0 8且經由匯流排3 4 6將此位址傳給源極電壓產生器3丨2。在一個具體實施例中，醒流排3 3 0和3 4 6可以是同_匯流排。在另一個具體實施例中，匯流排3 3 0和3 4 6可以是匯流排33 6。在接收到選定記憶體元件之位址後，没極電壓產生器 3 0 8針對選定之記憶體元件來產生適當的位元線電壓。设極電壓產生器3 0.8可以是狀態機器、控制邏輯、或其它種類之智慧型電路，其可以正確地計算並產生一調整位元線電壓來補償與選定記憶體元件耦接之位元線相關之位元線電阻。汲椏電壓產生器3 0 8亦可以包括可以儲存代表位元線電壓之値之可定址記憶體，該位元線電壓相當於該選定記憶體元件之位置。一般説來，沒有補償時，當規劃一選定記憶體元件時汲極電壓產生器308名義上（nominal)產生之位元線電壓大約4-7伏特。若該選定記憶體元件靠近汲極電壓產生器 3〇8(亦即’靠近記憶體陣列322頂端），則在規劃時，汲極電壓產生器3 0 S可能只產生一増加少量（例如，i 〇 5 〇毫伏millivolts)位元線電壓至名義上產生之位元線電壓上6若該選定記憶體元件離没極電壓產生器.3 〇 &更遠（亦即本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公疫） (請先閲讀背面之注意事項再填寫本頁) ..I II — - - -I I I— 經濟部中央標準局員工消費合作社印製 > UJm ip·— l^i 經濟部中央標準局員工消費合作社印製 425557 五、發明説明（16 ) ，靠近記憶體陣列3 22底端），則在規劃時，汲極電壓產生器3 0 8可此只產生—增加較大量（例如，從2 〇〇毫伏到2伏）位元線電壓至名義上產生之位元線電壓上。·〜類似地’在接收到選定記憶體元件之位址後，源極電壓產生器3 1 2針對選定之記憶體元件來產生適當的源極線電壓。源極電壓產生器3丨2可以是狀態機器、控制邏輯、或其芯種類之智慧型電路，其可以正確地計算並產生一調整源極線電壓來補償與選定記憶體元件耦接之源極線相關之源極線電阻。源極電壓產生器3 I 2亦可以包括可以儲存代表源極線電壓之値之可定址記憶體，該源極線電壓依該選定記憶體元件之位置而定。一般説來’沒有補償時，當規劃一選定記憶體元件時源極電愿產生器3 12名義上（nominal)產生之位元線電壓大約零伏特。在一個具體實施例中，當選定記憶體元件較靠近源極電壓產生器312或源電壓線（source v〇itage s trap s)而不是離源極電壓產生器3丨2或源電壓線較遠時，源極電壓產生器3丨2可能產生—較大正源極線電壓（例如，從〗〇毫伏到2伏）。在另一個具體實施例中，沒有補償時，當規劃一選定記隐體元件時源極電壓產生器312名義上產生之位元線電壓爲負電壓。對於此具體實施例，源極電壓產生器3 1 2可以產生一較小約爲零伏特之負電壓，或是當選定記憶體元件離源極電壓產生器3 1 2或源電壓線更遠而不是離源極電壓產生器312或源電壓線較近時，產生一正電廢。在一個具 _- 19 - 本紙張尺度朝tilil家鮮（CNS ) A4規格（210ΧΪ97公f ) J.---K-----襄------訂------\ (讀先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 λ 2 55 5 7 Α7 _ Β7 五、發明説明（17 ) 體實施例中，選定之記憶體元件可以依其所適合來製造而可以是負偏壓（negatively biased)。如本技藝通常所暸解，可以計算出（使用上-述之公式2) 位元線電阻及源極線電阻’或在製造快閃記憶體裝置3 〇〇之前给予製做位元線及源極線之材料、位元線及源極線之幾何配置、及其它耦接至位元線及源極線電路元件之影響，而將其電阻模擬出來。另外，源極電壓產生器3 I 2可以接收一自匯流排3 2 4提供予控制電路3 0 4之資料型式（data pattern)。該資料型式可以經由區流排3 4 6或其它匯流排（未示出）供應給源核電壓產生器3 1 2。如先前所描述，該資料型式可以指出一次可以選定一個以上記憶體元件來規劃，導致所選定記憶體元件端子之源規劃電壓由於共源線之源電阻而再次偏移 (deviate)。源極電|產生器312可以再調整源極線電壓來補此偏移’使仔各選定記憶體元件端予接收到之源規劃電壓能維持在一可接受之範圍内，而能在一給定規劃時間内將適當的狀態規劃入各選定之記憶體元件内。至於位元線電阻及源極線電阻，一次規劃多個記憶體元件之影響，可以在製造記憶體裝置3 0 0之前加以計算出或模擬出。若記憶體陣列3 2 2含有分開之可定址快閃記憶體區塊，有可能在设極電壓產生器與記憶體區塊之間及源極極電壓產生器與記憶體區塊之間又存在著位元線電阻及源極線電阻。圖4例示記憶體陣列400，其係爲記憶體陣列322有4 個可定址快閃記憶體區塊402“4 0 5之一個具體實施例。如本紙乐尺度適用中國國家標準（CNS ) A4規格（2i〇X297公釐） - 1»II flH:1·>^^^1 nn ^^^1 . ^^^1 1^1 nn ^1— ί 1 —ii - - - I In (靖先聞讀背面之注意事項再填寫本頁) 55 5 7 ' A7 __ B7 經濟部中央標準局貝工消費合作社印裝五、發明説明（1S ) 圓4所示，有一些位元線電阻4〇7_414存在於—給定位元線406中，及一些位元線電阻4 16_423存在於—給定位元線415中。汲極電壓產生器3〇8亦可以調整施-加於位元線 406上之位元線電壓，來補償存在於没極電签產生器與包含一選定記憶體元件之選定記憶體區塊間之位元線電阻。類似地，源極電壓產生器312亦可以調整施加於源極線42 4上之源極線電壓，來補償存在於源極電壓產生器 j 1 2與包含一選定記憶體元件之選定記憶體區塊間之源極線電阻。一旦没極電壓產生器3 0 8與源極電壓產生器3 12決定施予一選定記憶體元件位元線及源極線各別之位元線電壓及源極線電壓’則該選定記憶體元件可以使用不同己知之規劃方法來規劃。在一個具體實施例中，一次規劃一個記憶體元件。在另一個具體實施例中，一次規劃多於—個記憶體元件。一個可以用來規劃之規劃方法揭示於美國專利號碼5，440,505標題爲1‘在單一記憶體元件中用以儲存不連續電荷量之方法及電路（METHOD AND CIRCUITRY FOR STORING DISCRETE AMOUNTS OF CHARGE IN A SINGLE MEMORY ELEMENT)，，。利用調整位元線電壓來補償位元線由於位元線電阻而生之伏特降（voltage drops )，並調整源極線電壓來補償源極線由於源極線電阻而生之界伏（voltage increases)，橫越記憶體陣列3 2 2中各選定記憶體元件端予之實際汲源極 (drain-to-source)VDS電壓基本上可以控制爲常數或均勻 I— X > - ·· I. - - - - * (請先閲讀背面之注意事項再填寫本頁) 訂本紙乐尺度適用中國國家標準（CNS ) A4規格（210X297公釐）經 ▲ 部中標準 M} 員工消費合作社印 % 4 2 55 5 7 A7 _________ 87 五、發明説明（19 ) 分佈整個記憶體陣列。如此可以大大地減少或消除由於所選定記憶體元件在記憶體陣列之位置所引起之規劃速率損失。如此亦可以減少或消除由於所選定記憶體元件之位置或由於資料相依（data dependency)所引起之規劃變動。圖5顯示記憶體裝置5 0 0，其係具有與記憶體裝置3 〇〇合作來規劃選定快閃記憶體元件5 1 4之特性的一個具體實施例。選定之快閃記憶體元件5 1 4係圖3中快閃記憶體陣列 3 2 2中的—個記憶體元件。記憶體裝置5 0 0包括控制電路 5 04、汲極電壓產生器5〇8、及源極電壓產生器512，其運作方式各別相似於圖3之控制電路3 0 4、没極電壓產生哭 308、及源極電壓產生器312。控制電路5 0 4包括位址解碼器5 0 6及資料型式監視器5 〇 9 。位址解碼器5 0 6對選定之記憶體元件5 1 4解碼，並經由匯流排5 2 0提供解出之位址予以汲極電壓產生器5 〇 8與源極电壓產生器5 1 2。由位址解碼器5 〇 6輸出之解碼位址可以指出記憶體元件5 1 4所在之記憶體區塊，選定記憶體元件5 1 4之列位置（r 0 w 1 〇 c a t丨〇 n)，及/或選定記憶體元件 5 1 4之行位置（c olumn location)。爲了對從位址解碼器5 0 6收到之解碼位址做出反應，设極電壓產生器508在線5 22上產生HHVPW。HHVPW耗接到η -通道Μ 0 S F E T晶體管（t r a n s i s t 〇 r) 5 1 0之柵門。晶體管5 1 0依串接方式耦接到解碼η -通道Μ 0 S F ET晶體管5 I 3 及選足快閃s己憶體元件5 1 4。晶體管5 I q之没極耗接到規劃/拭去電壓V P P，且晶體管5 1 0之源極耦接到解碼晶體 22 本紙狀度通财闕緖率（CNS ) Μ規格（21GX297公釐 (請先閱讀背面之注意事項存填寫本頁)

11T 經濟部中央標準局員工消費合作社印裝 42555 7 A7 B7 五、發明説明（20 ) 管；> 1 3之没極。在一個具體實施例中，v p p约爲9伏特。 HHVPW爲一由汲極電壓產生器5〇8產生之規劃電壓，使得一位元線電壓VBL產生在位元線5 24之上e〜VB L大約比 HHVPW低一個臨界電壓。在一個具體實施例中，晶體管 5 1 0之臨界電壓約可爲2 · 4伏特。在其它具體實施例中，晶體管510之臨界電壓約可爲〇5_2伏特。

没極電壓產生器508將依所選定記憶體元件514之位置來改變Η Η V P W之値以補償位元線電阻5〗6。在另一個具體實施例中’ HH VP W亦用以補償源極線電阻5丨8 Q 解碼晶體管5 1 3爲一選擇性之晶體管，用來接收自圖3之 Y柵門控制和偵測放大器320傳來之柵門電壓VDC。解碼晶體管5 1 3之汲極耦接到晶體管5 1 〇之源極，而解碼晶體管5 1 3之源極_接到選定記憶體元件5 1 4之没極。當v D C 低時，V B L未耦接到選定記憶體元件5 1 4之汲極。當VD C 高時’解碼晶體管5 1 3耦接V B L到選定記憶體元件5 1 4之没極。在橫過位元線電阻5 1 6時V B L將下降，且將因此在選定記憶體元件5 I 4之汲極端產生一汲極規劃電壓vd。位元線電阻5 1 6之値爲記憶體陣列3 2 2中選定之記憶體元件位置之函數並且，如先前所述，可加以計算或模擬出。在另一個具體實施例中，解碼晶體管5丨3可以與晶體管5丄〇改變位置。又在另一個具體實施例中，解碼晶體管5丨3並非必要。源極電壓產生器5 I 2亦從控制電路5 0 4經由匯流排5 2 0接 .收選定記憶體元件5 1 4之解瑪位址。對於此解碼位址做出 _ - 23 - 本紙張尺度朝tUg家辟（CNS )鐵格（2似29祕^ ~ ' '— I.--.1------^--------訂------} <請先閱讀背面之注意事項再填寫本頁) 經濟部中央榡準局員工消费合作社印製 425557 A7 B7 五、發明説明（21 ) 反應，源極電壓產生器5 1 2在線5 2 6上產生一源極線電壓 VPS。源極線電壓526補償源極線電阻5 18使得源規劃電壓VS_接到選定記憶體元件514之來源瑞子（source ter min a i)。源極線電阻5 IS之値依照記憶體陣列322中選定之記憶體元件5 1 4位置之函數而變動。選定記憶體元件 514又包括一接收可能由X解碼器318提供之字元線電壓 VWL 之柵極端子（gate terminal)。控制電路504亦包括解譯資料匯流排3 24上資料型式之資料型式監視器5 0 9。由一給定之資料型式，資料型式監視器5 0 9可以決定同一時間要規劃之記憶體元件之數目。在一個具體實施例中，資料型式監視器5 0 9係一個計算匯流排3 2 4上資料型式内高位元或低位元之計數器。資料型式監視器5 0 9經由匯流排5 2 8傳送同時要規劃之記憶體元件數目给源極電壓產生器5 1 2 ◊如先前所述，給予記憶體區塊内各選定記憶體元件各來源端子耦接到一共源線時，一次規劃一個以上選定之記憶體元件，增加了各記憶體元件接收之源規劃電壓V S之變動性。所以，源極電壓產生器5 1 2除了可以監看各選定記憶體元件位置，並可以監看同時要规劃之記憶體元件數目，而產生一源極線電壓VPS。通常，當同時要規劃之記憶體元件數目增加時，源規劃電壓V S將增加。所以，當同時要规劃之記憶體元件數目增加時，源極電壓產生器5 1 2減小源極線電壓VP S以補償或抵掉VS之增加。本紙張尺度通用中國國家標準（CNS ) A4規格（210'〆297公釐） ΐ- -I t· - I - i -I —^ft ^^^1 '1 1 ^^^1 I— Ti ^^^1 ! --1 _ i (讀先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作钍印衮 4 255 5 7 at ______ B7 五、發明説明（22 ) 用HHVPW及位元線電壓VBL補償位元線電阻516，用源極線電壓VPS以補償源極線電阻5 18，該橫越選定記憶組元件5 1 4之没源電| ( d r a丨n _ t 〇._ s 〇 u r c e ) §可以維持住，使得需要規劃選定記憶體元件5 i 4之時間不會因位元線電阻5 1 6及源極線電阻5丨8而增加。此外，資料相依之影響亦可以取消。在一個具體實施例中，只有汲極電壓產生器5 〇 9爲必需且資料型式監視器5 〇 8傳送選定要規劃之記憶體元件數目給/及極電壓產生器508。HHVPW及位元線電壓VBL接著則可以依選定記憶體元件之位址及同時要規劃記憶體元件之數目來調整。在另一個具體實施例中，選定記憶體元件5丨4之位址可以不用位址解碼器5 0 6解碼而直接耦接到汲極電壓產生器 )08及源極電壓產生器5〗2。又對於另—個具體實施例，各個汲極電|產生器508及源極電壓產生器512可以包括 k址解碼器和/或一資料型式監視器。圖6顯示之汲極電壓產生器6〇〇爲圖5汲極電壓產生器 5 0 8的一個具體實施例。汲極電壓產生器6 〇〇包括一區塊偏移記憶體6 0 2及位置偏移記憶體6 〇 4，各別經由匯流排 5 2 0接收欲規劃之選定記憶體元件之位址。各區塊偏移記憶體6 0 2及位置偏移記億體6 0 4可以是非揮性記憶體如快問記憶體元件、EPROM元件' ROM元件 '或EEPROM 元件、或其它包含揮發性記憶體之記憶體種類。區塊偏移記憶體6 0 2解開選定記憶體元件之區塊位址並本紙張尺度適用中圉國家標準（CNS ) A4規格（210X297公釐） ί請先閱讀背面之注意事項再填寫本頁)

425557 經濟部中央標準局員工消费合作社印袈 A7 B7五、發明説明（幻） #存代表自名義上規劃電K例如，6伏特）之第一個偏移私壓値來補償存在記憶體區塊間之位元線電阻。區塊偏移纪憶體602經由匯流排61〇提供一代表第一霞偏移電壓之 ' 1 ¾壓產生器6 〇 8。在一個具體實施例中，區塊偏移記憶體6 02儲存代表第—個偏移電壓値於一可經由匯流排 520而被存取之位址上。在另一値具體實施例中，區塊偏和兄憶體602儲存—個對匯流排5 2〇收到之位址做出反應而計算第一個偏移電壓値之程式。位置偏移記憶體6 〇4解開選定記憶體區塊内之選定記憶體兀件之位址並儲存代表自名義上规劃電壓之第二個偏移逼壓値。位置偏移記憶體6 0 4經由匯流排6 1 2提供一代表第二個偏移電壓之値到電壓產生器6〇8。第二個偏移電壓補償存在於裸接到特定位元線之選定記憶體元件之位元線 %阻（例如，位元線電阻5 1 6 )。在一個具體實施例中，位置偏移記憶體6 0 4儲存代表第二個偏移電壓値於一可經由匯泥排5 2 0而被存取之位址上。在另一個具體實施例中，位置偏移記憶體604儲存一個對匯流排52〇收到之位址做出反應而計算第二個偏移電壓値之程式。電恩產生器ό 0 8接收由區塊偏移記憶體6 〇 2及位置偏移 5己憶體604傳來之値並產生HHVPW。圖7顯示之源極電壓產生器7〇〇爲圖$源極電壓產生器 5 1 2的一個具體實施例。源極電壓產生器7 〇〇包括一區塊偏移C憶體7 0 2、位置偏移記憶體7 〇 4及電壓產生器7 〇 8，其彼此相聯並分別運做如同圖6之區塊偏移祀憶體6〇2、位本紙乐尺度適用中國國冬標準（CNS ) Α4規格（210x297公瘦） (靖先閲讀背面之注意事項再填寫本頁；> 訂 V 1^1 Inf— 經濟部中央標準局貝工消费合作社印衷 425557 • A7 _____ B7____ 五、發明説明（24 ) 置偏移記憶體604及電壓產生器608。源極電壓產生器700 亦包括資料型式偏移記憶體7 0 6。資料型式偏移記憶體 7 〇 6可以是非揮性記憶體如快閃記憶體元件々EPr〇m元件、ROM元件、或EEPROM元件、或其它包含揮發性記憶體之記憶體種類。對於經由匯流排5 2 8接收自資料钽式監視器5 0 9之資料値做出反應，資料型式偏移記憶體在匯流排7 1 4上輸出一相當於偏移電壓之値，其相當於一次規劃所選定之記憶體元件之數目。在一個具體實施例中，資料型式偏移記憶體 7 0 6儲存代表偏移電壓之値於一可經由匯流排5 2 8而被存取之位址上。在另一個具體實施例中，資料型式偏移記憶體7 0 6儲存一個對匯流排5 2 8收到之位址做出反應而計算偏移電壓値之程式。電壓產生器7 0 8接收之値來自區塊偏移記憶體7 〇 2、位置偏移記憶體7 0 4及資料型式偏移記憶體7 0 6，並產生源極線電壓VP s來補償記憶體區塊間之源極線電阻、記憶體區塊内之源極線電限及同時被規劃之選定記憶體元件之數目。如同先前所述，位元線電阻及源極線電阻可以在製造記憶體裝置300之前先加以計算或模擬。在圖6和圖7之具體實施例中’數値因此可以儲於區塊偏移記憶體6 〇 2及7 〇 2 中、位置偏移記憶體6 04及7 04中' 及資料型式偏移記憶體706中以產生HHVPW或VPS。在另一個具體實施例中 ’没電壓產生器308及源電壓產生器312可以歸類並調整 -27 - 本紙張尺度通用中國國家標準（CMS ) A4規格（210X297公釐） - HJ , - - #in I -- I - « - - ....... ^(^1 一eJtn n^i - - - -1 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印掣 ^ 425557 at ______B7_ 五、發明説明（25 ) ，使彳寸Η Η V P W及V P S能適當地補償位元線電阻及源極線電阻。在一個具體實施例中，區塊偏移記憶體6 〇 2及7 〇 2 、位置偏移圮憶體6 0 4及7 0 4、及資料型式偏移記憶體7 〇 6 白爲可私式5己憶胥立（programmable memories)，基於在一給定規劃時間内規劃一選定記憶體元件所產生之狀態特性，其可以被更新來儲存新數値。圖8例示測試系統8 0 2輕接至快閃記憶禮裝置3 〇〇。在一個具體貫私例中’測試系統8 0 2係一電腦控制測試系統，經由位址匯流排3 2 6、資料區流排3 2 4、及控制匯流排§ 〇 4 ’送出適當之規劃、拭去及讀取指令给快閃記憶體裝置 3 0 0。控制匯流排8 0 4可以包括控制訊號〇 e B、W E B、 C E B及其它控制'訊號。測試系統8 〇 2亦可提供v p p給快閃記憶體裝置3 0 0。測式系統8 0 2可以控制程序來決定是否要將選定之記情體元件在預定規劃時間内規劃至預定狀態。若選定之記惊體元件未在預定規劃時間内規劃至預定狀態，則位元線電壓可以利用調整汲電壓產生器308產生之HHPVW來增加之，源極線電壓可以利用調整源電壓產生器3丨2產生之 VPS來減小之，或者可以同時調整HHVPW及VPS。對應於新的HHVPW或VPS，新的數値因此可以儲存於區塊偏移記憶體、位置偏移記憶體、或是汲電壓產生器或源電壓產生器之資料型式偏移記憶體。另一個做法，各別調整没電壓·產生益308或源電壓產生器3〖2使用來計算HHPVW 或VPS之軟體程式。本紙張尺度適用中國國家標车（CMS ) Μ現格（210X297公釐） ^ .· - - - P - ί - - V-'J nn -1· - ^^^^1 -- (請先閲讀背面之注意事項再填寫本頁} 425557 A7 B7 經濟部中央標準局員工消費合作社印製

五、發明説明（26 ) 圖9顯示可以利用測試系統8〇2來實行之一種方法。該程序啓始於步驟900 〇在步驟902，一記憶體元件被選來规劃且孩選足記憶體元件之位址提供予快閃記億體裝置3 〇〇。在步驟904，設定一規劃時間使得該選定記憶體元件應在此規劃時間内規劃至一預定狀態。在步驟9 〇 6，該選定圮憶體元件於此規劃時間内規劃。在步驟9 〇 8，經由讀出該選定記憶體元件被規劃之狀態來驗證此規劃。方自該選定記憶體元件讀出之狀態爲步騾9丨〇所要規劃 I狀態，則該程序結東於步驟9丨2。若自該選定記憶體元件讀出之狀態非爲所要之狀態，則選定之記憶體元件未在此預定規劃時間内規劃至所要之狀態。此種情況會發生於 HHP V W及/或vP S未適當地補償耦接至選定記憶體元件之位元線電阻及源極線電阻。在步驟914，測試系統802決定自選定記憶體元件讀取之狀fe是否少於所要狀態’代表選定記憶體元件規劃速度不夠快°若是’則測試系統8 〇 2可以分別利用調整儲於汲電壓產生器308或源電壓產生器312内之値或程式，來增加HHPVW及/或減少VPS。該程序接著回到步驟9〇6並繼續執行直到選定記憶體元件在預定規劃時間内被规劃到所要之狀態爲止。若測試系統8 0 2決定自選定記憶體元件讀取之狀態大於所要狀感，則選定記憶體元件規劃速度太快，且測試系統 802可以分別利用調整儲於汲電壓產生器3〇8或源電壓產生益312内之値或程式’來減少hhvpw及/或增加VPS -< % ·Ϊ11 mp 4 —K^i ^^1 (請先閲讀背面之注意事項再填寫本頁)

-1T Ϊ 焯請委員明示年用日所提之經濟部中失樣準局i消費合作杜印製唆五本有無變更贫贸内容足旮隹fiit「 425557 第87102262號專利申請案 A7 中文說明書修正頁（89年8月） B7 五、發明説明（27 ) 年於月3日修正/更正/補充。該程序接著回到步驟9 06並繼續執行直到選定記憶體元件在預定規劃時間内被規劃到所要之狀態為止。在另一個具體實施例中，一個外部測試系統8 0 2並非必需且控制電路3 0 4可以執行所有例示於圖9中之步驟來自行調整快閃記憶體裝置3 0 0之汲電壓產生器3 0 8和/或源電壓產生器3 12。在前面的細述中，本發明以詳細的具體實施範例做為參考。其將，然而，明顯地瞭解到可以在此做不同之修改及變動，而不偏離本發明所附之申請專利範圍中所定義之精神及範圍。此等細述及圖示因此應視為例示而非限定於其内。元件符號說明 (請先閲讀背面之注意事項再填寫本頁) 訂 100、110快閃記憶體陣列 112、 114、116、118記憶體元件 120、122、128、130、132、134、 136電阻 138、丨40字元線 302 指令介面 142 浮動柵門 304 控制電路 144 控制柵門 308 汲極電壓產生器 146、148位元線 312 源極電壓產生器 150 共源線 316 Y解碼器 223、224 曲線 318 X解碼器 300 記憶體裝置 320 Y柵門控制和偵測放大器 322 記憶體陣列 324 資料匯流排 -30- 本紙張尺度適用中國國家橾準（CNS ) A4規格（2丨OX297公釐） 4 2 5557 _ 第87102262號專利申請案中文說明書修正頁（89年8月）五、發明説明（27a) 年t月修正/更正/補充娌濟部中央橾準局負工消费合作杜印«. 326 匯流排 '342 匯流排 334、336匯流排 400 記憶體陣列 402'403 、404、405 可定址記憶體區塊 406 位元線 514 選定記憶體元件 407-414 位元線電阻 516 位元線電阻 415 源極線 518 源極線電阻 416-423 源極線電阻 520 匯流排 424 源極線 524 線 500 記憶體裝置 526 源極線電壓 504 控制電路 528 匯流排 50.6 位址解碼器 600、700汲極電饜產生器 508 汉極電壓產生器 602、702區塊偏移記憶體 509 資料型式監視器 604、704位置偏移記憶體 510 晶體管 608、708電壓產生器 512 源極電壓產生器 802 測試系統 513 解碼晶體管 804 控制匯流排 30. {請先閱讀背面之注意Ϋ項再填寫本頁) 訂一準一橾 -家一鬮一國 ί中用V 度 -尺-ί I本公 97 2

Claims

經濟部中央榡準局貞工消费合作社印裂 42555? 六、申請專利範圍 • ~種非揮發性記憶體裝置包括：一記憶體陣列包括一位元線，一源極線，以及一含有 —及極耦接至位元線、一源極耦接至源極線、—控制拇門 '及一浮動柵門非揮發性記憶體元件；以及耦接到源極線之源極電壓產生電路並於規劃該非揮發性記憶體元件時產生-源極線電壓，其中該源極電壓產生電路依據非揮發性記憶體元件在㈣料列中之位置而變動源極線電壓。 2- 如申請專利範圍第1項之非揮發性記憶體裝置，其中該 $極線於非揮發性記憶體元件之源極與源極電壓產生器電路之間有一源極線電阻，以及該源極電壓產生器電路變動源極線電壓以補償源極線電阻。 3- 如申請專利範圍第丨項之非揮發性記憶體裝置，尚包括耦接到位7L線之汲極電壓產生器電路且在規劃該非揮發性記憶體元件時產生一位元線電壓，其中該汲極電壓產生電路依據非揮發性記憶體元件在記憶體陣列中之位置而變動位元線電壓。 4.如申請專利範圍第3項之非揮發性記憶體裝置，其中該源極線於非揮發性記憶體元件之源極與源極電壓產生器電路之間有一源極線電阻，該位元線於位元線電壓與非揮發性記憶體元件汲極之間有—位元線電阻，該源極電壓產生器電路變動源極線電壓以補償源極線電阻，且汲極電壓產生器電路變動位元線電壓以補償位元線電阻。 5·如申請專利範園第3項之非揮發性記憶體裝置，尚包括本紙張财固國家鮮（CNS ) Α4^ ( 210X297公董"7 (請先閲讀背面之注意事項再填寫本頁；J

A8 B8 C8 D8 4 255 5 、申請專利範圍到源極錢產生器電路與❹電壓產生器電路之路，其中該控制電路控制該非揮發性記憶體元件之规劃。 6.如申叫專利圍第5項之非揮發性記憶體裝置，其中該㈣電路對該非揮發性記憶體元件之位址解碼以產生i 値與第二個値’其中該控制電路镇接第—個値到源極電壓產生器電路且該源極電壓產生器電路對應於第一個，產生源極線電壓，且該控制電路_接第二個値到没極％壓產生器電路且該汲極電壓產生器電路對應於第二個値產生位元線電壓。如申請專利範園第丨項之非揮發性記憶體裝置，其中該記憶體陣列包括許多位元線及許多各含有—汲極耦接至其中一條位元線、一源極轉接至源極線、一控制柵門、及—浮動柵門之非揮發性記憶體元件，其中該源極電壓產生器電路尚依據一次規劃的這些記憶體元件數目而變動源極線電壓。 8, 如申請專利範圍第1項之非揮發性記憶體裝置，其中該 έ己憶體陣列包括許多各包含一位元線之非揮發性記憶體區塊，其中該非揮發性記憶體元件係包含於一選定之該等非揮發性記憶體區塊内，且該源極電壓產生器電路依據一選定之非揮發性記憶體區塊及位於該選定非揮發性記憶體區塊内之非揮發性記憶體元件之位置而變動源極線電壓。 9. 如申請專利範圍第8項之非揮發性記憶體裝置，尚包括 32 - 本紙張尺度適用中國國家標率（CNS ) Α·4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁〕 --a 經濟部中央梯準局βί工消費合作杜印«. 經濟部中央梯隼局S工消费合作社印製六、申請專利範圍 —耦接到位元線之汲椏電壓產生器電路且在規劃該非揮最性5己憶體7L件時產生_位元線電壓，其中該没極電壓產生電路依據非揮發性記憶體元件在選m隐體區塊中之位置而變動位元線電壓。 ίο.—種非揮發性記憶體裝置包括： —兄憶體陣列包括-位元線’—源極線，以及一含有 ;及極耦接至位；^線、一源極耦接至源極線、一控制柵門、及一浮動柵門非揮發性記憶體元件；以及耦接到位7L線之汲極電壓產生電路並於規劃該非揮發性1己憶體7L件時產生—位元線電壓，纟中該设極電壓產生電路依據非揮發性記憶體元件在記憶體陣列中之位置而變動位元線電壓。 11. 如申請專利範圍第1〇項之非揮發性記憶體裝置，其中該源極線於非揮發性記憶體元件之源極與源極線產生器電壓之間有一源極線電阻，該位元線於位元線電壓源與非揮發性β己’丨.¾體元件没極之間有—位元線電阻，且該没極電壓產生器電路變動位元線電壓以補償源極線電阻及位元線電阻。 12. —種非揮發性記憶體裝置包括： —記憶體陣列包括許多位元線，_源極線，以及許多非揮發性ιε憶體元件各含有一汲極耦接至其中_條位元線、一源極耦接至源極線、一控制柵門、及一浮動柵門 :以及一耦接到源極線之源極電壓產生電路並於規劃其中一 -33 - 本纸蒗纽顧_ ϋ目家鄉（CNS)从祕（21()><297公着） <請先閉讀背面之注意事項再填寫本頁) 草 AS B8 C8 D8 425557 六、申請專利範園 —1· - i-ί —— I - . -1- rlff .^1^1 II I ^^^1 — (锌先閲讀背面之注意事項再填寫本頁) 個非揮發性記憶體元件時產生一源極線電壓，其中該源極黾壓產生器電路依據一次要規劃之非揮發性記憶體元件之數目而變動源極線電壓。 13.—種非揮發性記憶體裝置包括： —記憶體陣列包括許多位元線，一源極線，以及許多非揮發性記憶體元件各含有一汲極耦接至其中一條位元線、一源極耦接至源極線、一控制栅門、及—浮動栅門 ;以及一轉接到位元線之汲極電壓產生電路並於規劃其中一個非揮發性記憶體元件時產生一位元線電壓，其中該没極電壓產生器電路依據一次要規劃之非揮發性記憶體元件之數目而變動位元線電壓。 14 _ —種設定一選定的非揮發性記憶體元件之源極線電壓之方法，其中這些非揮發性記憶體元件各有一汲極耦接到含有位元線電阻之位元線及—源極輕接到含有源極線電阻之源極線，該方法包括以下步驟：對於選定之非揮發性記憶體元件位址解碼以產生一解碼位址；以及經濟部中央揉準局男工消费合作社印袈對應於該解碼位址，調整源極線之源極線電壓以補償位元線電阻及源極線電阻。 15.如申請專利範圍第丨4項之方法，尚包括步驟爲，決定— 些要與該選定非揮發性記憶體元件同時—起规劃之非揮發性C憶體元件，此調整步驟亦調整該選定非揮發性記憶體元件之源極線電壓以對要與該選定非揮發性記憶體 34 本紙張尺度適用中國团定娅逸 5 / r r 8 09 8 8 ABCD 425557 π、申請專利範圍疋件同時一起規劃之非揮發性記憶體元件做出反應。 16.—種設定一選定的非揮發性記憶體元件之位元線電壓之方法’其中這些非揮發性記憶體元件各有二汲極耦接到含有位元線電阻之位元線及一汲極耦接到含有位元線電阻之位元線與一源極耦接到含有源極線電阻之源極線，於方法包括以下步驟：對於選定之非揮發性記憶體元件位址解碼以產生一解碼位址；及對應於孩解碼位址’調整耦接到選定記憶體元件之位元線之位元線電壓以補償位元線電阻及源極線電阻。 Π · —種設定一選定的非揮發性記憶體元件之源極線電壓及位元線電壓之方法，其中這些非揮發性記憶體元件各有一汲極耦接到含有位元線電阻之位元線及一汲極耦接到含有位元線電阻之位元線與一源極耦接到含有源極線電阻之源極線，此方法包括以下步驟：對於選定之非揮發性記憶體元件位址解碼以產生一解碼位址：及對應於該解碼位址，調整源極線之源極線電壓以補償源極線電阻；對應於該解碼位址，調整耦接到選定記憶體元件之位元線之位元線電壓以補償位元線電阻。汍如申請專利範圍第17項之方法，尚包括步驟爲，決定一些要與該選定非揮發性記憶體元件同時—起規劃之非揮發性記憶雅元件，此調整源極線電壓之步嗓亦調整該選 -35 - ί"紙張从適财_家縣（CNS ) -____ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央梯準局wc工消費合作衽印装 - - Trfl - I.— —i I i— - I n 1 ... . I It、1Ti— I . f— In . 一 . I I -1- —i I I 425557 A8 B8 C8 D8 六、申請專利範圍 =發：記憶體元件之源極線電嬰以對要與該選定非憶體元件同時一起規劃之非揮發性記憶做出反應。 19.如申請專利範圍第2項之非揮發性記憶體裝置，其中該位兀線具有—位元線電阻’且該源極電壓產生器改變該源極線電壓以補償該位元線電阻。 20’如申州專利知圍第i 9項之非揮發性記憶體裝置，進—步包含一耦接至該位元線之位元線電壓源’其中該位元線電阻係在孩位元線電壓源及該非揮發性記憶體元件之汲極之間。 I ---'I II <. I In I - SI— - I (請先閱讀背面之注意事項再填寫本頁) -訂經濟部中央標準局員工消費合作社印製本紙張尺度適用中國國家樣率（CNS ) A4規格（210X297公釐）