JP2007043172A - 高速・高周波数デバイスのためのチップ間ｅｓｄ保護構造体 - Google Patents

高速・高周波数デバイスのためのチップ間ｅｓｄ保護構造体 Download PDF

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Abstract

【課題】 集積回路チップを、静電放電（ＥＳＤ）又は損傷を与える可能性がある他の電圧変動から保護する構造体、及びこうした構造体を製造する方法を提供すること。
【解決手段】 本発明は、１つ又はそれ以上の直接的なチップ間信号伝送経路を含む、高速、及び高周波数デバイスのための、チップ間の静電放電（ＥＳＤ）保護構造体に関する。具体的には、本発明は、（１）第１の回路を含む第１のチップと、（２）第２の回路を含む第２のチップと、（３）第１のチップと第２のチップとの間に配置された中間絶縁体層とを含む構造体に関し、第１の回路及び第２の回路が、中間絶縁体層を通して信号を伝送する信号伝送経路を形成する。静電放電（ＥＳＤ）保護経路が、中間絶縁体層を通して第１のチップと第２のチップとの間の構造体内に形成され、信号伝送経路をＥＳＤ損傷から保護する。
【選択図】 図４

Description

本発明は、一般に、高速・高周波数用途のためのマルチチップ構造体における集積回路チップの保護に関する。より具体的には、本発明は、集積回路チップを、静電放電（ＥＳＤ）又は損傷を与える可能性がある他の電圧変動から保護する構造体、及びこうした構造体を製造する方法に関する。
システム性能という目的を達成するためには、半導体チップ間の信号の伝送が重要である。有線通信においては、信号は、オフチップ・ドライバ（ＯＣＤ）又は回路によって、カード、ボード、又は基板に伝送される。一般的な半導体設計において、信号は、信号パッド、ワイヤ・ボンディング（又は、はんだボール）、及び金属の相互接続部を通して、カード、ボード、又は基板に伝送される。次に、信号は、金属の相互接続部、ワイヤ・ボンディング、及び信号パッドを通して、受信機網によって受信される。システム設計においては、伝送時間、容量負荷、及び抵抗が、システム性能に影響を与えることがある。技術性能が上がるにつれて、これらの相互接続部の容量負荷の影響が、性能に影響を与えるようになる。
敏感な回路を保護するために、全ての外部ピン（例えば、信号伝送ピン、受信機ピン、電力ピン）上に、静電放電（ＥＳＤ）網が配置される。ＥＳＤは、個々の電子部品を劣化又は破壊することで知られる現象である。特に、絶えず改善しているプロセス技術により回路形態のサイズが減少された場合には、静電気が、今日の集積回路の多くを破壊又は実質的に害する可能性がある。２つの表面が分離されるときはいつでも摩擦帯電が生じ、表面の１つ又はそれ以上が非導電体である場合には、静電荷が生じる。これは自然現象であり、静電荷により集積回路内に向けて放電が生じるか又は集積回路内に電荷が生じるようになる場合には、問題を引き起こすだけである。こうしたＥＳＤ事象が数千ボルトの点まで達することは、非常に確信をもって言えることである。放電は非常に急速に生じ、通常の損傷又は劣化は、デバイス又は半導体材料内の金属のガス化によって引き起こされる。
各々の静電放電事象に続く損傷は、一瞬にして壊滅的なものになることがある。しかしながら、多くの場合、集積回路は完全に故障せず、寧ろ、潜在的に欠陥をもったままで動作可能な状態になり、究極的には早期の故障をもたらす。こうした事象は、集積回路の動作特性を変えることもあり、これにより不十分で、多くの場合予測できない動作がもたらされる。半導体デバイス・チップの入力／出力接続部間の静電放電は、例えば、人為的取り扱い、自動回路試験、又は個々の集積回路チップのパッケージングの際に生じることがある。処理のリスクを減らすために、ＥＳＤ保護回路が、半導体チップの信号ピン上に配置される。
しかしながら、従来の有線信号伝送システムは、直接的なチップ間無線信号伝送を可能にするものでない。むしろ、チップ間信号は、表面配線又は縁配線を通して電気的に伝送しなければならず、このために、相対的に高い容量負荷を生じ、高価な半導体処理を必要とするものとなり、高速、高帯域、又は高周波数の用途には適さないものとなる。
さらに、従来の有線信号伝送システムに用いられるＥＳＤ構造体は、一般に、著しく大きいフットプリントを有するＥＳＤ保護回路又は部品を含む。さらに、オフチップ・ドライバ（ＯＣＤ）上のＥＳＤ保護回路及び受信機網は、付加的な容量負荷をもたらし、このことは、システム性能に悪影響を与える。したがって、従来の有線信号伝送システムにおけるＥＳＤ構造体は、スケーリングをさらに進めることに対して問題を課し、システムのさらなる改善を妨げる。
米国特許第６，４２９，０４５号明細書 米国特許第５，９３０，０９８号明細書
表面配線又は縁配線を用いない直接的なチップ間無線信号伝送を可能にし、高速、高帯域、及び／又は高周波数の用途に用いるのに適した改善された半導体構造体に対する継続的な必要性がある。
一態様において、本発明は、
第１の回路を含む第１のチップと、
第２の回路を含む第２のチップと、
第１のチップと第２のチップとの間に配置された中間絶縁体層と
を含み、
第１の回路及び前記第２の回路が中間絶縁体層を通して信号を伝送する信号伝送経路を形成しており、
第１のチップと第２のチップとの間に中間絶縁体層を通して静電放電（ＥＳＤ）保護経路が形成された構造体に関する。
第１の回路と第２の回路との間で伝送される信号は、例えば、デジタル信号、無線周波数（ＲＦ）信号、マイクロ波信号、振動信号等である。
ＥＳＤ保護経路は、信号伝送経路のものより低い電気インピーダンスによって特徴付けられることが好ましい。このように、ＥＳＤ保護経路は、電荷が、信号伝送経路内の中間絶縁体層を通してではなく、ＥＳＤ経路を通して第１のチップと第２のチップとの間で転送されることを可能にすることによって、信号伝送経路をＥＳＤによる損傷から保護する。
ＥＳＤ保護経路は、これらに限られるものではないが、抵抗結合、容量結合、誘導結合、及びこれらの組み合わせを含む、いずれかのタイプの電気結合を含むことができる。ＥＳＤ保護経路は、第１のチップと第２のチップとの間に抵抗結合を含むことが好ましい。
本発明の、必須ではないが好ましい実施形態において、ＥＳＤ保護経路は、第１のチップ内に配置された第１の導体と、第２のチップ内に配置された第２の導体と、第１の導体と第２の導体を電気的に接続するための、中間絶縁層内に配置された相互接続部とを含む。相互接続部は、金属、金属合金、導電性ポリマー、及びこれらの組み合わせのような、いずれかの適切な材料を含むことができる。こうした相互接続部の電気抵抗は、中間絶縁層のものより小さいことが好ましい。
ＥＳＤ保護経路は、信号伝送経路から絶縁させることができ、好ましくは該信号伝送経路に平行である。代替的に、第１の回路及び／又は第２の回路の負荷にほとんど影響がないか、又は影響がないいずれかのタイプの結合によって、ＥＳＤ保護経路を信号伝送経路に結合させることができる。例えば、抵抗結合、容量結合、誘導結合、又はこれらの組み合わせによって、ＥＳＤ保護経路を信号伝送経路に結合させることができる。
必ずしもというわけではないが、好ましくは、信号伝送経路の第１の回路及び第２の回路が、第１のチップと第２のチップとの間にチップ間容量結合を形成する（すなわち、第１の回路がキャパシタの第１の電極を形成し、第２の回路が該キャパシタの反対側に第２の電極を形成する）。こうしたチップ間の容量結合が、本発明の固有の特徴である。本発明は、ワイヤ・ボンディング、はんだボール、ビア、及びワイヤ相互接続部に対する必要性をなくし、第１のチップ上の送信機回路と第２のチップ上の受信機回路との間の負荷容量を減少させる能力を提供する。本発明はさらに、「正味」容量を下げ、より小さい回路を感知するのに必要とする電圧を低くすることによって、システム性能を改善する。
本発明の、必須ではないが好ましい実施形態（以下により詳細に示されることになる）において、第１のチップ内の第１の回路は、無線周波数（ＲＦ）送信機回路を含み、第２の回路は、ＲＦ受信機回路を含み、これらの回路は、中間絶縁体層を通してＲＦ信号を伝送するように配置、構成される。より好ましくは、中間絶縁体層の厚さによって定められるような比較的短い長さのＲＦ伝送経路を提供するように、ＲＦ送信機回路及び受信機回路が互いに位置整合される。こうしたＲＦ信号伝送経路は、それぞれ第１のチップ及び第２のチップ内に配置された、位置整合された導体を含むＥＳＤ保護経路によって保護されることが好ましい。
本発明のＥＳＤ保護経路だけを用い、電荷を第１のチップと第２のチップとの間で転送し、これらの間の電荷平衡を達成し、これによりチップ間にＥＳＤが生じるのを防ぐことができる。代替的に、ＥＳＤ保護経路は、ＥＳＤ耐性領域を含むことができ、又はＥＳＤ耐性領域に電気的に接続することができ、電荷を、第１のチップ及び／又は第２のチップからＥＳＤ耐性領域に転送することもできる。ＥＳＤ耐性領域は、例えば、接地端子又はＥＳＤ保護回路を含むことができる。
別の態様において、本発明は、
第１の基板を含む第１のチップと
第２の基板を含む第２のチップと、
第１のチップ及び第２のチップを通信結合させるための信号経路と、
信号経路に静電放電（ＥＳＤ）保護を提供するための、第１のチップ内に形成された第１の部分と第２のチップ内に形成された第２の部分とを有する別の経路と、
を含む構造体に関する。
更に別の態様において、本発明は、
第１の回路及び第１の導体が内部に配置された第１のチップを形成するステップと、
第２の回路及び第２の導体が内部に配置された第２のチップを形成するステップと、
第１のチップ及び第２のチップの少なくとも１つの上に中間絶縁体層を形成するステップと、
中間絶縁体層の部分を選択的に除去し、第１の導体及び第２の導体の少なくとも１つを露出させるステップと、
中間絶縁体層の除去された部分内に相互接続部を形成するステップと、
第１のチップを第２のチップに取り付けて第１の回路及び第２の回路が、中間絶縁体層を通して信号を伝送するための信号伝送経路を形成し、第１の導体、第２の導体、及び相互接続部が、中間絶縁体層を通して第１のチップと第２のチップとの間に静電放電（ＥＳＤ）保護経路を形成するようにしたステップとを含む、構造体を形成する方法に関する。
本発明の他の態様、特徴、及び利点は、次の開示及び上の添付の特許請求の範囲からより完全に明らかになるであろう。
本発明は、ＲＦ信号伝送又はデジタル信号伝送のような、高速、高帯域、及び／又は高周波数の用途に適した半導体構造体を提供するものである。本発明の半導体構造体は、直接的なチップ間無線信号結合を提供する。より重要なことに、半導体構造体は、著しくフットプリントが減少した簡単化されたＥＳＤ保護構造体を含む。こうしたＥＳＤ保護構造体は、チップ間の信号伝送網における帯電問題を解決し、特定の用途要件に従って容易にスケーリングを進めることができる。
次の説明において、本発明の完全な理解を提供するために、特定の構造体、部品、材料、寸法、処理ステップ、及び技術などの多数の特定の詳細が述べられる。しかしながら、当業者であれば、これらの特定の詳細なしで本発明を実施できることを理解するであろう。他の例においては、本発明が分かりにくくなることを回避するために、公知の構造体又は処理ステップを詳細に説明しなかった。
層、領域、又は基板のような要素が別の要素の「上に」あると言われるとき、これは、他の要素上に直接ある場合もあり、或いは、介在要素が存在し得ることも理解されるであろう。対照的に、要素が別の要素の「すぐ上に」あると言われるとき、介在要素は存在しない。要素が別の要素に「接続される」又は「結合される」と言われるとき、これは、他の要素に直接接続又は結合される場合もあり、或いは、介在要素が存在し得ることも理解されるであろう。対照的に、要素が別の要素に「直接接続される」又は「直接結合される」と言われるとき、介在要素は存在しない。
図１は、受信機回路１４が、第１の集積回路（以下、「チップ」）１の基板１０の表面（すなわち、前面）に設けられ、送信機回路２４が、第２のチップ２の基板２０の表面（すなわち、前面）に設けられた、チップ間受信機／送信機網を示す。それぞれの回路が含む前面の反対側にある、基板１０及び２０の他の面は、ここでは、基板１０及び２０の後面と呼ばれる。公知のフロント・エンド・オブ・ライン（ＦＥＯＬ）プロセスを介して、基板１０及び２０の前面に種々の付加的な電気部品（図示せず）を製造することができ、公知のバック・エンド・オブ・ライン（ＢＥＯＬ）プロセスを介して、基板１０及び２０の前面の上に、金属相互接続部の１つ又はそれ以上の中間層及び層間誘電体（図示せず）を形成することができる。第１のチップ１の基板１０の前面の上に形成された最終の層間誘電体（ＩＬＤ）層が、ＩＬＤ層１２として図１に示され、第２のチップ２の基板２０の前面の上に形成された最終ＩＬＤ層が、ＩＬＤ層２２として図１に示される。受信機回路１４は、金属ビア１６によって、第１のチップ１のＩＬＤ層１２上の露出した金属パッド又はコンタクト１８に接続され、送信機回路２４は、金属ビア２６によって、第２のチップ２のＩＬＤ層２２上の露出した金属パッド又はコンタクト２８に接続される。簡単にするために、図１の各回路について１つの金属パッドだけが示されるが、各回路は、一般に、チップの後面上にある多数の金属パッド又はコンタクトに接続されることが理解される。
露出した金属パッド１８及び２８の一方又は両方を覆うように、ＩＬＤ層１２及び２２の一方又は両方の上に、酸化シリコン、窒化シリコン、又は他の何らかの適切な誘電体材料、或いはこれらの組み合わせを形成することができる。ここでは１つの絶縁膜１３だけが図１に示されるが、ＩＬＤ層１２及び２２の一方又は両方の上に、２つ又はそれ以上の絶縁膜を設け得ることが理解される。
次に、図１に示されるように、基板１０及び２０の回路を有する前面が互いに面するように、第１のチップ１及び第２のチップ２が共に積み重ねられ、マルチチップ構造体を形成する。このように、基板１０及び２０の前面に含まれる受信機回路１４及び送信機回路２４が、それぞれの金属パッド１８及び２８を通して容量結合を形成し、こうした金属パッド１８と２８との間の中間絶縁膜１３が、キャパシタ誘電体層１３Ａを形成する。
チップ１及び２のこうした構成は、中間絶縁膜１３又は１３Ａを通して、受信機回路１４と送信機回路２４との間の直接的なチップ間無線信号伝送を可能にし、特に、高速、高帯域、及び／又は高周波数の用途に適したものである。さらに、チップ１とチップ２との間の容量負荷を著しく減少させる表面配線又は縁配線を必要としない。
対照的に、２００２年８月６日に発行された特許文献１は、共通のシリコン支持基板に取り付けられた、多数の同一平面上の集積回路を含む半導体デバイスについて説明する。集積回路チップは、チップの前面の上に形成された高密度配線によって、互いに電気的に結合され、ＥＳＤ損傷からチップを保護するために、チップの後面に導電性経路がさらに設けられる。１９９９年７月２７日に発行された特許文献２は、「一列に並んだ（ｈｅａｄ−ｔｏ−ｔａｉｌ）」方法で、すなわち、あるチップの前面が隣接するチップの後面に面するように共に積み重ねられた多数の半導体デバイス・チップを含む半導体構造体について説明する。こうしたチップを結合し、電気的に絶縁するために、チップ間に絶縁膜が設けられる。半導体構造体の１つ又はそれ以上の縁面上に金属化パターンが与えられ、この金属化パターンは、チップを互いに及び外部回路に電気的に接続するための縁配線を提供する。チップ間のＥＳＤ事象を抑制するためのチップ間ＥＳＤ抑制網も、縁配線を通して設けられる。
特許文献１又は特許文献２で説明されるデバイス又は構造体は、チップ間の中間絶縁層を通して、チップ間信号を直接伝送するものではない。代わりに、特許文献１又は特許文献２で説明されるデバイス又は構造体における信号伝送は、表面配線又は縁配線を流れる電流によって達成され、相対的に高い容量負荷を生じ、高価な半導体処理を必要とするものとなり、高速、高帯域、又は高周波数の用途には適さないものとなる。
さらに、図１に示されるように、第１のチップ１及び第２のチップ２は、位置整合された方法で、又は間に重なり領域をもつオフセットした方法で積み重ねることができる。
図３は、重なる受信機パッド１８及び送信機パッド２８、並びに、チップ１及び２の両方のそれぞれの基板接地（Ｖｓｓ）供給１９又は電力（Ｖｄｄ）供給２９を示す、図１の構造体の別の図である。
図１に示されるチップ間容量結合は、ＥＳＤ損傷に対する脆弱性によって著しく制限されることがある。例えば、電荷は、製造中にも製造後にも、２つのチップ１及び２のいずれかの上に蓄積することがあり、２つのチップ１と２の間に電荷の差をもたらす。電荷の差がしきい値に達すると、薄膜１３又は１３Ａによってもたされた絶縁が破壊され、図２に矢印で示されるような、２つのチップ１と２との間のＥＳＤ事象がもたらされ、絶縁体のひび割れ及びチップ間容量結合の破壊が生じる。
したがって、本発明は、中間絶縁膜１３又は１３Ａを通るチップ間ＥＳＤ保護経路を形成することによって、チップ間の直接通信又は結合と関連したＥＳＤ問題の解決法を提供するものである。電荷は、チップ１とチップ２との間でこうしたＥＳＤ保護経路を通して伝達され、電荷平衡を達成することができ、或いは、電荷を、チップ１及び／又はチップ２から、接地端子又はＥＳＤ回路のようなＥＳＤ損傷に対してあまり脆弱でない領域に伝達することもできる。
具体的には、図４は、間に薄い絶縁膜３３を有した状態で互いに当接された第１のチップ３及び第２のチップ５を含むマルチチップ構造体を示す。第１のチップ３は、前面に配置された受信機回路３４を有する基板３０を含み、金属ビア３６を通してＩＬＤ層３２上の露出した金属パッド３８に接続される。第２のチップ５は、前面に配置された送信機回路５４を有する基板５０を含み、金属ビア５６を通してＩＬＤ層５２上の露出された金属パッド５８に接続される。受信機回路３４／送信機回路５４、金属ビア３６及び５６、並びに金属パッド３８及び５８が位置整合され、金属パッド３８と５８との間の絶縁膜３３の一部３３Ａを通して直接的なチップ間信号伝送のための信号伝送経路を形成する。
さらに、チップ３においては、第１の導体４２が基板３０の前面に設けられ、金属ビア４４を通してＩＬＤ層３２上の露出した金属パッド４６に接続される。同様に、チップ５においては、第２の導体６２が基板５０の前面に設けられ、金属ビア６４を通してＩＬＤ層５２上の露出した金属パッド６６に接続される。金属パッド４６及び６６は、絶縁膜３３内の金属相互接続部４３によって電気的に結合される。このように、受信機回路３４／送信機回路５４、金属ビア３６及び５６、並びに金属パッド３８及び５８によって形成される信号伝送経路に加えて、導体４２及び６２、金属ビア４４及び６４、金属パッド４６及び６６、並びに相互接続部４３が位置整合され、チップ３とチップ５との間に第２の経路を形成する。
こうした第２の経路は、チップ３とチップ５との間に導電性又は電気結合を与えることによって、信号伝送経路をＥＳＤ損傷から保護し、これにより、電荷がチップ３とチップ５との間を通ることが可能になる。
図４に示されるように、金属接続部４３によって金属パッド４６及び６６を結合させることができ、代替的に、相互接続部が絶縁膜３３のものより低い電気抵抗を有する場合には、導電性ポリマー又は半導体のような何らかの適切な材料で形成された相互接続部によって、金属パッド４６及び６６を結合させることができる。例えば、図５において、金属パッド４６及び６６を結合させるために、導電性ポリマーで形成された相互接続部５３が設けられる。
図４及び図５に示されるＥＳＤ保護経路は、チップ３とチップ５との間の電荷平衡を達成するように働き、チップ３とチップ５がほぼ同じ電圧で維持されるときに用いるのに適している。同じ電圧のチップ間ＥＳＤ保護経路が、抵抗器、ダイオード等といった部品をさらに含むことができる。代替的に、チップ３及びチップ５が、異なる電圧で維持されるように設計されたとき、ＥＳＤ保護経路が信号伝送経路の電気インピーダンスより低い電気インピーダンスを有する限り、該ＥＳＤ保護経路は、トランジスタ、キャパシタ、インダクタ等のような部品を含むことができ、このことにより、信号伝送経路を通してではなく、ＥＳＤ保護経路を通して、電荷が放出されることが可能になる。
さらに、本発明のＥＳＤ保護経路は、ＥＳＤ耐性領域を含むか、又は該ＥＳＤ耐性領域に接続することができるので、チップ３及び／又はチップ５上に蓄積された帯電を、こうしたＥＳＤ耐性領域に容易に放出することができる。例えば、ＥＳＤ耐性領域は、帯電を放出できる接地端子を含むことができる。別の例の場合、ＥＳＤ耐性領域は、放電間隙、電界放出装置、ダイオード、及びゲート制御ダイオードのような１つ又はそれ以上の部品を含むＥＳＤ保護回路を含むことができる。放電間隙は、一般に、エアギャップにわたって静電エネルギーを放電し、電界放出装置は、エアギャップにわたるだけではなく、他のガス又はさらに絶縁体のような固形材料で充填されたギャップにわたっても放電することができる。図６は、第１のチップ３の基板３０の前面に配置されたＥＳＤ保護回路４３を含み、このＥＳＤ保護回路４３は、導体６２、金属ビア６４及び４４、金属パッド６６及び４６、並びに導電性ポリマー相互接続部５３を通して、チップ３から直接生じるか、又はチップ５から生じる静電エネルギーを放電できるＥＳＤ保護経路を例証として示す。当業者によって、上述の本発明の原理と一致するようにＥＳＤ保護回路４３の位置を容易に修正できることに留意すべきである。例えば、ＥＳＤ保護回路４３は、チップ５内に、又はチップ３とチップ５との間に、或いはチップ３及びチップ５の外部に配置することができる。
図４−図６に示されるように、本発明のＥＳＤ保護経路は、間に何らかの直接接続を有さずに、信号伝送経路と並列配置することができ、或いは、信号伝送経路のものより低い電気インピーダンスによって特徴付けられる限り、抵抗器、キャパシタ、トランジスタ、インダクタ等を介して該信号伝送経路に結合させることができる。例えば、図７及び図８は、金属パッド４６及び６２、金属ビア６４、及び導電性ポリマー又は金属或いは金属合金で形成された相互接続部５３又は４３から形成されたＥＳＤ保護経路を示す。金属パッド４６は、チップ３のＩＬＤ層３２内に配置され、インダクタ４５によって受信機の金属パッド３８に誘導結合される。
本発明のＥＳＤ保護経路は、チップ間の直接的な通信又は信号伝送と関連したＥＳＤ問題を解決し、マルチチップ半導体構造体のＥＳＤ抵抗を高め、高速、高帯域、及び／又はこのように高周波数の用途においてマルチチップ構造体を使用することを可能にするものである。さらに、本発明のチップ間ＥＳＤ保護経路は、従来のＥＳＤ回路と比較すると、フットプリントが著しく減少されており、特定の用途要件に従ってスケーリングを進めるように容易に適合させることができる。
本発明のＥＳＤ保護経路は、集積回路の製造に通常用いられる既存の処理ステップによって製造することができる。例えば、ＥＳＤ保護経路内の導体、金蔵ビア、及び金属パッドを、受信機／送信機網の受信機回路／送信機回路、金属ビア、及び金属パッドと同時に製造することができる。一方のチップ又は両方のチップの前面上の露出した金属パッドの上に１つ又はそれ以上の絶縁膜を形成した後、ＥＳＤ保護経路内の金属パッドの上の絶縁膜の一部を選択的に除去し、ＥＳＤ保護経路内の金属パッドを露出させることができる。次に、ＥＳＤ保護経路内の露出した金属パッドの上に、金属、金属合金、半導体、又は導電性ポリマーを堆積させ、平坦化し、絶縁膜内に、ＥＳＤ保護経路内の露出した金属パッドを接続するための相互接続部を形成することができる。
当業者によって、図１−図８に示されるような構造体を、上述の本発明の原理と一致するように容易に修正できること、及び、こうした修正は、本発明の精神及び範囲内にあるとみなすべきであることに留意することが重要である。
例えば、説明のために、図１−図８の構造体の各々は、１つの信号伝送経路及び２つのチップにわたる１つのＥＳＤ保護経路だけを含むが、ＥＳＤに耐性があるチップ間の直接通信のために、上に与えられた説明と一致する、如何なる数の信号伝送経路、及び如何なる数のチップにわたる如何なる数の多数のＥＳＤ保護経路も提供できることが理解される。
本発明が、特定の実施形態、特徴、及び態様に関してここに説明されたが、本発明は、これらに制限されるものでなく、寧ろ、他の修正、変形、用途、及び実施形態への使用にも適用され、したがって、こうした他の修正、変形、用途、及び実施形態の全てを、本発明の精神及び範囲内にあるとみなすべきであることが理解されるであろう。
チップ間のＲＦ信号伝送のために構成された、ＲＦ送信機回路を有する第１のチップと、ＲＦ受信機回路を有する第２のチップとを含む、チップ間のＥＳＤに脆弱である、例示的な半導体構造体を示す。 チップ間のＲＦ信号伝送のために構成された、ＲＦ送信機回路を有する第１のチップと、ＲＦ受信機回路を有する第２のチップとを含む、チップ間のＥＳＤに脆弱である、例示的な半導体構造体を示す。 チップ間のＲＦ信号伝送のために構成された、ＲＦ送信機回路を有する第１のチップと、ＲＦ受信機回路を有する第２のチップとを含む、チップ間のＥＳＤに脆弱である、例示的な半導体構造体を示す。 本発明の一実施形態による、ＥＳＤ保護経路を有する例示的な半導体構造体の断面図を示す。 本発明の一実施形態による、導電性ポリマーで形成された相互接続部を有するＥＳＤ保護経路を含む、例示的な半導体構造体の断面図を示す。 本発明の一実施形態による、ＥＳＤ保護回路を有するＥＳＤ保護経路を含む、例示的な半導体構造体の断面図を示す。 本発明の一実施形態による、ＲＦ信号伝送経路と誘電結合されたＥＳＤ保護経路を含む、例示的な半導体構造体の断面図を示す。 本発明の一実施形態による、導電性ポリマーで形成された相互接続部を有し、ＲＦ信号伝送経路と誘電結合されたＥＳＤ保護経路を含む、例示的な半導体構造体の断面図を示す。
符号の説明
１、２、３、５：チップ
１０、２０、３０、５０：基板
１２、２２、３２、５２：層間誘電体
１３、１３Ａ、３３：絶縁膜
１４、３４：受信機回路
１６、２６、３６、４４、５６、６４：金属ビア
１８、２８、３８、４６、５８、６６：金属パッド
２４、５４：送信機回路
４２、６２：導体
４３、５３：相互接続部

Claims (20)

  1. 第１の回路を含む第１のチップと、
    第２の回路を含む第２のチップと、
    前記第１のチップと前記第２のチップとの間に配置された中間絶縁体層と
    を備え、
    前記第１の回路及び前記第２の回路が中間絶縁体層を通して信号を伝送する信号伝送経路を形成しており、
    前記第１のチップと前記第２のチップとの間に前記中間絶縁体層を通して静電放電（ＥＳＤ）保護経路が形成された構造体。
  2. 前記信号が、デジタル信号、無線周波数（ＲＦ）信号、マイクロ波信号、振動信号、及びこれらの組み合わせからなる群から選択される、請求項１に記載の構造体。
  3. 前記ＥＳＤ保護経路は、前記信号伝送経路のものより低い電気インピーダンスを有する、請求項１に記載の構造体。
  4. 前記ＥＳＤ保護経路は、抵抗結合、容量結合、誘導結合、又はこれらの組み合わせを含む、請求項１に記載の構造体。
  5. 前記ＥＳＤ保護経路は、
    前記第１のチップ内に配置された第１の導体と、
    前記第２のチップ内に配置された第２の導体と、
    前記第１の導体を前記第２の導体に電気的に接続するための、前記中間絶縁体層内に配置された相互接続部と
    を備える、請求項１に記載の構造体。
  6. 前記相互接続部は、金属、金属合金、半導体、導電性ポリマー、及びこれらの組み合わせからなる群から選択され、該相互接続部は、前記中間絶縁体層のものより低い電気抵抗を有する、請求項５に記載の構造体。
  7. 前記ＥＳＤ保護経路は、前記信号伝送経路から絶縁され、該信号伝送経路に平行である、請求項１に記載の構造体。
  8. 前記ＥＳＤ保護経路は、抵抗結合、容量結合、誘導結合、又はこれらの組み合わせによって前記信号伝送経路に結合された、請求項１に記載の構造体。
  9. 前記第１の回路及び前記第２の回路が容量結合を形成する、請求項１に記載の構造体。
  10. 前記第１の回路はＲＦ送信機回路を備え、前記第２の回路はＲＦ受信機回路を備え、前記ＲＦ送信機回路及び前記ＲＦ受信機回路は、前記中間絶縁体層を通してＲＦ信号を伝送するように配置、構成された、請求項１に記載の構造体。
  11. 前記ＲＦ送信機回路及び前記ＲＦ受信機回路が互いに位置整合された、請求項１０に記載の構造体。
  12. 前記ＥＳＤ保護経路は、前記第１のチップ内に配置された第１の導体、前記第２のチップ内に配置された第２の導体、及び前記第１の導体と前記第２の導体との間の相互接続部を備える、請求項１１に記載の構造体。
  13. 前記第１の導体及び前記第２の導体が互いに位置整合された、請求項１２に記載の構造体。
  14. 前記ＥＳＤ保護経路の少なくとも一部は、前記第１のチップ及び前記第２のチップの少なくとも１つからＥＳＤ耐性領域まで電荷を転写するためのＥＳＤ耐性領域を含むか、又は前記ＥＳＤ耐性領域に電気的に結合されている、請求項１に記載の構造体。
  15. 前記ＥＳＤ耐性領域は、接地端子を備える、請求項１４に記載の構造体。
  16. 前記ＥＳＤ耐性領域は、少なくとも１つのＥＳＤ保護回路を備える、請求項１４に記載の構造体。
  17. 前記少なくとも１つのＥＳＤ保護回路は、放電間隙、電界放出装置、ダイオード、及びゲート制御ダイオードからなる群から選択される部品を備える、請求項１６に記載の構造体。
  18. 前記第１のチップ及び前記第２のチップの各々が前面及び後面を備え、前記第１の回路及び前記第２の回路はそれぞれ該第１のチップ及び該第２のチップの前面に配置され、該第１のチップの前記前面は前記中間絶縁体層の第１の面に接触し、該第２のチップの前記前面は該中間絶縁体層の反対側にある第２の面に接触する、請求項１に記載の構造体。
  19. 第１の基板を含む第１のチップと、
    第２の基板を含む第２のチップと、
    前記第１のチップ及び前記第２のチップを通信結合させるための信号経路と、
    前記信号経路に静電放電（ＥＳＤ）保護を提供するための、前記第１のチップ内に形成された第１の部分と前記第２のチップ内に形成された第２の部分とを有する別の経路と
    を備える構造体。
  20. 構造体を形成する方法であって、
    第１の回路及び第１の導体が内部に配置された第１のチップを形成するステップと、
    第２の回路及び第２の導体が内部に配置された第２のチップを形成するステップと、
    前記第１のチップ及び前記第２のチップの少なくとも１つの上に中間絶縁体層を形成するステップと、
    前記中間絶縁体層の一部を選択的に除去し、前記第１の導体及び前記第２の導体の少なくとも１つを露出させるステップと、
    前記中間絶縁体層の前記除去された部分内に相互接続部を形成するステップと、
    前記第１のチップを前記第２のチップに取り付けて前記第１の回路及び前記第２の回路が、前記中間絶縁体層を通して信号を伝送する信号伝送経路を形成し、前記第１の導体、前記第２の導体、及び前記相互接続部が、前記第１のチップと前記第２のチップとの間に該中間絶縁体層を通して静電放電（ＥＳＤ）保護経路を形成するようにしたステップと
    を含む方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009096254A1 (ja) * 2008-01-28 2009-08-06 Murata Manufacturing Co., Ltd. 半導体集積回路装置、半導体集積回路装置の実装構造および半導体集積回路装置の製造方法
JP2010516057A (ja) * 2007-01-11 2010-05-13 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 多層デバイスの層の容量結合
KR101009502B1 (ko) * 2007-07-17 2011-01-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치
WO2014184988A1 (ja) * 2013-05-16 2014-11-20 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
WO2014196105A1 (ja) * 2013-06-03 2014-12-11 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4263953B2 (ja) * 2003-06-23 2009-05-13 三洋電機株式会社 半導体装置及びその製造方法
US7999383B2 (en) * 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
US20080174927A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Esd protection scheme for semiconductor devices having dummy pads
CN101689543B (zh) * 2007-04-27 2014-05-28 飞思卡尔半导体公司 集成电路、电子器件及其esd保护
US8907887B2 (en) 2008-05-19 2014-12-09 Honeywell International Inc. Methods and systems for operating avionic systems based on user gestures
US7768762B2 (en) * 2008-06-23 2010-08-03 International Business Machines Corporation Design structure for an on-chip high frequency electro-static discharge device
US7915158B2 (en) * 2008-06-23 2011-03-29 International Business Machines Corporation Method for forming an on-chip high frequency electro-static discharge device
US8279572B2 (en) * 2008-06-23 2012-10-02 International Business Machines Corporation Structure for an on-chip high frequency electro-static discharge device
US7759243B2 (en) * 2008-06-23 2010-07-20 International Business Machines Corporation Method for forming an on-chip high frequency electro-static discharge device
US9225481B2 (en) * 2008-08-11 2015-12-29 Qualcomm Incorporated Downlink grants in a multicarrier wireless communication system
US8670376B2 (en) 2008-08-12 2014-03-11 Qualcomm Incorporated Multi-carrier grant design
US8014166B2 (en) 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US9818680B2 (en) 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US10026720B2 (en) 2015-05-20 2018-07-17 Broadpak Corporation Semiconductor structure and a method of making thereof
US9893004B2 (en) * 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
US8080862B2 (en) * 2008-09-09 2011-12-20 Qualcomm Incorporate Systems and methods for enabling ESD protection on 3-D stacked devices
US8665570B2 (en) 2009-03-13 2014-03-04 Qualcomm Incorporated Diode having a pocket implant blocked and circuits and methods employing same
US8531805B2 (en) * 2009-03-13 2013-09-10 Qualcomm Incorporated Gated diode having at least one lightly-doped drain (LDD) implant blocked and circuits and methods employing same
JP5641701B2 (ja) * 2009-03-25 2014-12-17 株式会社東芝 三次元半導体集積回路
US8232625B2 (en) 2009-03-26 2012-07-31 International Business Machines Corporation ESD network circuit with a through wafer via structure and a method of manufacture
US8198736B2 (en) * 2009-04-09 2012-06-12 Qualcomm Incorporated Reduced susceptibility to electrostatic discharge during 3D semiconductor device bonding and assembly
US8098079B2 (en) * 2009-04-17 2012-01-17 Oracle America, Inc. Receive circuit for connectors with variable complex impedance
JP5169985B2 (ja) * 2009-05-12 2013-03-27 富士ゼロックス株式会社 半導体装置
US9171824B2 (en) 2009-05-26 2015-10-27 Rambus Inc. Stacked semiconductor device assembly
US8054597B2 (en) * 2009-06-23 2011-11-08 International Business Machines Corporation Electrostatic discharge structures and methods of manufacture
US8053898B2 (en) * 2009-10-05 2011-11-08 Samsung Electronics Co., Ltd. Connection for off-chip electrostatic discharge protection
TWI392400B (zh) * 2009-12-18 2013-04-01 Au Optronics Corp 靜電放電防護結構及使用其之顯示裝置
US20120091575A1 (en) * 2010-10-15 2012-04-19 Yi-Shao Lai Semiconductor Package And Method For Making The Same
CN102623439B (zh) * 2011-01-28 2015-09-09 精材科技股份有限公司 电容耦合器封装结构
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US8957512B2 (en) 2012-06-19 2015-02-17 Xilinx, Inc. Oversized interposer
US8869088B1 (en) 2012-06-27 2014-10-21 Xilinx, Inc. Oversized interposer formed from a multi-pattern region mask
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
CN103021893B (zh) * 2012-12-30 2015-06-03 深圳中科系统集成技术有限公司 多路静电释放保护器件的加工方法
TWI493666B (zh) * 2013-01-25 2015-07-21 義守大學 晶片間信號傳輸系統及晶片間電容耦合傳輸電路
US20140264938A1 (en) * 2013-03-14 2014-09-18 Douglas R. Hackler, Sr. Flexible Interconnect
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
JP6212720B2 (ja) * 2013-09-20 2017-10-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
US9431354B2 (en) 2014-11-06 2016-08-30 International Business Machines Corporation Activating reactions in integrated circuits through electrical discharge
CN104600687B (zh) * 2015-01-06 2018-03-30 武汉新芯集成电路制造有限公司 三维集成电路的静电保护电路
US10811388B2 (en) 2015-09-28 2020-10-20 Invensas Corporation Capacitive coupling in a direct-bonded interface for microelectronic devices
US10032751B2 (en) * 2015-09-28 2018-07-24 Invensas Corporation Ultrathin layer for forming a capacitive interface between joined integrated circuit components
US10411006B2 (en) * 2016-05-09 2019-09-10 Infineon Technologies Ag Poly silicon based interface protection
US9859227B1 (en) 2016-06-30 2018-01-02 International Business Machines Corporation Damaging integrated circuit components
US10530150B2 (en) 2017-01-24 2020-01-07 International Business Machines Corporation Air gap metal tip electrostatic discharge protection
DE102018124695A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
WO2020097859A1 (zh) * 2018-11-15 2020-05-22 华为技术有限公司 一种集成电路
WO2020117336A1 (en) * 2018-12-06 2020-06-11 Invensas Corporation Capacitive coupling in a direct-bonded interface for microelectronic devices
CN112510030B (zh) * 2020-12-01 2024-06-28 西安紫光国芯半导体有限公司 芯片、三维芯片、电子设备及三维芯片的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6220362A (ja) * 1985-07-19 1987-01-28 Hitachi Ltd 積層電気回路用信号伝送回路
JPH08250643A (ja) * 1995-02-22 1996-09-27 Internatl Business Mach Corp <Ibm> チップ間静電放電防止マルチチップ半導体構造およびその製造方法
JP2004253816A (ja) * 1993-06-24 2004-09-09 Thomas F Knight 集積回路を非導電的に相互接続する方法及び装置
WO2005053025A1 (ja) * 2003-11-28 2005-06-09 Renesas Technology Corp. 半導体集積回路装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US5466892A (en) * 1993-02-03 1995-11-14 Zycon Corporation Circuit boards including capacitive coupling for signal transmission and methods of use and manufacture
MY114888A (en) * 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
TW289153B (ja) * 1994-09-26 1996-10-21 Ibm
US5466634A (en) * 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
US5807791A (en) * 1995-02-22 1998-09-15 International Business Machines Corporation Methods for fabricating multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
US5712747A (en) * 1996-01-24 1998-01-27 International Business Machines Corporation Thin film slider with on-board multi-layer integrated circuit
US20030067726A1 (en) * 2000-05-01 2003-04-10 Voldman Steven H. Method and apparatus for providing ESD protection for receiver networks
US6429045B1 (en) * 2001-02-07 2002-08-06 International Business Machines Corporation Structure and process for multi-chip chip attach with reduced risk of electrostatic discharge damage
US7067914B2 (en) * 2001-11-09 2006-06-27 International Business Machines Corporation Dual chip stack method for electro-static discharge protection of integrated circuits
US6885090B2 (en) * 2001-11-28 2005-04-26 North Carolina State University Inductively coupled electrical connectors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6220362A (ja) * 1985-07-19 1987-01-28 Hitachi Ltd 積層電気回路用信号伝送回路
JP2004253816A (ja) * 1993-06-24 2004-09-09 Thomas F Knight 集積回路を非導電的に相互接続する方法及び装置
JPH08250643A (ja) * 1995-02-22 1996-09-27 Internatl Business Mach Corp <Ibm> チップ間静電放電防止マルチチップ半導体構造およびその製造方法
WO2005053025A1 (ja) * 2003-11-28 2005-06-09 Renesas Technology Corp. 半導体集積回路装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010516057A (ja) * 2007-01-11 2010-05-13 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 多層デバイスの層の容量結合
KR101009502B1 (ko) * 2007-07-17 2011-01-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치
WO2009096254A1 (ja) * 2008-01-28 2009-08-06 Murata Manufacturing Co., Ltd. 半導体集積回路装置、半導体集積回路装置の実装構造および半導体集積回路装置の製造方法
JP4458307B2 (ja) * 2008-01-28 2010-04-28 株式会社村田製作所 半導体集積回路装置、半導体集積回路装置の実装構造および半導体集積回路装置の製造方法
JPWO2009096254A1 (ja) * 2008-01-28 2011-05-26 株式会社村田製作所 半導体集積回路装置、半導体集積回路装置の実装構造および半導体集積回路装置の製造方法
WO2014184988A1 (ja) * 2013-05-16 2014-11-20 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US9318471B2 (en) 2013-05-16 2016-04-19 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for fabricating the same
WO2014196105A1 (ja) * 2013-06-03 2014-12-11 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US9461019B2 (en) 2013-06-03 2016-10-04 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for making the device

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