JPH03231321A - 異電源インターフェース回路 - Google Patents
異電源インターフェース回路Info
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- JPH03231321A JPH03231321A JP2027603A JP2760390A JPH03231321A JP H03231321 A JPH03231321 A JP H03231321A JP 2027603 A JP2027603 A JP 2027603A JP 2760390 A JP2760390 A JP 2760390A JP H03231321 A JPH03231321 A JP H03231321A
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- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は異電源インターフェース回路に関し、特に相補
型ＭＯ３回路を用いて異なる電源を有する回路間を接続
する異電源インターフェース回路に関する。
型ＭＯ３回路を用いて異なる電源を有する回路間を接続
する異電源インターフェース回路に関する。
近年、半導体集積回路の高集積化が進み、トランジスタ
もゲート長の細いものが用いられるようになっている。
もゲート長の細いものが用いられるようになっている。
かかるゲート長の細いトランジスタについてみると、信
頼性の問題から、メモリ回路等では外部電源５ｖに対し
回路内部に設けた定電圧発生回路により内部電源電圧３
〜４ｖを発生し、内部回路に供給する回路が採用されて
いる。
頼性の問題から、メモリ回路等では外部電源５ｖに対し
回路内部に設けた定電圧発生回路により内部電源電圧３
〜４ｖを発生し、内部回路に供給する回路が採用されて
いる。
従って、この回路では、内部に外部電源電圧を供給され
る回路と、内部電源電圧を供給される回路とが存在する
ことになる。
る回路と、内部電源電圧を供給される回路とが存在する
ことになる。
例えば、メモリではアドレスやクロックおよびデータの
入力初段トランジスタおよび出力トランジスタ等に代表
される外部入出力端子に接続される回路と、その他の内
部回路とでは異なる電源電圧が供給されることになる。
入力初段トランジスタおよび出力トランジスタ等に代表
される外部入出力端子に接続される回路と、その他の内
部回路とでは異なる電源電圧が供給されることになる。
第４図はかかる従来の一例を示す異電源インターフェー
ス回路図である。
ス回路図である。
第４図に示すように、かかるインターフェース回路は、
第一の電源（ｖｌ）回路１と、第二の電源（Ｖ、）回路
２とを接続するにあたり、インバータ回路７．５および
８を直列に接続して構成したものであり、インバータ回
路７には第一の電源Ｖ。ＣＩからＶ Ｉ （Ｖ）が供給
され、一方、インバータ回路５および８には第一の電源
よりも高い電圧の第二の電源ＶＣＣ！からＶ Ｅ＜Ｖ、
が供給されている。尚、各インバータ回路７，５および
８ばそれぞれＰチャネルＭＯ３）ランシスタとＮチャネ
ルＭＯ８）ランジスタＱ１．Ｑ２ ：Ｑ５．Ｑ６ ；Ｑ
９．ＱＩ Ｏから構成されており、またＮｌ、Ｎ２．Ｎ
４．Ｎ５は節点である。
第一の電源（ｖｌ）回路１と、第二の電源（Ｖ、）回路
２とを接続するにあたり、インバータ回路７．５および
８を直列に接続して構成したものであり、インバータ回
路７には第一の電源Ｖ。ＣＩからＶ Ｉ （Ｖ）が供給
され、一方、インバータ回路５および８には第一の電源
よりも高い電圧の第二の電源ＶＣＣ！からＶ Ｅ＜Ｖ、
が供給されている。尚、各インバータ回路７，５および
８ばそれぞれＰチャネルＭＯ３）ランシスタとＮチャネ
ルＭＯ８）ランジスタＱ１．Ｑ２ ：Ｑ５．Ｑ６ ；Ｑ
９．ＱＩ Ｏから構成されており、またＮｌ、Ｎ２．Ｎ
４．Ｎ５は節点である。
ここで、前述したようにｖｌとｖ２にはＶｐ＞Ｖ＋の関
係があり、さらにＶ、−Ｖ、≧Ｉ ＶＴＰ ｌ （Ｖ
ｔｐハＰチャネルＭＯＳトランジスタのスレッショルド
電圧）の関係があるとする。
係があり、さらにＶ、−Ｖ、≧Ｉ ＶＴＰ ｌ （Ｖ
ｔｐハＰチャネルＭＯＳトランジスタのスレッショルド
電圧）の関係があるとする。
第５図は第４図に示すインターフェース回路の各節点電
圧特性図である。
圧特性図である。
第５図に示すように、かかる節点電圧においてＮ１とＮ
２およびＮ４とＮ５は互いに逆の電圧特性である。
２およびＮ４とＮ５は互いに逆の電圧特性である。
まず、節点Ｎ１が゛°Ｌ″レベル、すなわち０■の場合
について説明する。この時、インバータ回路７のＱｌ）
ランジスタはＯＮ、Ｑ２）ランジスタはＯＦＦ、節点Ｎ
２は“Ｈ″レベルＶ、 、Ｖ）となる。また、インバー
タ回路５のＱ６）ランジスタがＯＮＬ、さらニＶｇ
Ｖ＋≧ｌ ＶＴＰ ｌ ノ関係カｔ）るので、トランジ
スタＱ５もＯＮする。従って、節点Ｎ４の電位はトラン
ジスタＱ５とＱ６の能力比できまるα（Ｖ）となる。更
に、インバータ回路８はトランジスタＱ９がＯＮＬ、前
述したα（Ｖ）がＵ ＜ Ｖ ＴＮ （ＶｒＮハＮ ＋
ヤ、ｉ−ルＭＯＳ ） ５ンシスタのスレッショルド
電圧）ならば、トランジスタＱＩＯはＯＦＦ Ｌ、節点
Ｎ５はｖ６（ｖ）となる。また、α≧ｖＴ８ならば、ト
ランジスタＱＩＯがＯＮＬ、節点Ｎ５はトランジスタＱ
９とＱＩＯの能力比できまるｖＥ−β（ｖ）となる。
について説明する。この時、インバータ回路７のＱｌ）
ランジスタはＯＮ、Ｑ２）ランジスタはＯＦＦ、節点Ｎ
２は“Ｈ″レベルＶ、 、Ｖ）となる。また、インバー
タ回路５のＱ６）ランジスタがＯＮＬ、さらニＶｇ
Ｖ＋≧ｌ ＶＴＰ ｌ ノ関係カｔ）るので、トランジ
スタＱ５もＯＮする。従って、節点Ｎ４の電位はトラン
ジスタＱ５とＱ６の能力比できまるα（Ｖ）となる。更
に、インバータ回路８はトランジスタＱ９がＯＮＬ、前
述したα（Ｖ）がＵ ＜ Ｖ ＴＮ （ＶｒＮハＮ ＋
ヤ、ｉ−ルＭＯＳ ） ５ンシスタのスレッショルド
電圧）ならば、トランジスタＱＩＯはＯＦＦ Ｌ、節点
Ｎ５はｖ６（ｖ）となる。また、α≧ｖＴ８ならば、ト
ランジスタＱＩＯがＯＮＬ、節点Ｎ５はトランジスタＱ
９とＱＩＯの能力比できまるｖＥ−β（ｖ）となる。
次に、節点Ｎ１が“Ｈｌルベル、すなわちＶＴ（”／）
の時、インバータ回路７のトランジスタＱ１はＯＦＦ、
Ｑ２はＯＮＬ、節点Ｎ２は“Ｌ Ｔ＋レベル、すなわち
Ｏｖとなる。その結果、インバータ回路５のトランジス
タＱ５がＯＮ、Ｑ６が０ＦＦＬ、節点Ｎ４は“Ｈ”レベ
ルＶ Ｅ （Ｖ）となる。同様に、インバータ回路８の
トランジスタＱ９がＯＦＦ、ｈランジスタＱ１０がＯＮ
ｔ、、節点Ｎ５は“Ｌ”レベル、すなわちＯｖとなる。
の時、インバータ回路７のトランジスタＱ１はＯＦＦ、
Ｑ２はＯＮＬ、節点Ｎ２は“Ｌ Ｔ＋レベル、すなわち
Ｏｖとなる。その結果、インバータ回路５のトランジス
タＱ５がＯＮ、Ｑ６が０ＦＦＬ、節点Ｎ４は“Ｈ”レベ
ルＶ Ｅ （Ｖ）となる。同様に、インバータ回路８の
トランジスタＱ９がＯＦＦ、ｈランジスタＱ１０がＯＮ
ｔ、、節点Ｎ５は“Ｌ”レベル、すなわちＯｖとなる。
第６図は従来の他の例を示す異電源インターフェース回
路図である。
路図である。
第６図に示すように、かかるインターフェース回路は、
第一の電源回路（Ｖｃｃｔ） ｌが複数個ある場合の例
であり、この場合には第一の電源Ｖ。ｏｌよりも高い電
圧の電源ｖｃｃＥを有する第二の電源回路２にＰチャネ
ルＭＯ３）ランジスタＱ１１゜Ｑ１２とＮチャネルＭＯ
３）ランジスタＱｌ ３゜Ｑ１４からなるＮＯＲ回路９
を備えて構成される。
第一の電源回路（Ｖｃｃｔ） ｌが複数個ある場合の例
であり、この場合には第一の電源Ｖ。ｏｌよりも高い電
圧の電源ｖｃｃＥを有する第二の電源回路２にＰチャネ
ルＭＯ３）ランジスタＱ１１゜Ｑ１２とＮチャネルＭＯ
３）ランジスタＱｌ ３゜Ｑ１４からなるＮＯＲ回路９
を備えて構成される。
すなわち、第６図に示すインターフェース回路は第一の
電源回路ｌのインバータ回路７Ａ、７Ｂの出力を入力と
する２人力ＮＯＲ回路９と、このＮＯＲ回路９に直列に
接続された・インバータ回路８とで構成されるが、この
インターフェース回路も前述した第４図のインターフェ
ース回路と同様に、節点Ｎ２Ａ、Ｎ２８の電位にかから
れす、トランジスタＱＬＩ、Ｑ１２は常にＯＮするため
、節点Ｎ２Ａ、Ｎ２Ｂ共ｔ、： ”Ｌ” Ｌ／べ／ｌ、
（７）時以外はＮ。
電源回路ｌのインバータ回路７Ａ、７Ｂの出力を入力と
する２人力ＮＯＲ回路９と、このＮＯＲ回路９に直列に
接続された・インバータ回路８とで構成されるが、この
インターフェース回路も前述した第４図のインターフェ
ース回路と同様に、節点Ｎ２Ａ、Ｎ２８の電位にかから
れす、トランジスタＱＬＩ、Ｑ１２は常にＯＮするため
、節点Ｎ２Ａ、Ｎ２Ｂ共ｔ、： ”Ｌ” Ｌ／べ／ｌ、
（７）時以外はＮ。
Ｒ回路９に貫通電流が流れる。
上述した従来の異電源インターフェース回路は、二種類
の電源のうち電源電圧の低い方を第一の電源回路（Ｖｅ
ｅｒ）とし、高い方を第二の電源回路（ＶＣＣＥ）とす
ると、ＶＣＣＢ ＶＣＣＩ≧１Ｖｔｐドのとき、ｖｃ
ｃｒが供給されている回路の出力をゲート入力とし且つ
ソースをＶ。Ｑ６に接続しているＰチャネルＭＯ３）ラ
ンジスタは、ゲートの電位にかかわらず常にＯＮする。
の電源のうち電源電圧の低い方を第一の電源回路（Ｖｅ
ｅｒ）とし、高い方を第二の電源回路（ＶＣＣＥ）とす
ると、ＶＣＣＢ ＶＣＣＩ≧１Ｖｔｐドのとき、ｖｃ
ｃｒが供給されている回路の出力をゲート入力とし且つ
ソースをＶ。Ｑ６に接続しているＰチャネルＭＯ３）ラ
ンジスタは、ゲートの電位にかかわらず常にＯＮする。
従って、ＶＣＣＥが供給されている第二の電源回路では
、貫通電流が流れるという欠点がある。
、貫通電流が流れるという欠点がある。
すなわち、第４図に示す従来例では、インバータ回路５
に常に貫通電流が流れるという欠点がある。また、トラ
ンジスタＱ５とＱ６のトランジスタ能力比により°゛Ｌ
°°Ｌ°°レベル出力め、トランジスタＱ５のサイズを
トランジスタＱ６よりも大きくすると、”Ｌ”°レベル
出力が中間レベルとなり、次段のインバータ回路８にも
貫通電流が流れ、貫通電流による消費電流の増大に加え
て誤動作の恐れもあるという欠点がある。
に常に貫通電流が流れるという欠点がある。また、トラ
ンジスタＱ５とＱ６のトランジスタ能力比により°゛Ｌ
°°Ｌ°°レベル出力め、トランジスタＱ５のサイズを
トランジスタＱ６よりも大きくすると、”Ｌ”°レベル
出力が中間レベルとなり、次段のインバータ回路８にも
貫通電流が流れ、貫通電流による消費電流の増大に加え
て誤動作の恐れもあるという欠点がある。
本発明の目的は、かかる貫通電流の防止と、消費電流の
増大および誤動作を防止できる異電源インターフェース
回路を提０（することにある。
増大および誤動作を防止できる異電源インターフェース
回路を提０（することにある。
本発明の異電源インターフェース回路は、相補出力を供
給する第一の電源回路と、前記第一の電源回路の電源よ
りも高い電圧の電源を有する第二の電源回路とを接続す
る異電源インターフェース回路において、前記第二の電
源と接地間に直列に接続され且つそ九ぞれのゲートに前
記第一の電源回路の相補出力を供給される第一および第
二のＮチャネルＭＯ８）ランジスタを含む入力トランジ
スタ回路と、前記両トランジスタの接続点を入力とする
第一のインバータ回路と、前記第一のインバータ回路の
出力を入力とし且つ、出力を前記第一のインバータ回路
の入力に接続した第二のインバータ回路とを有して構成
される。
給する第一の電源回路と、前記第一の電源回路の電源よ
りも高い電圧の電源を有する第二の電源回路とを接続す
る異電源インターフェース回路において、前記第二の電
源と接地間に直列に接続され且つそ九ぞれのゲートに前
記第一の電源回路の相補出力を供給される第一および第
二のＮチャネルＭＯ８）ランジスタを含む入力トランジ
スタ回路と、前記両トランジスタの接続点を入力とする
第一のインバータ回路と、前記第一のインバータ回路の
出力を入力とし且つ、出力を前記第一のインバータ回路
の入力に接続した第二のインバータ回路とを有して構成
される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す異電源インターフ
ェース回路図でアル。
ェース回路図でアル。
第１図に示すように、本実施例は第一の電源■１よりも
高い第二の電源■８と接地間に直列に接続された第一お
よび第二のＮチャネルＭＯ３）ランシスタＱ３．Ｑ４か
らなる入力トランジスタ回路４と、これらＮチャネルＭ
ＯＳトランジスタＱ３゜Ｑ４の接続点をゲート入力とす
るＰチャネルＭＯＳトランジスタＱ５およびＮチャネル
ＭＯ８）ランジスタＱ６で形成した第一のインバータ回
路５と、この第一のインバータ回路５の出力を入力とし
且つ出力を第一のインバータ回路５の入力に接続し且つ
ＰチャネルＭＯ３）ランジスタＱ７およびＮチャネルＭ
Ｏ３）ランジスタＱ８で形成した第二のインバータ回路
６とで構成される。しかも、第一の電源回路１を構成す
るインバータ７の出力および入力はそれぞれインターフ
ェース回路３の二つのＮチャネルＭＯ３）ランジスタＱ
３およびＱ４のゲートに接続されており、またインター
フェース回路３を構成する第一のインバータ回路５の出
力はＰチャネルＭＯ８）ランジスタＱ９およびＮチャネ
ルＭＯ８）ランジスタＱ１’Ｏからなるインバータ回路
８０入力に供給される。
高い第二の電源■８と接地間に直列に接続された第一お
よび第二のＮチャネルＭＯ３）ランシスタＱ３．Ｑ４か
らなる入力トランジスタ回路４と、これらＮチャネルＭ
ＯＳトランジスタＱ３゜Ｑ４の接続点をゲート入力とす
るＰチャネルＭＯＳトランジスタＱ５およびＮチャネル
ＭＯ８）ランジスタＱ６で形成した第一のインバータ回
路５と、この第一のインバータ回路５の出力を入力とし
且つ出力を第一のインバータ回路５の入力に接続し且つ
ＰチャネルＭＯ３）ランジスタＱ７およびＮチャネルＭ
Ｏ３）ランジスタＱ８で形成した第二のインバータ回路
６とで構成される。しかも、第一の電源回路１を構成す
るインバータ７の出力および入力はそれぞれインターフ
ェース回路３の二つのＮチャネルＭＯ３）ランジスタＱ
３およびＱ４のゲートに接続されており、またインター
フェース回路３を構成する第一のインバータ回路５の出
力はＰチャネルＭＯ８）ランジスタＱ９およびＮチャネ
ルＭＯ８）ランジスタＱ１’Ｏからなるインバータ回路
８０入力に供給される。
かかるインターフェース回路３は、前述した第４図の従
来例におけるインバータ回路５を置きかえたものであり
、またＰチャネルＭＯ８）ランジスタＱ１およびＮチャ
ネルＭＯ８）ランジスタＱ２からなるインバータ回路７
には第一の電源回路１からｖｌが供給され、その他の回
路には第二の電源回路２からｖＥが供給されている。
来例におけるインバータ回路５を置きかえたものであり
、またＰチャネルＭＯ８）ランジスタＱ１およびＮチャ
ネルＭＯ８）ランジスタＱ２からなるインバータ回路７
には第一の電源回路１からｖｌが供給され、その他の回
路には第二の電源回路２からｖＥが供給されている。
第２図は第１図に示すインターフェース回路の各節点電
圧特性図である。
圧特性図である。
第２図に示すように、Ｎ１−Ｎ３は第１図Ｙこ示す各節
点の電圧であり、前述した従来例の特性と比較すると、
節点Ｎ４での浮き上がりがなく、節点Ｎ３〜Ｎ５のハイ
レベルの電圧は■８に等しくなる。
点の電圧であり、前述した従来例の特性と比較すると、
節点Ｎ４での浮き上がりがなく、節点Ｎ３〜Ｎ５のハイ
レベルの電圧は■８に等しくなる。
以下、かかるインターフェース回路の動作について説明
する。
する。
まず、節点Ｎｌが“′Ｌ°゛ レベル、すなわちＯｖの
とき、インバータ回路７のトランジスタＱ１がＯＮ、Ｑ
２がＯＦＦとなり、節点Ｎ２は”ＨＩＩ レベル、すな
わちＶ １ （ｖ）となる。そこで、節点Ｎ２がゲート
に接続されているトランジスタＱ３はＯＮ、節点Ｎ１が
ゲートに接続されているトランジスタＱ４はＯＦＦとな
り、節点Ｎ３の電位が上昇する。
とき、インバータ回路７のトランジスタＱ１がＯＮ、Ｑ
２がＯＦＦとなり、節点Ｎ２は”ＨＩＩ レベル、すな
わちＶ １ （ｖ）となる。そこで、節点Ｎ２がゲート
に接続されているトランジスタＱ３はＯＮ、節点Ｎ１が
ゲートに接続されているトランジスタＱ４はＯＦＦとな
り、節点Ｎ３の電位が上昇する。
さらに、第一および第二のインバータ回路５．６により
形成されるフリップフロップにより節点Ｎ３はＶＥ（ｖ
）、節点Ｎ４はＯｖとなる。従って、インバータ回路８
を構成するＰチャネルＭＯ８）うンジスタＱ９はＯＮ、
ＮチャネルＭＯ８）ランジスタＱ１０はＯＦＦとなるノ
テ、節点Ｎ ５ ｋ’！、 ＶＥ ＜ｖ、となる。
形成されるフリップフロップにより節点Ｎ３はＶＥ（ｖ
）、節点Ｎ４はＯｖとなる。従って、インバータ回路８
を構成するＰチャネルＭＯ８）うンジスタＱ９はＯＮ、
ＮチャネルＭＯ８）ランジスタＱ１０はＯＦＦとなるノ
テ、節点Ｎ ５ ｋ’！、 ＶＥ ＜ｖ、となる。
次に、節点Ｎ１が“Ｈ″レベルすなわちＶ ７ （ｖ）
の時、インバータ回路７のトランジスタＱ１がＯＦＦ。
の時、インバータ回路７のトランジスタＱ１がＯＦＦ。
Ｑ２がＯＮとなるので、節点Ｎ２ばＬ“レベル（０■）
となる。そこで、入力トランジスタ回路４を構成するト
ランジスタＱ３はＯＦＦ、Ｑ４はＯＮとなり、節点Ｎ３
の電位が下降する。さらに、インバータ回路５．６によ
り形成されるフリ、７プフロツプにより節点Ｎ３はＯＶ
、節点Ｎ４はＶ ｐ （ｙ）となる。また、イシノ・−
夕回路８のトランジスタＱ９はＯＦＦ、ＱＩＯはＯＮと
なるので、節点Ｎ５は０■となる。すなわち、節点Ｎ５
は節点Ｎ１の逆相となり、従来回路と同じ論理値を示す
。
となる。そこで、入力トランジスタ回路４を構成するト
ランジスタＱ３はＯＦＦ、Ｑ４はＯＮとなり、節点Ｎ３
の電位が下降する。さらに、インバータ回路５．６によ
り形成されるフリ、７プフロツプにより節点Ｎ３はＯＶ
、節点Ｎ４はＶ ｐ （ｙ）となる。また、イシノ・−
夕回路８のトランジスタＱ９はＯＦＦ、ＱＩＯはＯＮと
なるので、節点Ｎ５は０■となる。すなわち、節点Ｎ５
は節点Ｎ１の逆相となり、従来回路と同じ論理値を示す
。
第３図は本発明の第二の実施例を示す異電源インターフ
ェース回路図である。
ェース回路図である。
第３図に示すように、本実施例は第一の電源回路１が複
数個ある場合の例であり、かかる時はインターフェース
回路３の入力トランジスタ回路４の構成が変わってくる
。すなわち、ＮチャネルＭＯ８）ランジスタＱ３．Ｑ４
を電源Ｖ２と接地間に接続する点は同じであるが、別の
第一の電源回路１用にＮチャネルＭＯ８）ランジスタＱ
ｌｌ。
数個ある場合の例であり、かかる時はインターフェース
回路３の入力トランジスタ回路４の構成が変わってくる
。すなわち、ＮチャネルＭＯ８）ランジスタＱ３．Ｑ４
を電源Ｖ２と接地間に接続する点は同じであるが、別の
第一の電源回路１用にＮチャネルＭＯ８）ランジスタＱ
ｌｌ。
Ｑｌ２を設ける。
かかるインターフェース回路３は、前述した第６図の従
来例に対応し、第６図の２人力ＮＯＲ回路９をかかるＮ
ＯＲ型のインターフェース回路３に置き換えたものであ
る。尚、本実施例も前述した第一の実施例と同様に、イ
ンバータ回路７Ａ。
来例に対応し、第６図の２人力ＮＯＲ回路９をかかるＮ
ＯＲ型のインターフェース回路３に置き換えたものであ
る。尚、本実施例も前述した第一の実施例と同様に、イ
ンバータ回路７Ａ。
７Ｂには第一の電源回路ｌから■１（ｖ）が供給され、
その他には第二の電源回路２からＶ Ｅ （Ｖ）が供給
されている。
その他には第二の電源回路２からＶ Ｅ （Ｖ）が供給
されている。
本実施例によれば、節点Ｎ２Ａ、Ｎ２Ｂが共に”Ｌ １
１ レベルのときのみ、節点Ｎ４が“°Ｈ゛° レベル
、すなわちＶ Ｅ （Ｖ）となり、第６図で説明した従
来例のＮＯＲ回路９と同じ論理値を示す。要するに、ト
ランジスタＱ３がＯＮするときは必ずＱ４がＯＦＦし、
ＱｌｌがＯＮするときは必ずＱｌ２がＯＦＦ’Ｌ、、ト
ランジスタＱ４．Ｑ１２が共にＯＮするときは、トラン
ジスタＱ３．Ｑｌ １が共にＯＦＦするため、貫通電流
が流れることはない。
１ レベルのときのみ、節点Ｎ４が“°Ｈ゛° レベル
、すなわちＶ Ｅ （Ｖ）となり、第６図で説明した従
来例のＮＯＲ回路９と同じ論理値を示す。要するに、ト
ランジスタＱ３がＯＮするときは必ずＱ４がＯＦＦし、
ＱｌｌがＯＮするときは必ずＱｌ２がＯＦＦ’Ｌ、、ト
ランジスタＱ４．Ｑ１２が共にＯＮするときは、トラン
ジスタＱ３．Ｑｌ １が共にＯＦＦするため、貫通電流
が流れることはない。
上述したように、二つの実施例によれば、常にＯＮ状態
となるＰチャネルＭＯ８）ランジスタによる回路内の貫
通電流をなくし、各節点が中間レベルになるのを防止す
ることができる。
となるＰチャネルＭＯ８）ランジスタによる回路内の貫
通電流をなくし、各節点が中間レベルになるのを防止す
ることができる。
以上説明したように、本発明の異電源インターフェース
回路は、第一の電源回路よりも高い電圧の電源を有する
第二の電源回路の入力側に且つ高い電圧と接地間で直列
接続される二つのＮチャネルＭＯ３）ランジスタからな
る入力トランジスタ回路と、これら両トランジスタの接
続点をゲート入力とする第一のインバータ回路と、この
第一のインバータ回路の出力を入力とし且つその出力を
第一のインバータ回路の入力に接続した第二のインバー
タ回路を設けることにより、インバータ回路それぞれに
貫通電流が流れるのを防止し、しかも各節点の電位を“
Ｌ゛レベルＯｖ、“Ｈ°ルベルは電源レベルにできるた
め、消費電流の増大及び誤動作を防止できるという効果
がある。
回路は、第一の電源回路よりも高い電圧の電源を有する
第二の電源回路の入力側に且つ高い電圧と接地間で直列
接続される二つのＮチャネルＭＯ３）ランジスタからな
る入力トランジスタ回路と、これら両トランジスタの接
続点をゲート入力とする第一のインバータ回路と、この
第一のインバータ回路の出力を入力とし且つその出力を
第一のインバータ回路の入力に接続した第二のインバー
タ回路を設けることにより、インバータ回路それぞれに
貫通電流が流れるのを防止し、しかも各節点の電位を“
Ｌ゛レベルＯｖ、“Ｈ°ルベルは電源レベルにできるた
め、消費電流の増大及び誤動作を防止できるという効果
がある。
第１図は本発明の第一の実施例を示す異電源インターフ
ェース回路図、第２図は第１図に示すインターフェース
回路の各節点電圧特性図、第３図は本発明の第二の実施
例を示す異電源インターフェース回路図、第４図は従来
の一例を示す異電源インターフェース回路図、第５図は
第４図に示すインターフェース回路の各節点電圧特性図
、第６図は従来の他の例を示す異電源インターフェース
回路図である。 １・・・・・・第一の電源回路Ｖ。ＣＴ （低電圧）、
２・・・・・・第二の電源回路■。ＣＥ （高電圧）、
３・・・・・・インターフェース回路、４．４Ａ・・・
・・・入カトラ、ンジスタ（Ｔｒ）回路、５〜８．７Ａ
、７Ｂ・・・・・・インバータ回路、Ｑｌ、Ｑ５．Ｑ７
．Ｑ９．ＱＩＡ、ＱＩＢ・・・・・・ＰチャネルＭＯＳ
トランジスタ、Ｑ２〜Ｑ４、Ｑ６．Ｑ８．Ｑｌ Ｏ，Ｑ
２Ａ、Ｑ２Ｂ、Ｑｌ １、Ｑｌ ２・・・・・・Ｎチャ
ネルＭＯ８）ランジスタ、Ｎ１〜Ｎ５゜ Ｎ１．。 ＮＩＢ、Ｎ２．。 Ｎ ２ ｅ・・・・・・節 占
ェース回路図、第２図は第１図に示すインターフェース
回路の各節点電圧特性図、第３図は本発明の第二の実施
例を示す異電源インターフェース回路図、第４図は従来
の一例を示す異電源インターフェース回路図、第５図は
第４図に示すインターフェース回路の各節点電圧特性図
、第６図は従来の他の例を示す異電源インターフェース
回路図である。 １・・・・・・第一の電源回路Ｖ。ＣＴ （低電圧）、
２・・・・・・第二の電源回路■。ＣＥ （高電圧）、
３・・・・・・インターフェース回路、４．４Ａ・・・
・・・入カトラ、ンジスタ（Ｔｒ）回路、５〜８．７Ａ
、７Ｂ・・・・・・インバータ回路、Ｑｌ、Ｑ５．Ｑ７
．Ｑ９．ＱＩＡ、ＱＩＢ・・・・・・ＰチャネルＭＯＳ
トランジスタ、Ｑ２〜Ｑ４、Ｑ６．Ｑ８．Ｑｌ Ｏ，Ｑ
２Ａ、Ｑ２Ｂ、Ｑｌ １、Ｑｌ ２・・・・・・Ｎチャ
ネルＭＯ８）ランジスタ、Ｎ１〜Ｎ５゜ Ｎ１．。 ＮＩＢ、Ｎ２．。 Ｎ ２ ｅ・・・・・・節 占
Claims (1)
- 相補出力を供給する第一の電源回路と、前記第一の電源
回路の電源よりも高い電圧の電源を有する第二の電源回
路とを接続する異電源インターフェース回路において、
前記第二の電源と接地間に直列に接続され且つそれぞれ
のゲートに前記第一の電源回路の相補出力を供給される
第一および第二のＮチャネルＭＯＳトランジスタを含む
入力トランジスタ回路と、前記両トランジスタの接続点
を入力とする第一のインバータ回路と、前記第一のイン
バータ回路の出力を入力とし且つ出力を前記第一のイン
バータ回路の入力に接続した第二のインバータ回路とを
有することを特徴とする異電源インターフェース回路。
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|---|---|---|---|
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1991
- 1991-02-06 US US07/651,137 patent/US5115434A/en not_active Expired - Lifetime
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| US5115434A (en) | 1992-05-19 |
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