JPS61177811A - フリツプフロツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野］ この発明は、フリップフロップ技術さらには工。

ッジトリガ一方式のフリップフロップに適用して特に有
効な技術に関するもので、たとえば、ＥＣＬ（エミッタ
・カップルド・ロジック）タイプのエッジトリガー式フ
リップ７０ツブに利用して有効な技術に関するものであ
る。

〔背景技術］ 第５図は従来のエッジトリガー方式のフリップフロップ
の概略を示す。

同図に示すように、この種のエッジトリガー方式のフリ
ップフロップは、スレーブ部１０とマスタ一部２０とに
よって構成される。

このエッジトリガー式フリップフロップの動作は、第６
図忙示すように、クロック信号ＣＫが立上ったとき（ま
たは豆下ったとき）に入力データＤｉｎを読込んで、次
のクロック信号ＣＫの豆上り（または立下り）まで保持
し続けるというものである。１）ｏｕｔはその保持出力
データを示す。

なお、この糧のエッジトリガー式フリップフロップにつ
いては、例えば、ラジオ技術社発行［詳解・ディジタル
ＩＣ回路（上）ｊｖｋ藤公雄著、昭和５６年７月１０日
発行、１２５，１２６頁などに記−ｇされて℃・る。

しかしながら、従来のこの種のエッジトリガー式フリッ
プフロップでは、マスタ一部１０およびスレーブ［２０
がそれぞれに保持回路を有し、マスタ一部１０に℃一旦
読込んで保持した入力データをスレーブ部２０に転送す
るという構成であったため、特にマスタ一部１００回路
が複雑となり、このため全体の回路構成も複雑になって
素子数が非常に多（なる、と（・う問題点があった。

し発明の目的〕 この発明の目的は、前述したエッジトリガー式フリップ
７０ツブの動作を素子数の少ない簡単な回路でもって実
現させることができるようにしたフリップフロップ技術
を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
つ〜・ては、本明細書の記述および添附図面から明らか
になるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を藺単に説明すれば、下記のとおりである。

すなわち、保持回路の保持動作とこの保持回路へのデー
タ入力動作を差動回路によって相補的に制御することに
より、エッジトリガー式フリップフロップの動作を素子
数の少ない簡単な回路でもって実現させることができる
ようにする、という目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図画において同一符号は同一あるいは相当部分を
示す。

第１図はこの発明によるフリップフロップの第１の実施
例を示す。

同図に示すフリップ７０ツブは、クロック信号ＣＫの立
上り時に入力データＤ１ｎを読込んで保持するエッジト
リガー方式のフリップフロップであって、特にＥＣＬ　
（エミッタ・カップルド・ロジック）を用いて構成され
て〜・る。このエッジトリガー式フリップフロップは、
保持回路２１、入力制御回路２２、差動回路１１、タイ
ミング発生回路３によって構成される。以下、各部（２
１゜２２．１１．３）Ｋつい”ＣＰ述する。ナオ、Ｖｃ
ｃは正側電源電位＆、Ｖｅｅは負側電源電位をそれぞれ
示す。

保持回路２１は一種のセット・リセット型のフリップフ
ロップであって、その主要部は、ｎｐｎバイポーラトラ
ンジスタＱ４．Ｑ５．Ｑ６．Ｑ７、抵抗Ｒ１，Ｒ２，Ｒ
３，Ｒ４、および定電流回路１２．１３によって構成さ
れる。この保持回路２１は入力データＤｉｎを保持して
出力する。Ｄｏｕｔはその保持出力を示す。

入力制御回路２２は上記保持回路２１に付属する回路で
あって、２つのｎｐｎバイポーラトランジスタＱ８．Ｑ
９だけで構成される。この２つのトランジスタＱ８．Ｑ
９は差動対をなし、その一方のＱ８のベースに入力デー
タＤ１ｎが、その他方のＱ９のベースに基準電位ｖｂｂ
１がそれぞれ与えられるようになって（・る。この入力
制御回路２２は上記保持回路２１０入力動作を制御する
。

差動回路１１は、ｎｐｎバイポーラトランジスタＱ１．
Ｑ２．Ｑ３と定電流回路１４によって構成される。トラ
ンジスタＱ１．Ｑ２は互いに並列接続されている。この
Ｑｌ、Ｑ２と今一つのＱ３は互いに差動対をなす。Ｑｌ
、Ｑ２とＱ３の各エミッタは共通接続され、この共通エ
ミッタが定電流回路１４を介して負側電源電位ｖｅｅに
接続されている。また、Ｑｌ、Ｑ２の共通コレクタは上
記保持回路２１の共通接地点りすなわちＱ３．Ｑ４の共
通エミッタに接続されて〜・る。Ｑ３のコレクタは上記
入力制御回路２２の共通接地点ＣすなわちＱ８．Ｑ９の
共通エミッタに接続されている。さらに、Ｑｌ、Ｑ２の
各ベースには後述する信号Ａ。

Ｂが入力され、Ｑ３のベースには基準電位ｖｂｂ　２が
与えられるようになっている。基準電位ｖｂｂ２は差動
回路１１０入力しきい値を定める。これにより、この差
動回路１１は、上記保持回路２１と上記入力制御回路２
２の各動作を相補的に制御する。

タイミング発生回路３は、入力クロック信号ＣＫＹ正論
理と負論理に振分ける位相分割手段と、この位相分割手
段によって撮分けられた２つの信号の一方を遅延させる
遅延手段とを有する。この場合、その位相分割手段およ
び遅延手段はそれぞれ論理ゲート（ＮＯＲおよび０Ｒ）
３１．３２によって構成されている。このタイミング発
生回路３からは、相対的に遅延されていない負論理の非
遅延クロック信号Ａと、論理ゲート３２によって相対的
に遅延させられた遅延クロック信号Ｂとが出力される。

この２つの信号Ａ、　Ｂは上記差動回路１１の一方のト
ランジスタＱ１．Ｑ２のペースに振分は入力される。こ
れにより、上記Ｍ動回路】１が入力クロック信号ＣＫの
立上り時または立下り時に駆動されるようになっている
。

次に動作につい又説明する。

第２図はＷＪ１図に示したフリップフロップの動作例を
タイミングチャートに工つ℃示す。

第１図および第２図にお〜・て、クロック信号ＣＫがＬ
”（低電位）の非能動状態にあるときは、信号ＡがＨ″
で信号Ｂが”Ｌ″（高電位）となって、差動回路１１の
トランジスタＱ１がＯＮ（導通）状態となる。この状態
では、０点が低電位となって保持回路２１が能動状態に
なる一方、Ｄ点が高電位となつ℃入力制御回路２２が非
能動状態になる。従って、このときには、入力データＤ
ｉｎの入力が禁止される一方、保持回路２１の保持状態
すなわちＱ４．Ｑ５の各コレクタ電位がそれぞれ保持出
力データＤｏｕｔ＊　］）ｏｕｔとして出力され続ける
。

次に、入力クロック信号ＣＫが非能動状態の”Ｌ″から
能動状態の＠Ｈ″に立上ると、先ず信号人の方が切換わ
って′Ｌ″になる。信号Ｂの方は、論理ゲート３２の伝
達遅延時間τによって、まだ′Ｌ″のままで〜・る。こ
の状態では、差動回路１１のトランジスタＱ１とＱ２の
両方が共にＯＦＦ　（非導通）状態となる。すると、０
点が高電位となって保持回路２１が非能動状態になる一
方、Ｄ点が低電位となって入力制御回路２２が能動状態
になる。これにより、入力データＤｉｎが入力制御回路
２２によって保持回路２１に入力されるようになる。

この後、所定の伝達遅延時間τを経て、信号ＢがＬ”か
ら”Ｈ″に切換わると、再び、０点が低電位となって保
持回路２１が能動状態になる一方、Ｄ点が高電位となっ
て入力制御回路２２が非能動状態になる。これにより、
保持回路２１は、信号Ｂが”Ｈ”に切換わる直前の入力
データＤｉｎに厄じた保持状態に更新され、この更新さ
れた保持状態を持続する。そして、この新たな保持状態
すなわちＱ４．Ｑ５の各コレクタ電位の状態がそれぞれ
保持出力データ１）ｏｕｔ、　１）ｏｕｔとして出力さ
れ続けるようになる。

この後、クロック信号ＣＫが′Ｌ”に戻り、先ずＡ＝”
Ｈ”、Ｂ＝”Ｈ”の状態が現われ、続いてＡ＝”Ｈ”、
Ｂ＝”Ｌ″の元の状態に復帰するが、この間も上記保持
回路２１の保持状態はそのまま維持される。

以上のようにして、保持回路２１が１つだけの量率な構
成でもって、クロック信号ＣＫの立上り時に入力データ
Ｄｉｎを読込んで保持するエッジトリガー方式のフリッ
プフロップ動作が得られる。

また、入力データをマスタ一部からスレーブ部へ＆送す
る方式によらずに、入力データＤｉｎを保持回路２１に
直接入力させるようにしているので、その入力データＤ
ｉｎの読込み動作遅れを小さくすることができる、とい
う利点も合わせて得ることができる。

なお、第１図にお〜・て、Ｑｌ、Ｑ２の共通コレクタを
Ｄ点に接続し、Ｑ３のコレクタを０点に接続すると、上
記とは反対に、クロック信号ＣＫの立上り時に入力デー
タＤｉｎを読込んで保持する動作が得られる。

第３図はこの発明によるフリップフロップの第２の実施
例を示す。

同図に示す実施例も基本的には前述したものと同様であ
る。この実施例では、差動回路１１が２つだけのトラン
ジスタＱ１．Ｑ３によって構成されている。これととも
に、Ｑｌ、Ｑ３の共通エミッタが抵抗Ｒ５を介して負側
電源電位ｖｅｅに接続されて（・る。そして、Ｑ３のベ
ースには、入力しきい値を定めるための基準電位ではな
く、抵抗Ｒ４に流れる電流Ｉｃｅ　Ｙ一定に制御するた
めの定電圧ｖｃｓが与えられる。このような構成により
、差動回路１１の構成が簡略化されている。その代わり
に、タイミング発生回路３側にＮＯＲゲート３３が設け
られて〜・る。このＮＯＲゲート３３は、非遅延クロッ
ク信号人と遅延クロック信号Ｂの負論理積出力Ｅを差動
回路１１の入力としてＱｌのペースに与える。これによ
り、第４図に示すようなエツジトリＪ一方式のフリップ
フロップ動作が得られる。

〔効果］ （１）保持回路の保持動作とこの保持回路へのデータ入
力動作な差動回路によつ又相補的に制御することにより
、エッジトリガー式フリップフロップの動作を素子数の
少な〜・簡単な回路でもって実現させることができる、
と℃・う効果が得られる０（２）　　また、入力データ
が保持回路に直接読込まれるので、その読込み動作遅れ
を小さくすることができる、という効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、バイポーラ
トランジスタの代わりにＭＯ８電界効果トランジスタを
用〜・る構成であってもよ〜・。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＣＬ型のエッジト
リガー式フリップフロップ技術に適用した場合につ〜・
て説明したが、それに限定されるものではなく、例えは
、ＭＯＳ型あるいはＣ−ＭＯＳ型のフリップフロップ技
術などにも適用できる。

【図面の簡単な説明】

第１図はこの発明によるエッジトリガー式フリップフロ
ップの第１の実施例を示す回路図、第２図は第１図に示
した回路の動作を示すタイミングチャート、 第３図はこの発明によるエッジトリガー式フリップフロ
ップの第２の実施例を示す回路図、第４図は第３図に示
した回路の動作を示すタイミングチャート、 第５図は従来技術によるエッジトリガー式フリップフロ
ップの概略の構成を示すブロック図、第６図は第５図に
示した回路の動作を示すタイミングチャートである。 １・・・制御部、２・・・データ保持部、１１・・・差
動（ロ）路、２１・・・保持回路、２２・・・入力制御
回路、３°°。

Claims (1)

1. 【特許請求の範囲】 １、クロック信号の立上り時あるいは立下り時に入力デ
   ータを読込んで保持するエッジトリガー方式のフリップ
   フロップであって、入力データを保持して出力する保持
   回路と、この保持回路の入力動作を制御する入力制御回
   路と、上記保持回路と上記入力制御回路の各動作を相補
   的に制御する差動回路と、この差動回路をクロック信号
   の立上り時または立下り時に駆動するための信号を発生
   するタイミング発生回路とを備え、上記差動回路が駆動
   されたときに、上記保持回路を非能動化させる一方、上
   記入力制御回路を能動化させるようにしたことを特徴と
   するフリップフロップ。 ２、上記タイミング発生回路は、入力クロック信号を正
   論理と負論理に振分ける位相分割手段と、この位相分割
   手段によって振分けられた２つの信号の一方を遅延され
   る遅延手段とを備えていることを特徴とする特許請求の
   範囲第１項記載のフリップフロップ。