JPS62194725A - ラツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体回路技術さらには信号のラッチ回路
に適用して特に有効な技術に関し、例えばバイポーラ型
メモリにおけるアドレス人カバソファ回路に利用して有
効な技術に関する。

［従来技術］ バイポーラトランジスタをその構成索子の主体とするよ
うなスタティックＲＡＭ　（ランダム・アクセス・メモ
リ）は、それが高速化されるｌこ従ってＸ系とＹ系のア
ドレス信号のずれによってもたらされるファンクション
不良が問題となる。そこで、本発明者らは外部からどの
ようなタイミングでＸ系とＹ系のアドレス信号が入って
きても、それらを同時にアドレスバッファに取り込んで
ファンクション不良を回避する技術を開発した。

すなわち、従来のスタティック型のアドレスバッファに
ラッチ機能を持たせ、クロックパルスによって外部アド
レス信号を取り込むというものである。

［発明が解決しようとする問題点］ ところが、近年スタティックＲＡＭはますます高速化さ
れてきており、サイクルタイムも２〜３ｎｓ程度が要求
されるようになっている。そのため、クロックパルスの
ロウレベル又はハイレベルの期間で信号を取り組むよう
なタイプのラッチ回路では、上記のようなサイクルタイ
ムの場合、クロックパルスのパルス幅として例えば１．
５ｎｓ以下のようなパルス幅が要求されることになる。

クロックパルスのパルス幅が相対的に大きかったり、信
号相互間にずれがあると、パルスのアクティブな期間に
アドレス信号が変化する可能性が高くなり、所望のアド
レス信号を取り込めないおそれが生じる。

従って、アドレスラッチ用のクロックパルスはパルス幅
を小さくする必要がある。しかるに、そのような幅の狭
いきれいなりロックパルスをＬＳＩの外部で作ることは
非常に困難である。

この発明の目的は、超高速バイポーラ型スタティックＨ
ＭＡのアドレスバッファに適したエツジトリガタイプの
ラッチ回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、外部からの信号を入力する差動型の入力回路
部と、この入力回路部と並列に接続された差動回路を有
し入力回路部に取り込まれた信号を保持するホールド回
部とを、クロックパルスによって切り換えて選択的に電
流を流してアクティブ状態にさせる差動型の切換回路を
設けると共に。

この切換回路を構成する差動トランジスタの一方には上
記クロックパルスもしくはそれをレベルシフトした後の
信号を印加し、また他方のトランジスタには上記クロッ
クパルスをレベルシフトしかつ遅延させた信号を印加し
て、その差動出力に応じて上記入力回路部又はホールド
回路部のいずれか一方を動作させるようにするものであ
る。

［作用コ これによって、クロックパルスがアクティブ側のレベル
に変化したとき、それを遅延した時間内に入力回路部が
動作して信号を取り込むようにして、クロックパルスの
エツジによってラッチを行えるような回路を提供すると
いう上記目的を達成するものである。

［実施例］ 第１図には、本発明をスタティックＲＡＭにおけるアド
レス人力バッファ回路に適応した場合の一実施例が示さ
れている。

第１図の回路は、クロックパルスＣＬＫの立上りに同期
して、外部のアドレス信号を取り込むようにされている
。

外部からのアドレス信号ＡＩ）をベース端子に受けるよ
うにされたトランジスタロ工と、基準電圧Ｖｎａをベー
ス端子に受けるようにされたトランジスタＱ２とは、エ
ミッタが共通に接続されたＥＣＬ（エミッタ・カップル
ド・ロジック）回路を構成している。トランジスタロ工
とＱ２との差動動作の結果として、アドレス信号ＡＤの
レベルが基準電圧ｖ１１１［Ｉよりも高いか低いかによ
って差動出力Ｖｄ工、Ｖｄ、が反転する。

差動出力Ｖｄ工とｖｄ２は、各々マルチエミッタ・トラ
ンジスタＱ７とＱ９に提供され、そのエミッタ出力がメ
モリアレイ内の選択線（ワード線もしくはデータ線）を
選択、駆動するデコーダドライバ（図示省略）に供給さ
れるようになっている。

上記差動トランジスタＱ１のコレクタにはトランジスタ
Ｑ３のコレクタが、またトランジスタＱ２のコレクタに
はトランジスタＱ４のコレクタがそれぞれ接続され、ト
ランジスタＱ、とＱ４とはエミッタが共通に接続されて
いる。そして、上記差動トランジスタＱ、、Ｑ、の共通
エミッタ端子と、差動１−ランジスタＱ３．　Ｑ、の共
通エミッタ端子には、同じくエミッタ共通接続されたト
ランジスタＱ。

とＱ６および定電流源ＣＣ４とからなる電流切換回路が
接続されている。つまり、この電流切換回路によって、
トランジスタロ工、Ｑ２から成るＥＣＬ回路またはＱｌ
、Ｑ４から成るＥＣＬ回路のいずれか一方にのみ電流が
流され、電流が流された方の回路が動作されるようにな
っている。上記電流切換回路を制御するために、外部か
らのクロックパルスＣＬＫが入力されるようにされてい
る。

さらに、この実施例では上記ＥＣＬ回路の差動出力Ｖｄ
１．Ｖｄ２が、トランジスタＱ８と定電流源ＣＣ１とか
らなるエミッタフォロワ回路ＥＦＩおよびエミッタフォ
ロワ回路ＥＦ２に各々供給される。これらのエミッタフ
ォロワ回路ＥＦＩの出力は、反対側の１−ランジスタロ
工とペアをなすトランジスタＱ、のベースに、またエミ
ッタフォロワ回路ＥＦ２の出力は、反対側のトランジス
タＱ２とペアをなす１−ランジスタＱ４のベースにそれ
ぞれ交差的に印加される。

これによって、上記電流切換回路（Ｑ、、ＱＧ）により
１〜ランジスタＱ、とＱ４からなるＥＣＬ回路の側に電
流が流されると、その出力がエミッタフォロワＥＦＩ、
ＥＦ２を介してＥＣＬ回路（Ｑ３、Ｑ、）にフィードバ
ックされる。その結果、ＥＣＬ回路の出力状態が保持さ
れる。つまり、トランジスタＱ、、Ｑ、からなるＥＣＬ
回路と、エミッタフォロワ回路ＥＦＩおよびＥＦ２とに
よってホールド回路が構成される。

一方、上記電流切換回路（ＱＳ、　ＱＧ）によりトラン
ジスタＱ１とＱ２からなるＥＣＬ回路の側に電流が流さ
れると、そのときトランジスタＱ１のベースに入力され
ているアドレス信号ＡＤに応じた差動出力Ｖａ工、Ｖｄ
２が現れる。つまり、アドレス信号ＡＤが取り込まれる
。

上記ＥＣＬ回路（Ｑ工、Ｑ２）とＥＣＬ回路（Ｑｌ、Ｑ
、）はいずれか一方のみが動作されるように構成されて
いるため、電流切換回路（Ｑ、、　Ｑ、）が先ずＥＣＬ
回路（Ｑ工、Ｑ２）の側に電流を流してアドレス信号を
取り込んでから、ＥＣＬ回路（Ｑ、、Ｑ、）の側に電流
を切り換えてやると、ＥＣＬ回路（Ｑ、、Ｑ、）に取り
込まれた信号が、ＥＣＬ回路（Ｑ、、Ｑ、）とエミッタ
フォロワＥＦＩおよびＥＦ２とからなるホールド回路に
保持されることになる。この実施例では、上記電流切換
回路における電流の切り換えが外部からのクロックパル
スＣＬＫによって行われるようにされている。

すなわち、クロックパルスＣＬＫは、トランジスタＱ□
、と定電流源ＣＣ３とからなるエミッタフォロワＥＦ３
に入力され、ベース・エミッタ間電圧ＶＩｌＥ分だけレ
ベルシフトされてがら、電流切換回路を構成するトラン
ジスタＱ５のベース端子に入力されている。エミッタフ
ォロワを介してクロックを印加するのは、トランジスタ
Ｑ１において既にＶ　ａ　Ｅ下がっているので、アドレ
ス信号ＡＤと同じレベルのクロックパルスＣＬＫによっ
てベース・コレクタ間が逆バイアスされないようにする
ためである。

一方、この実施例では、上記クロックパルスＣＬＫが、
ディレィ及びレベルシフト用のバッファＤＬを介して電
流切換回路の他方のトランジスタＱ６のベース端子に供
給される。つまり、バッファＤＬによって、トランジス
タＱ６のベース電位ｖｂが、１−ランジスタＱ５のベー
ス電位Ｖａに対して、第２図（Ａ）に示すごとく、ＶＢ
Ｅ／２だけ高くかつｔｄだけ遅れて変化するようにされ
ている。

従って、この実施例の回路では１、クロックパルスＣＬ
Ｋがロウレベルの間は、Ｖａがｖｂよりも低いのでトラ
ンジスタＱ、がオンされる。これによって、ホールド側
のＥＣＬ回路（Ｑ、、　Ｑ、）に電流が流され、回路は
ホールド状態に変化されている。しかして、クロックパ
ルスＣＬＫがハイレベルに変化されると、Ｖａも立ち上
がるが、ｖｂはｔｄだけ遅れて立ち上がる。そのため、
その遅れている時間の間だけｖｂよりもＶａの方が高く
なって、トランジスタＱ６に代わってＱ５がオンする。

これによって、一時的にアドレス入力側のＥＣＬ回路（
Ｑ、、　Ｑ、）に電流が流され、その時のアドレス信号
ＡＤに応じた差動出力Ｖｄ、、Ｖｄ２がエミッタフォロ
ワＥＦＩ、ＥＦ２およびマルチエミッタ・トランジスタ
Ｑ７、Ｑ９に供給される。

つまり、Ｖａがｖｂより高くなっている間にアドレス信
号が取り込まれる。そして、Ｖａがｖｂより低くなると
、Ｑ、がオフ、Ｑ６がオンされてホールド側のＥＣＬ回
路（Ｑ、、Ｑ、）に電流が流され。

直前に取り込まれた信号が保持されるようになる。

上記回路において電圧Ｖａがｖｂよりも高くなるのはバ
ッファＤＬに置ける遅延時間に相当する間だけであり、
極めて短い時間（１，５ｎｓ以下）である。そのため、
外からは第２図（Ｂ）のごとくクロックパルスＣＬＫの
立上りに同期してアドレス信号が取り込まれるようにみ
える。その結果、メモリのサイクルタイムが短くても、
アドレスラッチ用のクロックパルスＣＬＫのパルス幅は
それほど狭くしてやる必要がない。また、メモリのセラ
１−アップタイムやホールドタイム等の設定も容易とな
る。

第３図には、クロックパルスの立下がりに同期してアド
レス信号Ａ、Ｄを取り込むようにされたラッチ型アドレ
スバッファの一実施例が示されている。この実施例のア
ドレスバッファは、クロックパルスの立上がりに同期し
てアドレス信号ＡＤを取り込むようにされた第１図のア
ドレスバッファと略同じような構成であるので、以下そ
の相違点のみ説明する。

この実施例では、電流切換回路を構成するトランジスタ
Ｑ、とＱ６の接続が、第１図の回路と逆になっている。

すなわち、トランジスタＱ５のコレクタが、ホールド側
のＥＣＬ回路（Ｑ、、　Ｑ、）に接続され、トランジス
タＱ６のコレクタがアドレス入力側のＥＣＬ回路（Ｑ、
、Ｑ、）に接続されている。これによって、クロックパ
ルスＣＬＫのレベルに応じていずれか一方のＥＣＬ回路
にのみ電流が流されて、アクティブにされる。

従って、この実施例の回路では、クロックパルスＣＬＫ
がハイレベ・ルの間は、Ｖａがｖｂよりも高いのでトラ
ンジスタＱｓがオンされる。これによって、ホールド側
のＥＣＬ回路（Ｑ、、Ｑ、）に電流が流され１回路はホ
ールド状態に変化されている。しかして、クロックパル
スＣＬＫがロウレベルに変化されると、Ｖａも立ち下が
るが、ｖｂはｔｄだけ遅れて立ち下がる（第４図（Ａ）
参照）。

そのため、その遅れている時間の間だけＶａよりもｖｂ
の方が高くなって、トランジスタＱＳに代わってＱ６が
オンさる。これによって、一時的にアドレス入力側のＥ
ＣＬ回路（Ｑ、、Ｑ２）に電流が流され、その時のアド
レス信号ＡＤに応じた差動出力Ｖａ工、Ｖｄ２がエミッ
タフォロワＥＦＩ。

ＥＦ２およびマルチエミッタ・トランジスタＱ７、Ｑ９
に供給される。つまり、ｖｂがＶａより高くなっている
間にアドレス信号が取り込まれる。そして、ｖｂがＶａ
より低くなると、Ｑ、がオフ、Ｑ、がオンされてホール
ド側のＥＣＬ回路（Ｑ、。

Ｑ、）に電流が流され、直前に取り込まれた信号が保持
されるようになる。

このようにして、第３図の回路では第４図に示すように
クロックパルスＣＬＫの立下がりに同期して、アドレス
信号ＡＤが取込まれるようになる。

［発明の効果］ 外部からの信号を入力する差動型の入力回路部と、この
入力回路部と並列的に接続された差動回路を有し、入力
回路部に取り込まれた信号を保持するホールド回部とを
、クロックパルスによって切り換えて選択的に電流を流
してアクティブ状態にさせる差動型の切換回路を設ける
と共に、この切換回路を構成する差動トランジスタの一
方には上記クロックパルスもしくはそれをレベルシフト
した後の信号を印加し、また他方のトランジスタには上
記クロックパルスをレベルシフトしかつ遅延させた信号
を印加してその差動出力に応じて上記入力回路部又はホ
ールド回路部のいずれか一方を動作させるようにしたの
で、クロックパルスがアクティブ側のレベルに変化した
とき、それを遅延した時間内に入力回路部が動作して信
号を取り込むと、６う作用により、クロックパルスのエ
ツジによりラッチを行えるようになる。

これによって、このラッチ回路をスタティックＲＡＭの
アドレスバッファ回路に適用した場合には、ＲＡＭが高
速化されてサイクルタイムが短くなっても、極端にパル
ス幅の狭いラッチ用クロックパルスを作ってやることな
く、外部アドレス信号を取り込むことができると共に、
誤ったアドレスのラッチを防止することができるように
なるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、例えば、ディレィ用バッファ（ＤＬ）はＥ
ＣＬ型回路に限定されず、ＣＲ時定数回路を用いたもの
であってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタティックＲＡＭ
のアドレスバッファ回路に適用したものについて説明し
たが、この発明はこれに限定されずラッチ回路一般に利
用することができる。

【図面の簡単な説明】

第１図は、本発明をスタティックＲＡＭのアドレスバッ
ファ回路に適用した場合の一実施例を示を示す説明図、 第３図は、本発明をスタティックＲＡＭのアドレスバッ
ファ回路に適用した場合の他の実施例をを示す説明図で
ある。 Ｑ工ｔ　Ｑａ・・・・アドレス入力側ＥＣＬ回路用トラ
ンジスタ、　Ｑ、、　Ｑ、・・・・ホールド側ＥＣＬ回
路用トランジスタ、　Ｑ、、　Ｑ、・・・・電流切換回
路用トランジスタ、ＥＦＩ〜ＥＦ３・・・・エミッタフ
ォロワ、ＤＬ・・・・ディレィおよびレベルシフト用バ
ッファ。 代理人　　弁理士　小川　勝遠　１パ ・、゛ 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、外部からの信号を取り込む入力回路部と、この入力
   回路部に取り込まれた信号を保持するホールド回路部と
   、制御信号に応じて上記入力回路部およびホールド回路
   部のいずれか一方をアクティブ状態にさせる切換回路部
   とにより構成されてなることを特徴とするラッチ回路。 ２、上記切換回路部は、上記入力回路部又はホールド回
   路部のいずれか一方にのみ電流を流してアクティブ状態
   にさせる差動型の電流切換回路からなることを特徴とす
   る特許請求の範囲第１項記載のラッチ回路。 ３、上記切換回路を構成する一方の差動トランジスタの
   制御端子には、制御信号もしくはそれをレベルシフトし
   た信号が、また他方の差動トランジスタの制御端子には
   上記制御信号をレベルシフトから遅延させた信号が、そ
   れぞれ印加されるようにされてなることを特徴とする特
   許請求の範囲第２項記載のラッチ回路。 ４、上記入力回路部は差動型回路により構成され、また
   上記ホールド回路部は入力回路部と並列に接続された差
   動型回路を有するようにされてなることを特徴とする特
   許請求の範囲第１項、第２項もしくは第３項記載のラッ
   チ回路。 ５、上記入力回路部は、半導体記憶装置におけるアドレ
   スバッファ回路の入力段を構成していることを特徴とす
   る特許請求の範囲第１項、第２項、第３項もしくは第４
   項記載のラッチ回路。