JP4451442B2 - 電力低下及び過電圧トレランスを有するバスホールド回路 - Google Patents

Description

本発明は、バスドライバ回路に関し、特に、入力信号のソースがハイインピーダンス状態とみなされる時には、出力論理状態を維持するバスホールド回路に関し、より具体的には、過電圧を許容するＣＭＯＳバスホールド回路構成に関する。該ＣＭＯＳバスホールド回路構成は、電力が低下させられた時には漏れ経路を形成せず、ＤＣ電力と構成要素とを節約する。

従来のバスホールド回路は、入力接続部においてハイインピーダンスの負荷を提供している間に、該入力結合部からのデータをラッチする。より古いバスホールド回路は、電力低下も、過電圧も許容せず、そのような状況下において、障害のある状況か又は許容不可能な状況が発生する可能性がある。過電圧は、例えば、＋５ボルトの論理系が＋３．３Ｖ系に接続される時に起きるか、又は入力信号を供給する際にオーバーシュートが発生する時に一時的に起きる可能性がある。電力低下の状況は、メンテナンスの目的のためか又はバッテリを節約するためといったことにより、システムの一部が電力供給されていない時に起きる。そのようなことの発生時には、リーク電流が、許容不可能なほどに、入力信号に負荷をかける可能性がある。そのような制約が、本発明によって対処される。

図１Ａは、従来技術の回路の、１つの制約を例示する。前記回路のインバータの出力が、ラッチするためのＰＭＯＳとＮＭＯＳとのインバータを介して戻るように接続され、それにより入力データが保持される。しかしながら調査によると、入力信号が＋５Ｖの論理レベルから駆動されるが、Ｖｃｃが＋３．３Ｖ（又は＋１．８Ｖ）である時には、ドレインから、Ｄ１として図示されたＮウェルダイオードへと通じる漏れ経路が存在する。入力電圧が、Ｖｃｃを超えた場合には、望ましくない電流が、入力信号接続部からもたらされ、ラッチ回路が、機能障害を起こす可能性がある。図１Ｂは、ＰＭＯＳデバイスの断面図における、Ｎウェルからソースへの漏れ経路を示し、その漏れダイオードは、Ｄ１によって表されている。

他のものが、従来技術のバスホールド回路の、いくつかの欠点に対処している。Ｎｇｕｙｅｎ他による米国特許第５，８２８，２３３号（Ｎｇｕｙｅｎ）は、電力低下保護の許容性（トレランス）と、過電圧保護の許容性との両方を提供する回路を説明している。Ｎｇｕｙｅｎは、受動構成要素と、並列に配置され且つアノードからカソードへとダイオード接続された２つのＮＭＯＳトランジスタ、すなわちＮ３及びＮ４とを用いている。これらのダイオード接続トランジスタの各々は、回路が応答する前に打ち負かされなければならない約０．６Ｖの電圧降下を示す。該ダイオードは、並列状態にあるため、（一方のダイオードがオンとなっている状態から、他方のダイオードがオンとなっている状態までの）約１．２Ｖの区域が存在し、該区域においては、回路動作が、未決定であり、不確定であり、及び非対称である。この１．２Ｖの範囲は許容不可能である。非対称性は、バスホールド回路の動作が、異なる入力駆動信号下において、異なる遅延／駆動／雑音レベルのパラメータを明らかに示すことを意味するように、本明細書内において定義される。

Ｈｉｎｔｅｒｓｃｈｅｒによる米国特許第６，０９７，２２９号（Ｈｉｎｔｅｒｓｃｈｅｒ）は、電力低下の許容性があるが、電力上昇か又は過電圧の許容性が無い回路を説明している。

本出願と共通に所有される、Ｍｏｒｒｉｌｌによる米国特許第６，１５０，８４５号（Ｍｏｒｒｉｌｌ）は、電力低下と過電圧との両方の許容性を有するバスホールド回路を説明しており、該回路は、入力／出力ピンからの漏れを防ぐ。しかしながら、該回路は、好ましく無いことに、多くのデバイスを備え、且つ、過電圧の発生を検知するためにＤＣ電力を消費する。

Ｎｇｕｙｅｎ、Ｈｉｎｔｅｒｓｃｈｅｒ、及びＭｏｒｒｉｌｌの特許は、それぞれ参照によって本明細書内に組み込まれる。
米国特許第５，８２８，２３３号明細書 米国特許第６，０９７，２２９号明細書 米国特許第６，１５０，８４５号明細書

コンピュータ、通信手段、インターフェース、及び対称な動作が望ましく一般に実質的には任意のディジタルシステムにおいて使用するためのバスホールド回路を提供することが、本発明の目的である。そのようなディジタルシステムが、電力低下及び過電圧の許容性と、デバイスの節約と、実質的にはＤＣ電力消費が無いこととを示す。

上述の背景の説明を考慮して、本発明は、Ｖｃｃから電力供給されたバスホールド回路を提供し、該回路が、従来技術の制約に対処する。

本発明は、第２のインバータに選択的に電力供給する第１のＰＭＯＳデバイスを含む、ラッチするフィードバックインバータを有するＣＭＯＳインバータを提供する。この第１のＰＭＯＳデバイスのＮウェルは、擬似電力レール、すなわちＰＲＡＩＬに接続される。アービタ回路が、入力電力か又はＶｃｃのうちのより正のものをＰＲＡＩＬに接続する。この構成が、この第１のＰＭＯＳデバイスのドレイン−Ｎウェル接合が、ＶｉｎがＶｃｃを越えた場合に順方向バイアスされることになることを防ぐ。

ＶｉｎがＶｃｃよりも高電位の時には、比較回路が制御信号Ｖｉｎを提供する。前記比較回路は、前記制御信号を切り離して、Ｖｃｃがより高い時にはそれを浮かせる。Ｖｉｎがローの時には、第２のＰＭＯＳスイッチが、前記制御信号をローに引っ張る。

バスホールド回路内におけるＰＭＯＳデバイスのＮウェルは、アービタ回路によって提供されたＰＲＡＩＬに接続され、その結果、ＶｉｎがＶｃｃを越える時には、どのＰＭＯＳデバイスも漏れ経路を形成しないこととなる。

比較回路、第１のＰＭＯＳデバイス、及び第２のＰＭＯＳスイッチは、完全なバスホールド回路構成と共に作用して、ＶｃｃとＶｉｎとの間の約１００ミリボルトの不確定性の窓を低減する。

後述の詳細な説明が例示的な実施形態、図面、及び使用方法に参照がなされることで進められることになるが、本発明がこれらの実施形態と使用方法とに限定されることが意図されていないことが、当業者であれば理解されよう。それどころか、本発明は、広範囲に関するものであり、添付の特許請求の範囲内の記載によってのみ画定されることが意図される。

本発明の下記の説明は、添付の図面を参照する。

ブロック図形式の図２が、本発明のアプローチを示す。この回路内において、後述のようにＰＲＡＩＬのアービタ回路２０から決定されるように、Ｖｉｎか又はＶｃｃのうちのより高いものによってバスホールドの回路構成部分が電力供給されるように、ＰＲＡＩＬと呼ばれる分離された電力接続部が構成される。このブロック図内において、Ｐ３は、ＶｃｃをＮ２とＰ２とから構成されたラッチインバータに接続する。ＶｉｎがＶｃｃを越える時には、Ｐ３はターンオフされて、図１Ａに関して説明されたようにＶｉｎからＶｃｃへと流れる漏れ電流を防ぐ。ＶｉｎがＶｃｃよりも大きい時にはＶｉｎからＶｃｃへの漏れ経路を除去するＰＭＯＳトランジスタのＮウェルのみに、ＰＲＡＩＬが電力を提供することに留意されたい。

図２に関して、３つの条件が検討される。

第１に、Ｖｉｎが論理ローにある時の、「通常」条件である。この条件において、Ｖｃｃがアービタ回路２０を通じてＰＲＡＩＬ上に現われる。Ｐ４が、ターンオンされて、Ｐ３のゲートをローに駆動することで、Ｐ３がオンに切り替わる。Ｖｃｃが、Ｐ２のソースを介して、Ｐ２とＮ２とからなるフィードバック・インバータに電力供給される。この条件下において、比較器２４はオフであり、ＯＵＴ信号は、「浮いている」状態であり、すなわち（後述のように）該比較器の回路に関連して駆動されない。インバータ２８の出力部すなわちＶｏｕｔの２６はハイであり、Ｎ２がオンであり、Ｒ１を介してＶｉｎがローにラッチされる。このラッチは、Ｖｉｎをソースする回路構成がハイインピーダンス状態とみなされる場合には、バスホールド回路内のデータを保存する。Ｖｉｎがハイになるが、ＶｃｃとＰＭＯＳ閾値とよりもまだ低い場合には、インバータの出力２６が、ローになり、Ｐ２がターンオンされ、Ｎ２がターンオフされる。Ｖｃｃが、Ｐ３を介してＰ２のドレインに現われて、Ｒ０とＲ１とを介して回路をハイにラッチする。ここでもまた、入力がハイインピーダンス状態に入る場合には、ラッチ情報が保存される。

第２に、Ｖｉｎが次にほぼ等しくＶｉｎにまで上昇するが、Ｖｃｃを越えない場合を考える。ＰＲＡＩＬはＶｃｃにあるままであり、比較器はオフのままであり、Ｐ４はオフであるが、Ｐ３はオンのままである。Ｐ３は、そのゲートがＰ４によってローに保持された状態なので、オンのままとなり、出力信号２２がハイインピーダンスのままとなるため、Ｐ３のゲートのキャパシタンスを充電するためのものは何も存在しない。Ｐ３のゲートは、ローのままとなり、Ｐ３がオンに維持され、Ｖｃｃが依然としてフィードバック・インバータに電力供給される。

第３に、Ｖｉｎが上昇して、Ｖｃｃを越えることを考える。この条件において、ＰＲＡＩＬアービタ回路２０を介してＶｉｎがＰＲＡＩＬ上に現われる。比較器は、今やターンオンし、ＯＵＴ信号をＶｉｎに駆動する。Ｖｉｎが、Ｐ３のゲートにおいて現われ、Ｐ３をオフに切り替え、Ｐ２のソースをＶｃｃから切り離す。しかしながら、重要なことに、図１において示された漏れ経路と比較して、ＰＭＯＳトランジスタのＮウェルが、Ｖｉｎレベルに維持される。これにより、Ｎウェル−ソース接合が順方向で無くなることとなる。このような条件下において、漏れ経路は存在しないこととなる。Ｖｃｃが０Ｖになる場合には、（０Ｖよりも大きい）Ｖｉｎ信号が現われる時には漏れ経路が存在しないこととなる。

図３は、図２のより詳細な回路の概略図である。Ｐ８とＰ９とによるアービタ回路２０が、ＰＲＡＩＬを駆動する。Ｎ１とＰ１とが、インバータ２８を形成し、Ｐ２とＮ２とが、フィードバックするか又はラッチするインバータを形成して、該インバータがＲ０とＲ１とを介してＶｉｎを駆動する。Ｒ０とＲ１とは正規の動作のためには必要無いが、Ｒ０とＲ１とが、バスホールドバッファの動作をより対称にさせるために作用することがわかることに留意されたい。比較器回路が、更に詳細に示されている。上述の第１の条件において、Ｖｉｎが（Ｖｃｃよりも低い）論理ローである時には、比較器回路２４は、オフであり、ＯＵＴ信号は比較器から駆動されない（ハイインピーダンス）。そのような条件において、Ｖｏｕｔはハイであり、インバータＰ２／Ｎ２を介してＶｉｎがローに保持される。

上述の第２の条件において、Ｖｉｎがほぼ等しくＶｃｃにまで、但しＶｃｃを越えないように上昇する時には、比較器は、オフのままとなり、ＯＵＴは駆動されない。Ｖｏｕｔ信号はローであり、Ｐ２をターンオンさせる。Ｐ３のゲートはローのままであり、Ｖｉｎは、Ｒ１、Ｒ０、Ｐ２、及びＰ３を介してＶｃｃにまでハイに引き上げられる。

依然として図３を参照すると、上述の第３の条件において、ＶｉｎがＶｃｃよりも大きい場合には、比較器は、オンであるように説明されたが、そこでのＰ６のドレインと、Ｐ３のゲートとは、Ｖｉｎである。ここで、Ｐ６とＰ７とはオンであり、Ｐ６のドレインにおけるキャパシタンスをＶｉｎにまで上げるように充電するために、Ｖｉｎによっていくらかの微小な電流を流すことになる。Ｐ４は、そのゲートとソースとが両方ともＶｉｎにあるためにオフであり、Ｐ３は、そのゲートがＶｉｎにあり、そのソースがより低い電力のＶｃｃにあるためにオフである。ＶｏｕｔはＮ１を介してローになり、Ｐ２をターンオンさせる。ＶｉｎがＶｃｃよりも高いため、ＰＲＡＩＬは、Ｖｉｎとなり、Ｐ３のＮウェルがＶｉｎとなり、従って、Ｐ２のＮウェルダイオードはターンオンされない。この場合には、Ｐ３のドレインは、Ｒ１とＲ０とを介してＶｉｎに駆動される。

ＰＲＡＩＬアービタ回路２０において、Ｐ８とＰ９とは、交差結合させる手法で、一方のゲートと他方のソースとにおける共通の信号を有する。各ＰＭＯＳのＮウェルが、ドレインに接続されていることに留意されたい。このことが、いずれかのＰＭＯＳのソース−Ｎウェルダイオードを介して、ドレインにおける電圧を、ダイオード電圧降下において、より高いソース電圧未満で最大に維持させることになる。しかしながら、Ｖｃｃか又はＶｉｎのいずれかが、関連したＰＭＯＳであるＰ８又はＰ９の閾値よりも低い場合には、ＰＲＡＩＬにおけるダイオード電圧降下が無い状態において、Ｖｃｃか又はＶｉｎのうちのより高いものが存在させられることになる。注目すべきは、ＰＲＡＩＬからのＤＣ電流を引き込む構成要素が存在しないことである。従って、ＰＲＡＩＬがＰ９を介してＶｃｃにあり、且つ、Ｐ９がＶｉｎの上昇によってターンオフされる場合には、ＰＲＡＩＬは、Ｖｃｃのままとなる。同様に、ＰＲＡＩＬがＰ８を介してＶｉｎにある場合には、ＰＲＡＩＬにそのまま維持されることになる。

依然として図３を参照すると、比較器回路２４は、ＰＭＯＳのＰ５、Ｐ６、及びＰ７と、ＮＭＯＳのＮ３及びＮ４とを備える。上述の第１及び第２の条件にある時には、比較器は、オフになっているように説明されている。第１の条件において、Ｐ４はオンであり、Ｐ６のドレインがローに保持され、Ｐ４がオフになった後に、Ｐ６の該ドレインは、そのままとなる。第２の条件において、ＶｃｃとＶｉｎとが、ほぼ等しくなる場合を考える。ここで、Ｐ５、Ｐ６、及びＰ７とは、全て効果的にドレイン−ソース間が開回路となり、Ｎ４及びＮ５も同様となる。このことは、比較器が常にＤＣ電流を引き込むＭｏｒｒｉｌｌにおける回路とは対照となる。ＭｏｒｒｉｌｌのＭ１４は、Ｍ１２と同様に常にオンであり、独立した電力源Ｖ１が提供される。ＶｉｎとＶｃｃとが互いに近接している前記条件において、そのアービタ回路と比較器回路とが、約１００ミリボルトにまで、不確定性の窓を低減するように作用する。実質的には不確定性は、Ｎｇｕｙｅｎの発明における１．２ボルトの等価条件よりも低い。この１００ミリボルトの範囲は、バスホールド回路自身の正規の動作を妨げず、Ｖｉｎ／Ｖｃｃの差分がこの１００ミリボルトを越えると、より高いものが回路内における電圧レベルを支配することになることに留意されたい。

ＶｉｎがＶｃｃを越える任意の条件において、例えば、Ｖｃｃの電力が失われる場合には、Ｖｉｎが、Ｐ８を介してＰＲＡＩＬにおいて現われることとなり、比較器はオンになり、Ｖｉｎが、Ｐ７とＰ６とを介してＯＵＴ端子に現われることになる。この条件において、ＰＲＡＩＬを介したＶｉｎが、（この場合には不必要な、インバータのＰ１のＰＭＯＳを除く）全てのＰＭＯＳトランジスタのＮウェルに接続し、それにより、これらのＰＭＯＳトランジスタのＮウェルからソースに、ＶｉｎからＶｃｃへの漏れ経路が提供されることが防止される。

図４は、Ｖｃｃが＋３．０Ｖに設定された状態での、図１内及び図３内のそれぞれの回路について、Ｉｉｎ／Ｖｉｎグラフ４２と４４とを比較する。ＶｉｎがＶｃｃ４０を越える時には、図１の回路についてのＩｉｎ４２が、上述の漏れ経路に起因して上昇し続けるが、図３の本発明の回路についてのＩｉｎ４４は、実質的には０．００Ａにあるままであることに留意されたい。

図５は、Ｖｃｃが０．０Ｖにおける状態での同様の回路について、ＩｉｎとＶｉｎとを比較する。ここで、ＶｉｎがＭＯＳの閾値である約０．５Ｖを越える時には、図１内における回路は、（ここでもまた上述の漏れ経路を介して）電流を引き込む（５２）が、図３の回路は、何も引き込まない（５４）。

図６は、Ｖｃｃが＋１．８Ｖにある状態での、Ｎｇｕｙｅｎ回路６０と本発明の回路６２とについて、ＩｉｎとＶｉｎとを比較する。Ｎｇｕｙｅｎ回路は、図１内の回路の漏れ経路を示さない。しかしながら、Ｖｉｎが、約０．５ＶにおけるＶｃｃに近づく時には、Ｉｉｎ６０は、零に近づく（６４）。これは、Ｎｇｕｙｅｎの回路が、上述のダイオードに起因して、駆動をしなくなった区域であり、許容不可能な非対称の入力／出力の挙動を示す。本発明の回路は、そのような特性を示さず、ＶｉｎがＶｃｃ６６を越えるまでの上昇区間において良好に動作する。更にまた、Ｎｇｕｙｅｎ回路の非対称性６０と比較した、０Ｖから１．８ＶまでのＶｉｎにわたる、本発明の回路のカーブ６２の対称性に留意されたい。

上述の実施形態が、本明細書内において例として提示されており、その多くの改変と代替とが可能であることが理解されるべきである。従って、本発明は、添付の特許請求の範囲内における記載によってのみ画定されるものとして、広範囲にとらえられるべきである。

従来技術のバスホールド回路構成の回路ブロック図である。 漏れダイオードを示すＰＭＯＳの簡略化された断面図である。 本発明の一実施形態のブロック図である。 図２の更に詳細な概略図である。 従来技術と本発明とを比較した、電圧に対する入力電流のグラフである。 従来技術と本発明とを比較した、電圧に対する入力電流のグラフである。 従来技術のＮｇｕｙｅｎの回路と本発明とを比較した、電圧に対する入力電流のグラフである。

Claims (7)

1. 入力と出力とを画定するＣＭＯＳバスホールド回路であって、該バスホールド回路は、正の電力レールすなわちＶｃｃから電力供給されており、
   入力信号すなわちＶｉｎを入力部において受信して、その出力においてその補数を提供する、第１のインバータと、
   Ｖｉｎか又はＶｃｃのうちのより正のものを、擬似電力レールすなわちＰＲＡＩＬに、選択的に接続するように構成されるアービタ回路と、
   前記出力を受け取り、且つ、その補数を前記入力部に戻すように提供し、それによってＶｉｎの論理状態をラッチするか又は保持する第２のインバータであって、電力接続を画定することからなる、第２のインバータと、
   オンの時には前記電力接続をＶｃｃに接続するように、及び、オフの時には前記第２のインバータをＶｃｃから切り離すことによって前記電力接続を浮かせることを可能にするように構成されたＰＭＯＳトランジスタであって、前記ＰＭＯＳのＮウェルは前記ＰＲＡＩＬに接続され、それにより、前記ＰＭＯＳのドレインからＮウェルまでが順方向バイアスされることを防ぐことからなる、ＰＭＯＳトランジスタと、
   ＶｉｎとVｃｃとを受け取り、ＶｉｎとＶｃｃとを比較して、ＶｉｎがＶｃｃよりも大きい時にはＶｉｎに等しい制御信号を提供するように、及び、ＶｃｃがＶｉｎよりも大きい時には該制御信号を切り離してそれを浮かせることを可能にするように構成された比較器回路と、
   Ｖｉｎが論理ローの時にはオンであり及び前記制御信号をローに引っぱり、Ｖｉｎが論理ローでない時にはオフであることからなる、スイッチ
   とを備え、
   前記バスホールド回路はＤＣ電流を引き込まず、ＶｉｎがＶｃｃよりも大きい時には、漏れ電流がＶｉｎから引き込まれないことからなる、バスホールド回路。
2. 前記アービタ回路が、ドレインとＮウェルとが互いに接続された状態の２つのＰＭＯＳトランジスタを備える、請求項１に記載のバスホールド回路。
3. 前記スイッチは、ＰＭＯＳトランジスタであり、該ＰＭＯＳトランジスタのゲートは、Ｖｉｎに接続されており、該ＰＭＯＳトランジスタのソースは、前記制御信号に接続されている状態であることからなる、請求項１に記載のバスホールド回路。
4. 前記比較器は、
   第１のＰＭＯＳであって、該第１のＰＭＯＳのソースがＶｉｎに接続され、且つ、該第１のＰＭＯＳのゲートがＶｃｃに接続されることからなる、第１のＰＭＯＳと、
   第２のＰＭＯＳであって、該第２のＰＭＯＳのソースが、前記第１のＰＭＯＳのドレインに接続され、該第２のＰＭＯＳのゲートがＶｃｃに接続され、該第２のＰＭＯＳのドレインが前記制御信号に接続されることらなる、第２のＰＭＯＳと、
   第３のＰＭＯＳであって、該第３のＰＭＯＳのソースが、前記第２のＰＭＯＳのソースに接続され、該第３のＰＭＯＳのゲートが、Ｖｉｎに接続されることからなる、第３のＰＭＯＳと、
   第１のＮＭＯＳであって、該第１のＮＭＯＳのドレインが、前記第２のＰＭＯＳのドレインに接続され、該第１のＮＭＯＳのソースが、電力リターンに接続されることからなる、第１のＮＭＯＳと、
   第２のＮＭＯＳであって、該第２のＮＭＯＳのドレインが、前記第３のＰＭＯＳのドレインに接続され、該第２のＮＭＯＳのゲートが、該第２のＮＭＯＳのドレインと前記第１のＮＭＯＳのゲートとに接続され、該第２のＮＭＯＳのソースが、前記電力リターンに接続されることからなる、第２のＮＭＯＳ
   とを備え、
   前記第１、第２、及び第３のＰＭＯＳトランジスタの前記Ｎウェルが、全て前記ＰＲＡＩＬに接続されており、
   前記第１、第２、及び第３のＰＭＯＳトランジスタと、前記第１及び第２のＮＭＯＳトランジスタとが、比較器回路を形成しており、
   ＶｉｎがＶｃｃよりも大きい時には、前記制御信号がＶｉｎに接続され、ＶｃｃがＶｉｎよりも大きい時には、前記制御信号が接続されず浮かされ、更に、
   ＶｉｎとＶｃｃとが互いに近い時には、前記比較器の不確定性が、約１００ミリボルトの差に制限されることからなる、請求項１に記載のバスホールド回路。
5. 入力部と出力部とを画定するバスホールド回路であって、該バスホールド回路は、正の電力レールすなわちＶｃｃから電力供給されており、
   入力信号すなわちＶｉｎを入力部において受信して、出力部においてその補数を提供するための、手段と、
   Ｖｉｎか又はＶｃｃのうちのより正のものを、擬似電力レールすなわちＰＲＡＩＬに、選択的に接続する手段と、
   前記出力を受け取り、且つ、その補数を前記入力部に戻すように提供し、それによってＶｉｎの論理状態をラッチするか又は保持するための、インバータ手段と、
   前記インバータ手段をＶｃｃに接続するための、及び切り離すための手段であって、該切り離された時には、前記インバータ手段が浮くことからなる、手段と、
   ＶｉｎをＶｃｃと比較するための、及びＶｉｎがＶｃｃよりも大きい時にはＶｉｎに等しい制御信号を提供するための、及びＶｃｃがＶｉｎよりも大きい時には該制御信号を切り離して、それを浮かせることを可能にするための、手段と、
   Ｖｉｎが論理ローの時には、前記制御信号をローに引っぱるための、手段
   とを備え、
   前記バスホールド回路はＤＣ電流を引き込まず、ＶｉｎがＶｃｃよりも大きい時には、漏れ電流がＶｉｎから引き込まれないことからなる、バスホールド回路。
6. 入力バス信号を保持するための、及び該信号か又はその補数を出力するための、プロセスであって、
   入力信号すなわちＶｉｎを入力部において受信して、その補数を提供し、
   Ｖｉｎか又はＶｃｃのうちのより正のものを、擬似電力レールすなわちＰＲＡＩＬに、選択的に接続し、
   出力を受け取り、且つ、その補数を前記入力部に戻すように提供し、それによってＶｉｎの論理状態をラッチするか又は保持するためのインバータを画定し、
   前記インバータをＶｃｃに接続し且つ切り離し、切り離された時には前記インバータ手段が浮き、
   ＶｉｎをＶｃｃとを比較し、及びＶｉｎがＶｃｃよりも大きい時にはＶｉｎに等しい制御信号を提供し、及びＶｃｃがＶｉｎよりも大きい時には該制御信号を切り離すためにそれを浮かせることを可能にし、
   Ｖｉｎが論理ローの時には、前記制御信号をローに引っぱり、
   ＶｉｎがＶｃｃよりも高い時には、ＤＣ電流を引き込まず及び漏れ電流を引き込まないように前記プロセスを構成する、
   といったステップを含むことからなる、プロセス。
7. 請求項１において画定された１つか又は複数のバスホールド回路を含む、コンピュータシステム。

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