KR101069085B1 - 파워 다운 및 과전압 허용 한계를 가진 버스 홀드 회로 - Google Patents

파워 다운 및 과전압 허용 한계를 가진 버스 홀드 회로 Download PDF

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Abstract

DC 전류를 인출하지 않고 과전압 내성인 CMOS 구성요소들의 버스 홀드 회로가 기술된다. 입력 전압이 버스 홀드 회로 공급 전압보다 더 높은 경우 입력으로부터 누설전류가 인출되지 않는다. 버스 홀드 회로 내에서 Vin 로직을 래치하기 위하여 피드백 인버터가 이용된다. Vin이 낮은 경우에는, PMOS 스위치의 게이트를 로우로 구동하여 그것을 턴온시키는 제1 스위치를 턴온한다. PMOS 스위치는 피드백 인버터의 전력 접속을 Vcc에 접속한다. 게이트는 로우를 유지하여, Vin이 증가함에 따라 PMOS 스위치가 턴온을 유지하도록 한다. 제1 스위치는 턴오프 되지만, Vin이 Vcc를 초과할 때까지 PMOS 스위치의 게이트는 로우를 유지한다. 그 시점에, 비교기는 PMOS의 게이트를 Vin으로 구동하여 PMOS 스위치를 분로(shunting off)시킨다. 중재기 회로는 비교기 및 중재기 회로 내의 PMOS 스위치의 N웰 및 다른 PMOS 구성요소들을 바이어스하기 위하여 Vcc 및 Vin중 더 높은 것을 선택한다. 이 바이어싱은 N웰이 절대로 순방향 바이어스되지 않아서, Vin으로부터의 누설을 방지하는 것을 확실하게 한다.
Figure R1020057024786
중재기 회로, 버스 홀드 회로, 비교기, PMOS, N웰

Description

파워 다운 및 과전압 허용 한계를 가진 버스 홀드 회로{BUS HOLD CIRCUIT WITH POWER-DOWN AND OVER-VOLTAGE TOLERANCE}
본 발명은 버스 드라이버 회로에 관한 것으로서, 구체적으로는 입력 신호의 소스가 하이 임피던스 상태를 나타낼 때 출력 로직 상태를 유지하는 버스 홀드 회로에 관한 것이며, 보다 구체적으로는 과전압을 허용하고 파워 다운시 누설 경로를 생성하지 않으며 DC 전력 및 성분을 절약하는 CMOS 버스 홀드 회로에 관한 것이다.
종래의 버스 홀드 회로는 입력 접속부 상에 하이 임피던스 부하를 제공하면서 입력 접속부로부터 데이타를 래치한다. 종래의 버스 홀드 회로는 파워 다운 허용 한계도 과전압 허용 한계도 갖지 않았으며, 이러한 환경에서는 장애 또는 허용 불능 상태가 발생할 수 있다. 예를 들어 +5V 로직 시스템이 +3.3V 시스템과 인터페이스할 때, 또는 순간적으로 심한 입력 신호 오버슈트가 발생할 때, 과전압이 발생하게 된다. 파워 다운 상황은 예를 들어 보수 관리를 위해, 또는 배터리 수명을 보존하기 위해 시스템의 일부에 전력이 공급되지 않을 때 발생한다. 이러한 상황에서는 누설 전류는 허용할 수 없을 정도로 입력 신호를 로드할 수 있다. 본 발명은 이러한 한계를 다룬다.
도 1A는 종래 회로의 하나의 한계를 나타낸다. 회로 인버터 출력은 입력 데 이타를 래치하여 홀드하기 위해 인버터 PMOS 및 NMOS를 통해 후위 접속(connected back)된다. 그러나, 검사에 의하면, 입력 신호가 +5V 로직 레벨에서 구동되지만 Vcc가 +3.3V(또는 +1.8V)일 때, 드레인을 통해 D1으로 표시된 N웰 다이오드로의 누설 경로가 존재하게 된다. 입력 전압이 Vcc를 초과하는 경우, 입력 신호 접속부로부터 바람직하지 않은 전류가 인출되며, 래치 회로가 오동작할 수 있다. 도 1B는 PMOS 소자의 단면도에서의 N웰-소스 누설 경로, 즉 D1으로 표시된 누설 다이오드를 나타낸다.
다른 발명들은 종래의 버스 홀드 회로의 몇몇 단점을 다루었다. Nguyen 등의 미국 특허 제5,828,233호는 파워 다운 및 과전압 보호 허용 한계를 제공하는 회로를 기술하고 있다. Nguyen은 수동 소자들, 및 병렬 애노드-캐소드 배열된 2개의 다이오드 접속 NMOS 트랜지스터 N3 및 N4를 사용한다. 이들 다이오드 접속 트랜지스터 각각은 회로가 응답하기 전에 극복해야 하는 약 0.6V 강하를 나타낸다. 다이오드들은 병렬로 접속되어 있으므로, 회로 동작이 미결정이고 모호하며 비대칭인 약 1.2V 구역(온 상태인 하나의 다이오드에서 온 상태인 다른 다이오드까지)이 존재한다. 이러한 1.2V 범위는 허용될 수 없다. 여기서 비대칭은 버스 홀드 회로의 동작이 상이한 입력 구동 신호들에서 현저하게 다른 표시/구동/잡음 레벨 파라미터들을 나타낸다는 것을 의미하도록 정의된다.
Hinterscher의 미국 특허 제6,097,229호는 파워 다운을 허용하지만 파워 업 또는 과전압 허용 한계를 갖지 않는 회로를 기술하고 있다.
본 출원과 함께 일반 소유하고 있는 Morrill의 미국 특허 제6,150,845호는 파워 다운 및 과전압 허용 한계 양자를 가지며 입출력 핀들로부터의 누설을 방지하는 버스 홀드 회로를 기술하고 있다. 그러나, 이 회로는 바람직하지 않게도, 과전압 발생을 감지하기 위하여 많은 소자를 포함하며 DC 전력을 소비한다.
Nguyen, Hinterscher 및 Morrill 특허들 각각은 본 명세서에 참고되어 있다.
본 발명의 목적은 컴퓨터, 통신, 인터페이싱에서, 그리고 일반적으로 대칭적 동작이 바람직하고 파워 다운 및 과전압 허용 한계, 소자들의 경제성을 가지며 사실상 어떠한 DC 전력 소비도 나타내지 않는 사실상 임의의 디지탈 시스템에서 사용할 수 있는 버스 홀드 회로를 제공하는 데 있다.
<발명의 요약>
전술한 배경 설명에 비추어, 본 발명은 종래 기술의 한계를 해결하는 Vcc 급전 버스 홀드 회로를 제공한다.
본 발명은 제2 인버터에 선택적으로 급전하는 제1 PMOS 소자를 포함하는 래칭 피드백 인버터를 구비한 CMOS 인버터를 제공한다. 이 제1 PMOS 소자의 N웰은 유사 전력 레일 또는 PRAIL에 접속된다. 중재기 회로가 입력 전압 또는 Vcc 중 보다 포지티브한 전압을 PRAIL에 접속시킨다. 이러한 배열은 Vin이 Vcc를 초과하는 경우 제1 PMOS 소자의 드레인-N웰 접합이 순방향으로 바이어스되는 것을 방지한다.
Vin이 Vcc보다 전위가 높을 때 비교기 회로가 Vin의 제어 신호를 제공한다. 비교기 회로는 Vcc가 더 높을 때 제어 신호를 차단하여 제어 신호가 플로트(float)하게 한다. Vin이 로우일 때, 제2 PMOS 스위치가 제어 신호를 로우 상태가 되게 한다.
버스 홀드 회로 내의 PMOS 소자의 N웰은 중재기 회로에 의해 제공되는 PRAIL에 접속되어, Vin이 Vcc를 초과할 때 PMOS 소자들 중 어느 것도 누설 경로를 형성하지 않게 된다.
전체 버스 홀드 회로와 함께 동작하는 비교기 회로, 제1 PMOS 소자 및 제2 PMOS 스위치는 Vcc와 Vin 사이의 불확실성(uncertainty)의 윈도우를 약 100mV로 줄인다.
아래의 상세한 설명은 실시예, 도면 및 이용 방법을 참조하여 진행되지만, 본 발명을 이들 실시예 및 이용 방법으로 한정하려는 의도는 없다는 것을 당업자는 이해할 것이다. 오히려, 본 발명은 광범위하며, 첨부된 청구범위에서 설명되는 것으로만 한정되는 것이 의도된다.
아래의 발명의 상세한 설명은 다음과 같은 첨부 도면을 참조한다.
도 1A는 종래의 버스 홀드 회로의 회로 블록도.
도 1B는 누설 다이오드를 나타내는 PMOS의 개략도.
도 2는 본 발명의 일 실시예의 블록도.
도 3은 도 2의 상세도.
도 4 및 5는 종래 기술과 본 발명을 비교하는 입력 전류 대 전압을 나타내는 도면.
도 6은 종래의 Nguyen 회로와 본 발명을 비교하는 입력 전류 대 전압을 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명*
20: 중재기 회로 24: 비교기
26: 인버터 출력 28: 인버터
도 2는 본 발명의 어프로치를 블록 형태로 도시하고 있다. 이 회로에서, PRAIL로 지칭되는 별도의 전력 접속은 후술하는 바와 같이 PRAIL 중재기 회로(20)로부터 판정되는 바대로 Vin 또는 Vcc 중 더 높은 것으로 버스 홀드 회로의 일부에전력을 공급하도록 배치된다. 이 블록도에서, P3는 N2 및 P2로 구성되는 래칭 인버터에 Vcc를 접속시킨다. Vin이 Vcc를 초과하는 경우에, P3는 턴 오프되어, 도 1a에 관해 설명된 바와 같이 Vin으로부터 Vcc로 누설 전류가 흐르는 것을 방지한다. PRAIL은 Vin이 Vcc 보다 큰 경우에 Vin으로부터 Vcc로의 누설 경로를 제거하는 PMOS 트랜지스터의 N웰에만 전력을 공급한다는 점에 유의하기 바란다.
도 2에 관해, 세 가지 조건이 검사된다.
첫 번째로, Vin이 로직 로우에 있는 경우인 "정상(normal)" 조건이다. 이 조건에서, Vcc는 중재기 회로(arbiter circuit, 20)를 통해 PRAIL상에 나타나며, P4는 턴 온되어 P3의 게이트를 로우로 구동하여 턴 온시킨다. Vcc는 P2 및 N2를 포함하는 피드백 인버터에 P2의 소스를 통해 전력 공급한다. 이 조건하에서, 비교기(24)는 오프되고, OUT 신호는 (후술하는 바와 같이) 비교기 회로에 대해 "플로팅(floating)" 또는 비구동된다. 인버터(28) 출력 Vout(26)은 하이이고, N2는 R1을 통해 Vin을 로우로 래칭중이다. 이 래치는 Vin을 소싱하는 회로가 하이 임피던스 조건을 나타내는 경우 버스 홀드 회로에 데이터를 보존한다. Vin이 여전히 Vcc 및 PMOS 임계값 보다 낮으면서 하이로 되면, 인버터 출력(26)은 로우로 되어 P2를 턴 온하고 N2를 턴 오프한다. Vcc는 P3를 통해 P2의 드레인에 나타나고, R0 및 R1을 통해 회로를 하이로 래치한다. 래치 정보는 입력이 하이 임피던스 상태로 진입하면 다시 보존된다.
두 번째로, Vin이 Vcc와 거의 동일하지만 Vcc를 초과하지 않을 때까지 Vin이 상승하는 경우를 고려한다. PRAIL은 Vcc에서 유지되고, 비교기는 오프를 유지하고, P4는 오프이지만, P3는 온을 유지한다. P3은 그 게이트가 P4에 의해 로우로 유지되었기 때문에 온을 유지하고, OUT 신호(22)는 하이 임피던스를 유지하여 P3 게이트 커패시턴스에 전하를 제공하는 어떠한 것도 존재하지 않는다. P3 게이트는 로우를 유지하여 P3을 온 상태 유지하며, Vcc는 여전히 피드백 인버터에 전원을 공급한다.
세 번째로, Vin이 Vcc를 초과해서 상승하는 경우를 고려한다. 이 조건에서, Vin은 PRAIL 중재기 회로(20)를 통해 PRAIL상에 나타난다. 비교기는 이제 턴 온되어 Vin으로 OUT 신호를 구동한다. Vin은 P3의 게이트에 나타나 P3를 턴 오프하여 Vcc로부터 P2의 소스를 접속해제시킨다. 하지만, 도 1에 도시된 누설 경로와 비교해보면, PMOS 트랜지스터의 N웰은 Vin 레벨에서 유지되어 어떠한 N웰-소스 접합도 순방향 바이어스되지 않는다. 이러한 조건에서, 누설 경로는 존재하지 않을 것이다. Vcc가 0 V로 되면, (0V 초과의) Vin 신호가 나타나는 경우에 어떠한 누설 경로도 존재하지 않을 것이다.
도 3은 도 2의 더욱 상세한 회로도이다. P8 및 P9의 중재기 회로(20)는 PRAIL을 구동시킨다. N1 및 P1은 인버터(28)를 형성하고, P2 및 N2는 R0 및 R1을 통해 Vin을 구동시키는 피드백 혹은 래칭 인버터를 형성한다. R0 및 R1이 적합한 동작을 위해 필요치 않지만, R0 및 R1은 버스 홀드 버퍼의 동작이 더 대칭적(symmetrical)이 되도록 동작한다는 것이 발견되었다는 점에 유의하기 바란다. 비교기 회로가 더 상세히 도시되어 있다. 전술한 첫 번째 조건에서, Vin이 로직 로우(Vcc보다 적음)인 경우에, 비교기 회로(24)는 오프되고, OUT 신호는 비교기로부터 비구동된다(하이 임피던스). 이러한 조건에서, Vout은 하이이고, 인버터 P2/N2를 통해 Vin을 로우로 유지한다.
전술한 두 번째 조건에서, Vin이 Vcc와 거의 동일하지만 초과하지 않게 상승하는 경우에, 비교기는 오프를 유지하고, OUT는 비구동된다. Vout 신호는 P2를 턴 온하는 로우이다. P3 게이트는 로우를 유지하고, Vin은 R1, R0, P2 및 P3를 통해 Vcc에 하이로 풀링된다.
도 3을 계속 참조하면, Vin이 Vcc보다 큰, 전술한 세 번째 조건에서, 비교기는 P6의 드레인 및 P3의 게이트가 Vin에 있는 경우 온인 것으로 설명되었다. 여기서, P6 및 P7은 온이고, P6의 드레인에서 Vin까지 커패시턴스를 충전하기 위해 Vin을 통해 얼마간의 소량 전류를 인출(draw)할 것이다. P4는 오프인데, 그 게이트 및 소스 모두가 Vin에 있기 때문이고, P3는 오프인데, 그 게이트가 Vin에 있고 그 소스가 더 낮은 전압 Vcc에 있기 때문이다. Vout는 N1을 통해 로우로 되어, P2를 턴 온한다. Vin이 Vcc 보다 크기 때문에, PRAIL은 Vin에 있고, P3의 N웰은 Vin에 있어서, P2의 N웰 다이오드는 턴 온되지 않는다. 이 경우에, P3의 드레인은 R1 및 R0을 통해 Vin으로 구동될 것이다.
PRAIL 중재기 회로(20)에서, P8 및 P9는 교차 결합 방식으로 하나의 게이트 및 나머지 하나의 소스에 대한 공통 신호를 갖는다. 각각의 PMOS의 N웰이 드레인에 접속된다는 점에 유의하기 바란다. 이것은 더 높은 소스 전압보다 낮은 다이오드 드롭 최대치(diode drop maximum)에서 어느 하나의 PMOS의 소스-N웰 다이오드 를 통해 드레인에서 전압을 유지할 것이다. 하지만, Vcc 또는 Vin 중 어느 하나가 관련 PMOS, P8 또는 P9의 임계값 보다 낮다면, Vcc 또는 Vin 중 더 높은 것이 PRAIL에서 다이오드 드롭 없이 제공될 것이다. 중요한 것은, PRAIL로부터 DC 전류를 인출하는 어떠한 구성요소도 존재하지 않는다. 그래서, PRAIL이 P9를 통해 Vcc에 있고, P9는 Vin 상승에 의해 턴 오프되면, PRAIL은 여전히 Vcc에 있다. 이와 유사하게, PRAIL이 P8를 통해 Vin에 있다면, 여전히 그곳에 위치할 것이다.
계속 도 3을 참조하면, 비교기 회로(24)는 PMOS P5, P6, P7, 그리고 NMOS N3 및 N4를 포함한다. 전술한 첫 번째 및 두 번째 조건에서, 비교기는 오프되는 것으로 설명되었다. 첫 번째 조건에서, P4는 P6의 드레인을 로우로 홀드하는 중이고, P6의 드레인은 P4가 오프된 후에도 그 상태를 유지한다. 두 번째 조건에서, Vcc 및 Vin이 거의 동일하다고 고려된다. 여기서, P5, P6 및 P7 모두는 N4 및 N5에서와 같이 드레인에서 소스로의 효과적인 개방 회로이다. 이점은 비교기가 언제나 DC 전류를 인출하는 Morrill에서의 회로에 대비된다. Morrill의 M14는 M12와 같이 언제나 온이고, 독립 전원 V1이 제공된다. Vin 및 Vcc가 서로 근접한 조건에서, 중재기 회로 및 비교기 회로는 불확실성 윈도우를 대략 100mV로 감소시키도록 동작한다. Nguyen 발명에서는 실질적으로 1.2V의 동등 조건보다 낮은 불확실성이 존재한다. 이러한 100mV 범위는 버스 홀드 회로 자체의 적합한 동작을 방해하지 않고, Vin/Vcc 차이가 이 100mV를 초과한다면, 더 높은 것이 이 회로에서 전압 레벨을 좌우할 것이라는 점에 유의하기 바란다.
Vin이 Vcc를 초과하는 임의의 조건에서, 예를 들어, Vcc 파워가 손실되었다면, Vin은 P8을 통해 PRAIL에서 나타날 것이고, 비교기는 온되고, Vin은 P7 및 P6을 통해 OUT 터미널에서 나타날 것이다. 이 조건에서, Vin은 PRAIL을 통해 (필요치 않은 경우 인버터 P1 PMOS를 제외한) 모든 PMOS 트랜지스터의 N웰을 접속시켜, 이 PMOS 트랜지스터의 N웰-소스(N-well to source)가 Vin으로부터 Vcc로 누설 경로를 제공하는 것을 방지한다.
도 4는 제각기 Vcc가 +3.0V로 설정된 Vcc 세트를 갖는 도 1 및 도 3의 회로에 대한 Iin/Vin 트레이스 42 및 44를 비교한다. Vin이 Vcc를 초과하는 경우(40)에, 도 1의 회로에 대한 Iin 42는 전술한 누설 경로로 인해 계속해서 상승하는 반면에, Iin 44는 도 3의 본 발명 회로에 대해 실질적으로 0.00A를 유지한다.
도 5는 0.0V에서 Vcc를 갖는 동일한 회로에 대한 Iin 및 Vin을 비교한다. 여기서, Vin이 대략 0.5V의 MOS 임계값을 초과하는 경우에, 도 1의 회로는 (다시 전술한 누설 경로를 통해) 전류 52를 인출하는 반면에, 도 3의 회로는 아무것도 인출하지 않는다(54 참조).
도 6은 +1.8V에서 Vcc를 갖는 본 발명 회로 62 및 Nguyen 회로 60에 대한 Iin 및 Vin을 비교한다. Nguyen 회로는 도 1 회로의 누설 경로를 나타내지 않는다. 하지만, Vin이 Vcc의 대략 0.5V내로 접근하는 경우에, Iin 60은 제로에 접근한다(64). 이것은 Nguyen의 회로가 전술한 다이오드로 인해 그 구동을 상실하는 존이며, 수용할 수 없는 비대칭 입력/출력 행동을 나타낸다. 본 발명 회로는 이러한 특성을 전혀 나타내지 않으며, Vin이 Vcc를 초과할 때(66)까지 잘 동작한다. 또한, Vin이 0부터 1.8V까지 트래버스하는 본 발명 회로의 곡선 대칭성(62)은 Nguyen 회로의 비대칭성(60)과 비교된다.
전술한 실시예들은 본 명세서에서 예시로서 제시되었으며, 그 실시예들에 대한 다양한 수정 및 변경이 가능하다는 점을 알아야 한다. 따라서, 본 발명은 다음에 첨부된 청구범위에 진술된 바로만 한정되는 것으로 넓게 해석되어져야 한다.

Claims (7)

  1. 포지티브 전력 레일 Vcc로부터 전력이 공급되며, 입력 및 출력을 정의하는 CMOS의 버스 홀드 회로로서,
    상기 입력에서 입력 신호 Vin을 수신하고 그 입력 신호의 보수(complement)를 상기 출력에서 제공하는 제1 인버터,
    유사 전력 레일 또는 PRAIL에 Vin 또는 Vcc중 보다 포지티브인 것을 선택적으로 접속하도록 배치된 중재기 회로(arbiter circuit),
    전력 접속을 정의하며, 상기 출력을 수신하고 그 출력의 보수를 다시 상기 입력으로 제공하여 Vin의 로직 상태를 래칭 또는 홀딩하는 제2 인버터,
    온인 경우, 상기 전력 접속을 Vcc에 접속하고, 오프인 경우 상기 제2 인버터를 Vcc로부터 분리하여, 상기 전력 접속이 플로트되는 것을 허용하도록 배치된 PMOS 트랜지스터 ― PMOS N웰은 상기 PRAIL에 접속되어, PMOS 드레인과 N웰이 순방향 바이어스되는 것을 방지함 ―,
    Vin을 수신하여 Vcc와 비교하고, Vin이 Vcc보다 높은 경우 Vin과 동일한 제어 신호를 제공하며, Vcc가 Vin보다 높은 경우, 상기 제어 신호를 분리하여 상기 제어 신호가 플로트되는 것을 허용하도록 배치된 비교기 회로, 및
    Vin이 로직 로우인 경우에는 온이고 상기 제어 신호를 로우로 풀링(pull)하며, Vin이 로직 로우가 아닌 경우에는 오프인 스위치
    를 포함하며,
    상기 버스 홀드 회로는 DC 전류를 인출하지 않고, Vin이 Vcc보다 더 높은 경우에는 Vin으로부터 누설전류가 인출되지 않는 버스 홀드 회로.
  2. 제1항에 있어서,
    상기 중재기 회로는 드레인들과 N웰들이 함께 접속된 두개의 PMOS 트랜지스터를 포함하는 버스 홀드 회로.
  3. 제1항에 있어서,
    상기 스위치는 게이트가 Vin에 접속되고 소스가 상기 제어 신호에 접속되는 PMOS 트랜지스터인 버스 홀드 회로.
  4. 제1항에 있어서,
    상기 비교기는,
    소스가 Vin에 접속되고 게이트가 Vcc에 접속되는 제1 PMOS,
    소스가 상기 제1 PMOS의 드레인에 접속되고 게이트가 Vcc에 접속되며, 드레인이 상기 제어 신호에 접속되는 제2 PMOS,
    소스가 상기 제2 PMOS의 소스에 접속되고 게이트가 Vin에 접속되는 제3 PMOS,
    드레인이 상기 제2 PMOS의 드레인에 접속되고 소스가 전력 리턴에 접속되는 제1 NMOS,
    드레인이 상기 제3 PMOS의 드레인에 접속되고, 게이트가 자신의 드레인 및 상기 제1 NMOS의 게이트에 접속되며, 소스가 상기 전력 리턴에 접속되는 제2 NMOS
    를 포함하며,
    상기 제1, 제2 및 제3 PMOS 트랜지스터의 N웰들은 모두 상기 PRAIL에 접속되고,
    상기 제1, 제2 및 제3 PMOS 트랜지스터들 및 상기 제1 및 제2 NMOS 트랜지스터들은 비교기 회로를 형성하며, Vin이 Vcc보다 100 밀리볼트를 초과하여 더 높은 경우 상기 제어 신호는 Vin에 접속되고, Vcc가 Vin보다 100 밀리볼트를 초과하여 더 높은 경우 상기 제어 신호가 접속되지 않고 플로트되는 버스 홀드 회로.
  5. 포지티브 전력 레일 Vcc로부터 전력이 공급되며, 입력 및 출력을 정의하는 버스 홀드 회로로서,
    상기 입력에서 입력 신호 Vin을 수신하고 그 입력 신호의 보수를 상기 출력에서 제공하기 위한 수단,
    유사 전력 레일 또는 PRAIL에 Vin 또는 Vcc중 보다 포지티브인 것을 선택적으로 접속하기 위한 수단,
    상기 출력을 수신하고 그 출력의 보수를 다시 상기 입력에 제공하여, Vin의 로직 상태를 래칭 또는 홀딩하기 위한 인버터 수단,
    Vcc에 상기 인버터 수단을 접속하고 분리하기 위한 수단 - 분리된 경우 상기 인버터 수단은 플로트됨 -,
    Vin을 Vcc와 비교하고, Vin이 Vcc보다 높은 경우 Vin과 동일한 제어 신호를 제공하며, Vcc가 Vin보다 높은 경우 상기 제어 신호를 분리하여 상기 제어 신호가 플로트되는 것을 허용하기 위한 수단, 및
    Vin이 로직 로우인 경우 상기 제어 신호를 로우로 풀링하기 위한 수단
    을 포함하고,
    상기 버스 홀드 회로는 DC 전류를 인출하지 않으며, Vin이 Vcc보다 높은 경우 Vin으로부터 누설 전류가 인출되지 않는 버스 홀드 회로.
  6. 입력 버스 신호를 홀딩하고 상기 신호 또는 상기 신호의 보수를 출력하기 위한 프로세스로서,
    입력에서 입력 신호 Vin을 수신하고 그 입력 신호의 보수를 제공하는 단계,
    유사 전력 레일 또는 PRAIL에 Vin 또는 Vcc 중 보다 포지티브인 것을 선택적으로 접속하는 단계,
    상기 출력을 수신하고 그 출력의 보수를 다시 상기 입력으로 제공하여 Vin의 로직 상태를 래칭 또는 홀딩하기 위한 인버터를 정의하는 단계,
    Vcc에 상기 인버터를 접속하고 분리하는 단계 - 분리된 경우 상기 인버터 수단은 플로트됨 -,
    Vin과 Vcc를 비교하고, Vin이 Vcc보다 높은 경우 Vin과 동일한 제어 신호를 제공하며, Vcc가 Vin보다 높은 경우 상기 제어 신호를 분리하여 상기 제어 신호가 플로트되는 것을 허용하는 단계, 및
    Vin이 로직 로우인 경우 상기 제어 신호를 로우로 풀링하는 단계,
    Vin이 Vcc보다 높은 경우 DC 전류 및 누설 전류를 인출하지 않도록 상기 프로세스를 구성하는 단계
    를 포함하는 프로세스.
  7. 제1항에 정의된 버스 홀드 회로들 중 하나 이상의 버스 홀드 회로를 포함하는 컴퓨터 시스템.
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