JPH05160681A - 電子式フリップフロップ回路 - Google Patents

電子式フリップフロップ回路

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JPH05160681A
JPH05160681A JP4138711A JP13871192A JPH05160681A JP H05160681 A JPH05160681 A JP H05160681A JP 4138711 A JP4138711 A JP 4138711A JP 13871192 A JP13871192 A JP 13871192A JP H05160681 A JPH05160681 A JP H05160681A
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flop circuit
clock signal
flip
input terminal
storage element
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JP4138711A
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Hendrikus J M Veendrick
ヨセフィウス マリア フェーンドリック ヘンドリカス
Den Elshout Andreas A J M Van
アントニウス ヨハネス マリア ファン デン エルショウト アンドレアス
Cornelis M Huizer
マリヌス フイツェル コルネリス
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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Abstract

(57)【要約】 【目的】 フリップフロップ回路がゆるやかなクロック
信号縁部及びクロックスキューに感応せず、データ入力
端子におけるデータが第１及び第２伝達ゲートを同時に
通過して直接データ出力端子に伝達されるのを防止する
ことにある。 【構成】 第１伝達ゲート４と、第１記憶素子５，６
と、第２伝達ゲート10〜13と、第２記憶素子７，８とを
具え、第２伝達ゲートがゆるやかなクロック信号縁部及
びクロックスキューに対する感度を低減させる手段10,
11を有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ入力端子、デー
タ出力端子及びクロック信号入力端子と、クロック信号
による制御の下でデータをデータ入力端子から第１記憶
素子の入力端に伝達する第１伝達ゲートと、クロック信
号による制御の下でデータを第１記憶素子の出力端から
第２記憶素子の入力端に伝達する第２伝達ゲートと、を
具える電子式フリップフロップ回路であって、第２記憶
素子の出力端が前記のデータ出力端子を構成し、前記の
第１及び第２伝達ゲートが同じクロック信号により直接
駆動さるようになっている当該電子式フリップフロップ
回路に関するものである。本発明は、このような電子式
フリップフロップ回路を有する集積回路にも関するもの
である。
【０００２】
【従来の技術】この種類の電子式フリップフロップ回路
は米国特許第4,390,987 号明細書に記載されており既知
である。この従来の回路は後に図面の図１につき説明す
るようにＰＭＯＳトランジスタ(22)の形態の第１伝達ゲ
ートとＮＭＯＳトランジスタ(34)の形態の第２伝達ゲー
トとを具えており、これら双方のトランジスタはクロッ
ク信号(46)により駆動される。フリップフロップ回路が
クロック信号の縁部に対して極めて高速に動作すると、
クロック信号の縁部の中途で透過状態、すなわちフリッ
プフロップ回路のデータ入力端子におけるデータがデー
タ出力端子に直接伝達される状態が生じる。このこと
は、フリップフロップ回路を有する回路の論理状態を間
違ったものとするということを意味する。いわゆる“ク
ロックスキュー”によっても論理状態を間違ったものと
するおそれがある。その理由は、直列接続された２つの
フリップフロップ回路を２つのクロック信号により異な
るクロック信号路を経て駆動すると、第２フリップフロ
ップ回路のクロック信号のクロックパルスが第１フリッ
プフロップ回路のクロック信号の対応するクロックパル
スよりもわずかに遅れて到達するおそれがある為であ
る。この場合、第２フリップフロップ回路がまだ完全に
現在の論理状態に達していない間に第１フリップフロッ
プ回路が既に次の論理状態に達してしまう。従って、第
２フリップフロップ回路が早期に次の論理状態をとって
しまう。更に、既知のフリップフロップ回路には、ＰＭ
ＯＳトランジスタ(22)が大きなしきい値電圧損失を呈す
るという重大な欠点がある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、特
に、ゆるやかなクロック縁部及びクロックスキューに感
応しない改善した電子式フリップフロップ回路を提供せ
んとするにある。
【０００４】
【課題を解決するための手段】本発明は、データ入力端
子、データ出力端子及びクロック信号入力端子と、クロ
ック信号による制御の下でデータをデータ入力端子から
第１記憶素子の入力端に伝達する第１伝達ゲートと、ク
ロック信号による制御の下でデータを第１記憶素子の出
力端から第２記憶素子の入力端に伝達する第２伝達ゲー
トと、を具える電子式フリップフロップ回路であって、
第２記憶素子の出力端が前記のデータ出力端子を構成
し、前記の第１及び第２伝達ゲートが同じクロック信号
により直接駆動さるようになっている当該電子式フリッ
プフロップ回路において、前記の第２伝達ゲートが、第
１記憶素子から第２記憶素子へのデータの伝達時間を延
期する手段を具えていることを特徴とする。
【０００５】本発明によれば、クロック縁部が比較的緩
やかである場合でもフリップフロップ回路に透過状態を
生ぜしめない。従って、フリップフロップ回路のデータ
入力端子からデータ出力端子にデータが直ちに供給され
ることがなくなる。更に、上述したクロックスキュー問
題も回避される。
【０００６】本発明による電子式フリップフロップ回路
では、前記の手段がＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとを有し、これらトランジスタのゲートが第
１記憶素子の出力端に接続され、これらトランジスタの
ドレインが第２記憶素子の入力端に接続され、前記のＰ
ＭＯＳトランジスタのソースが他のＰＭＯＳトランジス
タのドレインに接続され、この他のＰＭＯＳトランジス
タのソースが電源電圧ラインに接続され、この他のＰＭ
ＯＳトランジスタのゲートが前記のクロック信号入力端
子に接続され、前記のＮＭＯＳトランジスタのソースが
他のＮＭＯＳトランジスタのドレイン及びゲートに接続
され、この他のＮＭＯＳトランジスタのソースが前記の
クロック信号入力端子に接続されているようにするのが
好適である。この構成では、チップ表面積がわずかで足
り、極めて有効であるということを確かめた。更に本例
の場合、第２伝達ゲートにまたがっていかなるしきい値
電圧損失も殆ど生ぜず、第１伝達ゲート（ＮＭＯＳトラ
ンジスタ４）にまたがって生じるしきい値電圧損失は許
容しうる程度に小さくなるという利点が得られる。
【０００７】本発明の電子式フリップフロップ回路では
更に、前記の第２記憶素子の出力端に追加の反転素子を
接続するのが好適である。このようにすることにより、
フリップフロップ回路のデータ出力端子に非反転信号を
生じる。この反転素子はバッファとしても作用する。
【０００８】本発明の電子式フリップフロップ回路では
更に、前記のクロック信号入力端子に追加の反転素子を
接続するのが好ましい。このようにすることにより、同
じクロック信号を用いた多数のフリップフロップ回路を
使用する場合のクロック信号の過剰な負担を回避するこ
とができる。
【０００９】以下図面につき説明するに、図１は米国特
許第4,390,987 号明細書から既知の電子式フリップフロ
ップ回路を示す。反転素子30及び28は第１記憶素子（マ
スタとも称する）を構成し、反転素子38及び44は第２記
憶素子（スレーブとも称する）を構成する。ＰＭＯＳト
ランジスタ22は第１伝達ゲートを構成し、ＮＭＯＳトラ
ンジスタ34は第２伝達ゲートを構成する。このようなマ
スタ／スレーブフリップフロップ回路の動作は当業者に
知られている。このフリップフロップ回路には、Ｎ型ウ
ェルを有するＣＭＯＳ製造技術を使用するとＰＭＯＳト
ランジスタ２２の両端間のしきい値電圧損失が2.5Vにも
達し、一方、Ｐ型ウェルを有するＣＭＯＳ製造技術を使
用すると、このような大きなしきい値電圧損失がＮＭＯ
Ｓトランジスタ34の両端間に生じるという重大な欠点が
ある。
【００１０】その当時のＶＬＳＩ（超大規模集積）回路
及びＡＳＩＣ（アプリケーションスペシフィック集積回
路）を設計する場合、しばしば、自動配置及びルーチン
に対するソフトウェアが用いられる。このことは、ソフ
トウェアによりＩＣ全体に亘って信号路（例えばクロッ
ク信号路）が被着されるということを意味する。回路を
正しく動作させるには、使用するクロック信号がその立
上り及び立下り縁や、いわゆるクロックスキューに関し
て所定の条件を満足する必要があり、この点は後に詳細
に説明する。この当時のソフトウェアプログラムの多く
はこれらのクロック信号条件を適切に考慮していない
為、回路がこれらの条件の現象に過度に感応しないよう
にすることが重要である。
【００１１】この当時のＶＬＳＩ回路は１つのクロック
信号又は２つのクロック信号又は場合によっては４つの
クロック信号によって駆動されるフリップフロップ回路
を用いている。特にクロック信号路に対し殆どスペース
が得られない高密度ゲートアレイでは、１つのクロック
信号を有するフリップフロップ回路を用いるのが好まし
い。１つのクロック信号を有する現在のＤ型フリップフ
ロップ回路の一例を図２に示す。この回路構成は論理ゲ
ートのみより成っている。この図２に示すフリップフロ
ップ回路の場合、比較的大きな表面積を占めるという欠
点がある。すなわち、スタティックＣＭＯＳで構成する
場合、30個のトランジスタを必要とする。これよりも小
型のＤ型フリップフロップ回路を図３に示す。第１伝達
ゲートを駆動するクロック信号は反転形態で第２伝達ゲ
ートに供給される。このフリップフロップ回路は、２つ
のバッファ回路（図示せず）を加えてＣＭＯＳで構成し
た場合に16個のみのトランジスタを以って構成される。
この回路の場合、Ｎ型ウェルを有する通常のＣＭＯＳ処
理を使用して製造すると２つの伝達ゲートの双方がＰＭ
ＯＳトランジスタよりも低いしきい値電圧損失のＮＭＯ
Ｓトランジスタとなるという点で図１のフリップフロッ
プ回路よりも優れた利点が得られる。しかしこのフリッ
プフロップ回路の場合、反転したクロック信号が反転し
ないクロック信号よりもわずかに遅延してその伝達ゲー
トに到達するという欠点がある。従って、２つのクロッ
ク信号がわずかに重なり合ってしまい、フリップフロッ
プ回路が瞬時的に透過状態となる、すなわち入力端子Ｄ
におけるデータが直接出力端子Ｑに伝達されてしまう。
従って、フリップフロップ回路を有する回路に間違った
論理状態が生じてしまう。この欠点は図１に示すフリッ
プフロップ回路の場合問題とならない。その理由は、第
１伝達ゲート22及び第２伝達ゲート34の双方がクロック
信号を直接受ける為である。極めて高速のフリップフロ
ップ回路の場合、少なくとも１つの伝達ゲートに大きな
しきい値電圧損失が生じるという問題以外に、他の問
題、すなわちクロック信号縁の中程で双方の伝達ゲート
が短期間の間導通し、従ってフリップフロップ回路がこ
の期間中透過状態になるという問題が生じる。その理由
は、クロック信号の縁部が充分に急峻でない場合にこの
臨界的な期間はデータを入力端子Ｄから出力端子Ｑに１
回の動作で伝達するのに充分な長さとなってしまう為で
ある。いわゆるクロックスキューによっても種々の問題
を生ぜしめる。例えは２つのフリップフロップ回路が直
列に接続され互いに異なるクロック信号路を経てそれぞ
れのクロック信号を受けると、これらのクロック信号は
互いにシフトした形態で（これをクロックスキューと称
する）それぞれの伝達ゲートに到達するおそれがある。
第２（最終）のフリップフロップ回路におけるクロック
パルスが第１のフリップフロップ回路における対応する
クロックパルスよりも遅く関連の伝達ゲートに到達する
と、第２のフリップフロップ回路がまだ完全に現在の論
理状態を達成しない間に第１のフリップフロップ回路が
次の論理状態に切換わってしまう。従って、第２のフリ
ップフロップ回路は間違って次の論理状態をとってしま
い、このことはフリップフロップ回路を有する回路にと
って間違った論理状態を意味する。図２及び図３に示す
フリップフロップ回路での最大許容クロックスキューは
それぞれ0.4 及び0.3 ナノ秒である。これらの小さな値
は当時のＶＬＳＩシステムにおいて上述した問題を生ぜ
しめる。
【００１２】
【実施例】図4 は本発明による改善したフリップフロッ
プ回路を示す。この回路はデータ入力端子１と、クロッ
ク信号入力端子２と、データ出力端子３と、ＮＭＯＳト
ランジスタ４より成る第１伝達ゲートと、反転素子５及
び６より成る第１記憶素子と、反転素子７及び８より成
る第２記憶素子と、データ出力端子３が非反転信号を生
じるようにするば必要とする追加の反転素子９と、以下
に説明するように接続するＰＭＯＳトランジスタ10及び
12及びＮＭＯＳトランジスタ11及び13とを有する（図４
参照）。ＰＭＯＳトランジスタ10及びＮＭＯＳトランジ
スタ11のゲートは第１記憶素子の出力端15に接続され、
これらトランジスタのドレインは第２記憶素子の入力端
16に接続され、ＰＭＯＳトランジスタ10のソースは他の
ＰＭＯＳトランジスタ12のドレインに接続され、このＰ
ＭＯＳトランジスタ12のソースは電源電圧Ｖddのライン
に接続され、このＰＭＯＳトランジスタ12のゲートはク
ロック信号入力端子２に接続され、ＮＭＯＳトランジス
タ11のソースは他のＮＭＯＳトランジスタ13のドレイン
及びゲートに接続され、このＮＭＯＳトランジスタ13の
ソースはクロック信号入力端子２に接続されている。第
２伝達ゲートの構成トランジスタ10〜13は第１記憶素子
から第２記憶素子へのデータの伝達時間を延長する手段
を構成する。これにより導入される遅延はフリップフロ
ップ回路の他の部分における信号の遅延に比べて短い
が、クロックスキュー及びなだからなクロック縁部に対
するフリップフロップ回路の応答性に好影響を及ぼすの
に充分なものである。
【００１３】このフリップフロップ回路は以下のように
動作する。クロック信号が高レベルになると、トランジ
スタ４がターン・オフし、データ入力端子１におけるデ
ータが反転素子５及び６より成るフリップフロップ回路
のマスタ区分に取入れられる。第１記憶素子の反転素子
５は第２記憶素子の反転素子７と同様にその関連の帰還
用反転素子よりも大型となるように構成することに注意
すべきである。その理由は、新たな論理状態への転換時
の伝達ゲートにおけるトランジスタがそれぞれの帰還用
反転素子の出力に対して動作する必要がある為である。
これらの帰還用反転素子は当業者にとって明らかなよう
にアスペクト比が極めて小さいトランジスタを以って構
成する。更に、クロック信号が高レベルにある場合に、
トランジスタ12はターン・オフする。クロック信号が低
レベルになると、トランジスタ４がターン・オフし、ト
ランジスタ12がターン・オンする。この場合、トランジ
スタ13のソースの電圧も減少する。この場合トランジス
タ10及び11は反転素子として作用する為、フリップフロ
ップ回路のマスタ区分の出力端15におけるデータは反転
素子７及び８より成るフリップフロップ回路のスレーブ
区分の入力端16に反転形態で伝達される。この伝達は図
１に示すフリップフロップ回路に生じる大きな電圧損失
をともなうことなく達成されることに注意すべきであ
る。トランジスタ13はクロック信号の正に向う縁部に応
答してスレーブ区分の入力端16における電圧が増大する
のを阻止すためのダイオードとして作用する。クロック
信号は図１に示すフリップフロップ回路におけるのと同
様に双方の伝達ゲートを同時に駆動する為、フリップフ
ロップ回路の透過状態の発生を部分的に相殺する。しか
し、図１に示すフリップフロップ回路におけるように第
２伝達ゲートとして１つのトランジスタを用いておら
ず、トランジスタ10及び11より成る反転素子を介して伝
達を達成している為、フリップフロップ回路のマスタ区
分からスレーブ区分へのデータの伝達にある程度の遅延
が生じる。この遅延により、トランジスタ４及び12の双
方がターン・オンする短時間の状態がフリップフロップ
回路に生じた場合でも入力端子におけるデータを出力端
子に直ちに伝達しないようにする。更に、本発明による
フリップフロップ回路はクロックスキューに感応しにく
くなる。その理由は、フリップフロップ回路内でマスタ
区分からスレーブ区分へのデータの伝達がわずかに延期
される為である。
【００１４】クロック信号の立下り縁時に、必要に応じ
このクロック信号を用いてスレーブ区分の入力端16にお
ける電圧を減少せしめる。この場合、立下り縁時にこの
クロック信号にとって著しい負担となる。しかし、この
ことは問題とならない。その理由は、クロック信号の立
下り縁時にバッファ回路のＮＭＯＳトランジスタが動作
するも、このＮＭＯＳトランジスタは立上り縁時に用い
る同じ大きさのＰＭＯＳ駆動トランジスタの約３倍“パ
ワフル”である為である。１つのクロック信号と関連し
て本発明の多数のフリップフロップ回路を用いる場合、
例えば追加の反転素子によりクロック信号を各フリップ
フロップ回路のクロック信号入力端子にバッファリング
させることができる。
【００１５】上述した本発明によるフリップフロップ回
路は、1.1 ナノ秒の最大許容クロックスキューを有し、
40ナノ秒の持続時間のクロック信号縁部に対してさえも
本発明によるフリップフロップ回路は透過状態に入らず
に正しく動作するということを確かめた。
【００１６】本発明によれば不正確なクロック信号に対
する感度が減少するため、本発明のフリップフロップ回
路は特に集積回路、例えばクロック信号路をソフトウェ
アにより生ぜしめる標準セルの集合に用いるのに極めて
適している。
【図面の簡単な説明】
【図１】既知の電子式フリップフロップ回路の一例を示
す回路図である。
【図２】同じく既知の他の例を示す回路図である。
【図３】同じく既知の更に他の例を示す回路図である。
【図４】本発明による電子式フリップフロップ回路の一
例を示す回路図である。
【符号の説明】
１ データ入力端子 ２ クロック信号入力端子 ３ データ出力端子 ４，11, 13 ＮＭＯＳトランジスタ ５，６，７，８，９ 反転素子 10, 12 ＰＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレアス アントニウス ヨハネス マリア ファン デン エルショウト オランダ国 5621 ベーアー アインドー フェンフルーネバウツウェッハ １ (72)発明者 コルネリス マリヌス フイツェル オランダ国 5621 ベーアー アインドー フェンフルーネバウツウェッハ １

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 データ入力端子、データ出力端子及びク
    ロック信号入力端子と、 クロック信号による制御の下でデータをデータ入力端子
    から第１記憶素子の入力端に伝達する第１伝達ゲート
    と、 クロック信号による制御の下でデータを第１記憶素子の
    出力端から第２記憶素子の入力端に伝達する第２伝達ゲ
    ートと、 を具える電子式フリップフロップ回路であって、第２記
    憶素子の出力端が前記のデータ出力端子を構成し、前記
    の第１及び第２伝達ゲートが同じクロック信号により直
    接駆動さるようになっている当該電子式フリップフロッ
    プ回路において、 前記の第２伝達ゲートが、第１記憶素子から第２記憶素
    子へのデータの伝達時間を延期する手段を具えているこ
    とを特徴とする電子式フリップフロップ回路。
  2. 【請求項２】 請求項１に記載の電子式フリップフロッ
    プ回路おいて、前記の手段がＰＭＯＳトランジスタとＮ
    ＭＯＳトランジスタとを有し、これらトランジスタのゲ
    ートが第１記憶素子の出力端に接続され、これらトラン
    ジスタのドレインが第２記憶素子の入力端に接続され、
    前記のＰＭＯＳトランジスタのソースが他のＰＭＯＳト
    ランジスタのドレインに接続され、この他のＰＭＯＳト
    ランジスタのソースが電源電圧ラインに接続され、この
    他のＰＭＯＳトランジスタのゲートが前記のクロック信
    号入力端子に接続され、前記のＮＭＯＳトランジスタの
    ソースが他のＮＭＯＳトランジスタのドレイン及びゲー
    トに接続され、この他のＮＭＯＳトランジスタのソース
    が前記のクロック信号入力端子に接続されていることを
    特徴とする電子式フリップフロップ回路。
  3. 【請求項３】 請求項１又は２に記載の電子式フリップ
    フロップ回路において、前記の第２記憶素子の出力端に
    追加の反転素子が接続されていることを特徴とする電子
    式フリップフロップ回路。
  4. 【請求項４】 請求項１〜３のいずれか一項に記載の電
    子式フリップフロップ回路において、前記のクロック信
    号入力端子に追加の反転素子が接続されていることを特
    徴とする電子式フリップフロップ回路。
  5. 【請求項５】 請求項１〜４のいずれか一項に記載の電
    子式フリップフロップ回路を具える集積回路。
JP4138711A 1991-05-31 1992-05-29 電子式フリップフロップ回路 Pending JPH05160681A (ja)

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EP91201316 1991-05-31
NL91201316:6 1991-05-31

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JP (1) JPH05160681A (ja)
KR (1) KR100239099B1 (ja)
DE (1) DE69229696T2 (ja)
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