JP2983233B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2983233B2 JP2983233B2 JP1292997A JP29299789A JP2983233B2 JP 2983233 B2 JP2983233 B2 JP 2983233B2 JP 1292997 A JP1292997 A JP 1292997A JP 29299789 A JP29299789 A JP 29299789A JP 2983233 B2 JP2983233 B2 JP 2983233B2
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- semiconductor integrated
- integrated circuit
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路装置に係わり、特に電源変動
による誤動作を防止する対策を施したものに関する。
による誤動作を防止する対策を施したものに関する。
（従来の技術） 半導体集積回路装置における高速化、高集積化の要求
は、年々強まる一方であるが、これに伴い動作時に発生
する電源変動により誤動作が生じることが問題となって
きている。このような問題を、第３図を用いて説明す
る。この図は、Ｐ型トランジスタT1とＮ型トランジスタ
T2とを組み合わせたインバータを示したものであり、入
力端子N1に入力された入力信号IN1のレベルを反転した
ものが、出力端子N2からの出力信号OUT1として出力され
る。ここで、装置の内部に例えば出力バッファ回路のよ
うな、外部にデータを出力する回路が含まれていると、
その回路が動作した場合に電源変動が生じ、グランド線
GNDの電位が変化することがある。しかし、インバータ
に入力される入力信号IN1は、他の電源で駆動される回
路により生成されたものであり、この電源変動の影響を
受けずに一定のレベルを維持する。これにより電源変動
によりグランド電位が浮き上がると、相対的に入力レベ
ルが低下し、本来ハイレベルの信号IN1をロウレベルと
みなすことになる。その結果、出力信号OUT1がロウレベ
ルからハイレベルに反転し、以降この信号が伝達される
回路において誤動作を招くことになる。
は、年々強まる一方であるが、これに伴い動作時に発生
する電源変動により誤動作が生じることが問題となって
きている。このような問題を、第３図を用いて説明す
る。この図は、Ｐ型トランジスタT1とＮ型トランジスタ
T2とを組み合わせたインバータを示したものであり、入
力端子N1に入力された入力信号IN1のレベルを反転した
ものが、出力端子N2からの出力信号OUT1として出力され
る。ここで、装置の内部に例えば出力バッファ回路のよ
うな、外部にデータを出力する回路が含まれていると、
その回路が動作した場合に電源変動が生じ、グランド線
GNDの電位が変化することがある。しかし、インバータ
に入力される入力信号IN1は、他の電源で駆動される回
路により生成されたものであり、この電源変動の影響を
受けずに一定のレベルを維持する。これにより電源変動
によりグランド電位が浮き上がると、相対的に入力レベ
ルが低下し、本来ハイレベルの信号IN1をロウレベルと
みなすことになる。その結果、出力信号OUT1がロウレベ
ルからハイレベルに反転し、以降この信号が伝達される
回路において誤動作を招くことになる。
そこでこのような誤動作を防止すべく、従来はグラン
ド線の配線に関して以下のような工夫をしていた。第４
図に示すように、電源線として＋側の電源端子N11が接
続された線L1及びL2と、グランド側の電源端子N12が接
続されたグランド線GND11及びGND12とが配線されてい
る。そして、出力バッファ回路等の電源変動を生じさせ
る回路とは別のグランド線に接続することによって、グ
ランド電位が変化してもその影響を受けないようにしよ
うというものである。
ド線の配線に関して以下のような工夫をしていた。第４
図に示すように、電源線として＋側の電源端子N11が接
続された線L1及びL2と、グランド側の電源端子N12が接
続されたグランド線GND11及びGND12とが配線されてい
る。そして、出力バッファ回路等の電源変動を生じさせ
る回路とは別のグランド線に接続することによって、グ
ランド電位が変化してもその影響を受けないようにしよ
うというものである。
（発明が解決しようとする課題） しかし、一般的な半導体集積回路装置では、電源変動
を生じさせる回路は１つとは限らない。このため、グラ
ンド線を幾つかに分岐させることで、このような変動を
招く回路と他の回路とを分離して接続することは困難で
ある。例えば第５図に示すように、電源変動を招く回路
Ｂに接続されたグランド線GND12と、回路Ｃに接続され
るグランド線GND11とを分離したとしても、回路Ｂだけ
でなく回路Ａによっても電源変動が引き起こされる場合
には、やはりグランド線GND11の電位も変動し誤動作は
防止できないことになる。
を生じさせる回路は１つとは限らない。このため、グラ
ンド線を幾つかに分岐させることで、このような変動を
招く回路と他の回路とを分離して接続することは困難で
ある。例えば第５図に示すように、電源変動を招く回路
Ｂに接続されたグランド線GND12と、回路Ｃに接続され
るグランド線GND11とを分離したとしても、回路Ｂだけ
でなく回路Ａによっても電源変動が引き起こされる場合
には、やはりグランド線GND11の電位も変動し誤動作は
防止できないことになる。
また電源変動を生じさせるような回路毎にグランド線
を設けることも考えられるが、現実問題として、高集積
化の要求からチップ面積には自ずから制約があり、多数
に分岐させることは不可能である。このため、第５図に
示されたように幾つかの回路毎に共用せざるを得ない。
従って、グランド線を共有する回路群のなかに電源変動
を生じさせるような回路が含まれていると、誤動作を防
ぐことは極めて困難であった。
を設けることも考えられるが、現実問題として、高集積
化の要求からチップ面積には自ずから制約があり、多数
に分岐させることは不可能である。このため、第５図に
示されたように幾つかの回路毎に共用せざるを得ない。
従って、グランド線を共有する回路群のなかに電源変動
を生じさせるような回路が含まれていると、誤動作を防
ぐことは極めて困難であった。
本発明は、上記事情に鑑みてなされたものであり、電
源変動を生じさせる回路が動作し、電源電位に変化が生
じた場合にも誤動作を有効に防止し、かつ高集積化の要
望にも対応可能な半導体集積回路を提供することを目的
とする。
源変動を生じさせる回路が動作し、電源電位に変化が生
じた場合にも誤動作を有効に防止し、かつ高集積化の要
望にも対応可能な半導体集積回路を提供することを目的
とする。
（課題を解決するための手段） 本発明の半導体集積回路は、少なくとも１つの第１の
回路に接続された第１の電源線と、前記第１の電源線と
静的に同電位であり、少なくとも１つの第２の回路に接
続された第２の電源線と、第１の電源線又は第２の電源
線のうちの少なくとも一方と接続されるべき回路と、第
１の電源線又は前記第２の電源線のうち少なくとも一方
を所定の条件に従って選択し、回路に接続させる選択手
段とを備え、第１の電源線は、第１の条件が成立した場
合において電位が変動するものであり、第２の電源線
は、第１の条件とは異なる時期に成立する第２の条件下
において電位が変動するものであり、選択手段は、第１
の条件が成立した場合には第２の電源線を選択して回路
に接続させ、第２の条件が成立する場合には第１の電源
線を選択して回路に接続させるものであることを特徴と
している。
回路に接続された第１の電源線と、前記第１の電源線と
静的に同電位であり、少なくとも１つの第２の回路に接
続された第２の電源線と、第１の電源線又は第２の電源
線のうちの少なくとも一方と接続されるべき回路と、第
１の電源線又は前記第２の電源線のうち少なくとも一方
を所定の条件に従って選択し、回路に接続させる選択手
段とを備え、第１の電源線は、第１の条件が成立した場
合において電位が変動するものであり、第２の電源線
は、第１の条件とは異なる時期に成立する第２の条件下
において電位が変動するものであり、選択手段は、第１
の条件が成立した場合には第２の電源線を選択して回路
に接続させ、第２の条件が成立する場合には第１の電源
線を選択して回路に接続させるものであることを特徴と
している。
ここで選択手段は、回路の電源端子と第１の電源線と
の間にソース・ドレイン電流路が接続された第１のトラ
ンジスタと、回路の電源端子と第２の電源線との間にソ
ース・ドレイン電流路が接続された第２のトランジスタ
とを有し、第１の条件が成立する場合には第１のトラン
ジスタを非導通状態に第２のトランジスタを導通状態に
することによって第２の電源線を選択し回路に接続さ
せ、第２の条件が成立する場合には第１のトランジスタ
を導通状態に第１のトランジスタを非導通状態にするこ
とによって第１の電源線を選択し回路に接続させるもの
であってもよい。
の間にソース・ドレイン電流路が接続された第１のトラ
ンジスタと、回路の電源端子と第２の電源線との間にソ
ース・ドレイン電流路が接続された第２のトランジスタ
とを有し、第１の条件が成立する場合には第１のトラン
ジスタを非導通状態に第２のトランジスタを導通状態に
することによって第２の電源線を選択し回路に接続さ
せ、第２の条件が成立する場合には第１のトランジスタ
を導通状態に第１のトランジスタを非導通状態にするこ
とによって第１の電源線を選択し回路に接続させるもの
であってもよい。
第１の電源線及び第２の電源線は、装置外部に設けら
れた第１の電源ピンと第２の電源ピンとにそれぞれが別
々に接続されたものであってもよく、装置外部に設けら
れた一つの電源ピンに共通に接続された半導体チップ上
の第１のパッドと第２のパッドとにそれぞれが別々に接
続されたものであってもよい。あるいは、装置外部に設
けられた一つの電源ピンに接続された半導体チップ上の
一つのパッドに対し、それぞれの一端が共通に接続さ
れ、二股に別れて配線されたものであってもよい。
れた第１の電源ピンと第２の電源ピンとにそれぞれが別
々に接続されたものであってもよく、装置外部に設けら
れた一つの電源ピンに共通に接続された半導体チップ上
の第１のパッドと第２のパッドとにそれぞれが別々に接
続されたものであってもよい。あるいは、装置外部に設
けられた一つの電源ピンに接続された半導体チップ上の
一つのパッドに対し、それぞれの一端が共通に接続さ
れ、二股に別れて配線されたものであってもよい。
回路は、装置外部から入力信号を与えられて動作する
ものであってもよい。
ものであってもよい。
第１の電源線又は第２の電源線のいずれか一方に、半
導体記憶装置におけるビット線を充放電するセンス・ア
ンプ回路が接続されていてもよく、またいずれか一方
に、装置外部にデータを出力する回路が接続されていて
もよい。さらに、第１の電源線又は第２の電源線のいず
れか一方に、半導体記憶装置におけるビット線を充放電
するセンス・アンプ回路が接続され、他方に装置外部に
データを出力する回路が接続されていてもよい。
導体記憶装置におけるビット線を充放電するセンス・ア
ンプ回路が接続されていてもよく、またいずれか一方
に、装置外部にデータを出力する回路が接続されていて
もよい。さらに、第１の電源線又は第２の電源線のいず
れか一方に、半導体記憶装置におけるビット線を充放電
するセンス・アンプ回路が接続され、他方に装置外部に
データを出力する回路が接続されていてもよい。
（作 用） 第１の条件が成立した場合には、第１の電源線の電位
が変動する第１の期間が終了するまでの間、選択手段に
よって第２の電源線が選択されて回路に接続される。逆
に、第２の条件が成立した場合には、第２の電源線の電
位が変動する第２の期間が終了するまでの間、選択手段
によって第１の電源線が選択されて回路に接続される。
このように、電源変動の影響を受けていない方の電源線
を選択して回路に接続することにより、誤動作の発生が
防止される。
が変動する第１の期間が終了するまでの間、選択手段に
よって第２の電源線が選択されて回路に接続される。逆
に、第２の条件が成立した場合には、第２の電源線の電
位が変動する第２の期間が終了するまでの間、選択手段
によって第１の電源線が選択されて回路に接続される。
このように、電源変動の影響を受けていない方の電源線
を選択して回路に接続することにより、誤動作の発生が
防止される。
ここで選択手段として、第１の条件が成立した場合に
第１の期間が終了するまでの間、回路の電源端子と第１
の電源線との間にソース・ドレイン電流路が接続された
第１のトランジスタを非導通状態にし、回路の電源端子
と第２の電源線との間にソース・ドレイン電流路が接続
された第２のトランジスタを導通状態にすることによっ
て第２の電源線を選択し、第２の条件が成立した場合に
第２の期間が終了するまでの間、回路の電源端子と第２
の電源線との間にソース・ドレイン電流路が接続された
第２のトランジスタを非導通状態にし、回路の電源端子
と第１の電源線との間にソース・ドレイン電流路が接続
された第１のトランジスタを導通状態にすることによっ
て第１の電源線を選択する。
第１の期間が終了するまでの間、回路の電源端子と第１
の電源線との間にソース・ドレイン電流路が接続された
第１のトランジスタを非導通状態にし、回路の電源端子
と第２の電源線との間にソース・ドレイン電流路が接続
された第２のトランジスタを導通状態にすることによっ
て第２の電源線を選択し、第２の条件が成立した場合に
第２の期間が終了するまでの間、回路の電源端子と第２
の電源線との間にソース・ドレイン電流路が接続された
第２のトランジスタを非導通状態にし、回路の電源端子
と第１の電源線との間にソース・ドレイン電流路が接続
された第１のトランジスタを導通状態にすることによっ
て第１の電源線を選択する。
ここで、第１の電源線及び第２の電源線が装置外部に
設けられた第１の電源ピンと第２の電源ピンとにそれぞ
れが別々に接続されたものである場合、あるいは一つの
電源ピンに共通に接続された半導体チップ上の第１のパ
ッドと第２のパッドとにそれぞれが別々に接続されたも
のである場合、さらには一つの電源ピンに接続された半
導体チップ上の一つのパッドに対し、それぞれの一端が
共通に接続され、二股に別れて配線されたものである場
合のいずれにおいても同様に動作する。
設けられた第１の電源ピンと第２の電源ピンとにそれぞ
れが別々に接続されたものである場合、あるいは一つの
電源ピンに共通に接続された半導体チップ上の第１のパ
ッドと第２のパッドとにそれぞれが別々に接続されたも
のである場合、さらには一つの電源ピンに接続された半
導体チップ上の一つのパッドに対し、それぞれの一端が
共通に接続され、二股に別れて配線されたものである場
合のいずれにおいても同様に動作する。
また回路が、装置外部から入力信号を与えられて動作
するものである場合には、このような入力信号は装置と
は異なる電源により生成されるため、電源変動が生じて
も信号レベルは影響されず、相対的な電位差が変動して
も誤動作を招きやすいが、以上のようにして変動してい
ない方の電源線を選択することにより、誤動作の発生が
防止される。
するものである場合には、このような入力信号は装置と
は異なる電源により生成されるため、電源変動が生じて
も信号レベルは影響されず、相対的な電位差が変動して
も誤動作を招きやすいが、以上のようにして変動してい
ない方の電源線を選択することにより、誤動作の発生が
防止される。
第１の電源線又は前記第１の電源線のいずれか一方
に、センス・アンプ回路や、データを装置外部に出力す
る回路のいずれかが接続されている場合には電源変動が
生じやすいが、やはり以上のようにして電位が変動して
いない方の電源線を選択することによって誤動作の発生
が防止される。
に、センス・アンプ回路や、データを装置外部に出力す
る回路のいずれかが接続されている場合には電源変動が
生じやすいが、やはり以上のようにして電位が変動して
いない方の電源線を選択することによって誤動作の発生
が防止される。
第１の電源線又は前記第２の電源線のいずれか一方に
センス・アンプ回路が接続され、他方にデータを装置外
部に出力する回路が接続されている場合も、それぞれ電
源線の電位に変動を生じさせる時期は一致しておらず、
生じていない方を選択することによって誤動作の発生が
防止される。
センス・アンプ回路が接続され、他方にデータを装置外
部に出力する回路が接続されている場合も、それぞれ電
源線の電位に変動を生じさせる時期は一致しておらず、
生じていない方を選択することによって誤動作の発生が
防止される。
（実施例） 以下本発明の一実施例について、図面を参照し説明す
る。第１図は、本実施例の半導体集積回路装置の構成を
示した回路図である。第３図に示されたものと同様なイ
ンバータ回路１のグランド端子Ｇと、二つのグランド線
GND1及びGND2との間に選択手段２が接続されている。二
つのグランド線GND1とGND2とは、分離されて配線された
ものである。従って、グランド線GND1とGND2とでは、各
々接続されている回路群が異なるため、各々の回路群が
動作した場合における電源変動の発生する時期も異なっ
ている。しかもそれぞれの時期は、出力バッファ回路か
らデータが出力される時期や、センス・アンプ回路がビ
ットセンスを充放電する時期である等、予め特定するこ
とが可能である。そこで、各々のグランド線GND1又はGN
D2に電源変動が生じる時期を見定めて、変動が生じない
方を選択しインバータ回路１に接続すればよい。
る。第１図は、本実施例の半導体集積回路装置の構成を
示した回路図である。第３図に示されたものと同様なイ
ンバータ回路１のグランド端子Ｇと、二つのグランド線
GND1及びGND2との間に選択手段２が接続されている。二
つのグランド線GND1とGND2とは、分離されて配線された
ものである。従って、グランド線GND1とGND2とでは、各
々接続されている回路群が異なるため、各々の回路群が
動作した場合における電源変動の発生する時期も異なっ
ている。しかもそれぞれの時期は、出力バッファ回路か
らデータが出力される時期や、センス・アンプ回路がビ
ットセンスを充放電する時期である等、予め特定するこ
とが可能である。そこで、各々のグランド線GND1又はGN
D2に電源変動が生じる時期を見定めて、変動が生じない
方を選択しインバータ回路１に接続すればよい。
このような選択を行う選択手段２は、グランド端子Ｇ
とグランド線GND1との間にソース・ドレイン電流路が接
続されたＮ型トランジスタT3と、グランド端子Ｇとグラ
ンド線GND2との間にソース・ドレイン電流路が接続され
たＮ型トランジスタT4とを備え、さらにトランジスタT3
のゲートには、NANDゲートNA1の出力端子N5が接続さ
れ、トランジスタT4のゲートにはNANDゲートNA2の出力
端子N6が接続されている。そしてNANDゲートNA1の入力
端子のうち、一方には入力端子Φ１が入力され、他方に
はNOTゲートが奇数個直列に接続された遅延回路I1を介
して入力信号Φ１が入力される。同様にNANDゲートNA2
の入力端子のうち、一方には入力信号Φ２が入力され、
他方にはNOTゲートが奇数個直列に接続された遅延回路I
2を介して入力信号Φ２が入力される。このNANDゲートN
A1と遅延回路I1とでパルス回路を構成し、同様にNANDゲ
ートNA2と遅延回路I2とでパルス回路を構成する。ここ
で入力信号Φ１は、センス・アンプ回路を活性化する信
号であり、入力信号Φ２は出力バッファ回路を活性化さ
せる信号であるとし、さらにグランド線GND1はセンス・
アンプ回路に接続され、グランド線GND2は出力バッファ
回路に接続されているものする。
とグランド線GND1との間にソース・ドレイン電流路が接
続されたＮ型トランジスタT3と、グランド端子Ｇとグラ
ンド線GND2との間にソース・ドレイン電流路が接続され
たＮ型トランジスタT4とを備え、さらにトランジスタT3
のゲートには、NANDゲートNA1の出力端子N5が接続さ
れ、トランジスタT4のゲートにはNANDゲートNA2の出力
端子N6が接続されている。そしてNANDゲートNA1の入力
端子のうち、一方には入力端子Φ１が入力され、他方に
はNOTゲートが奇数個直列に接続された遅延回路I1を介
して入力信号Φ１が入力される。同様にNANDゲートNA2
の入力端子のうち、一方には入力信号Φ２が入力され、
他方にはNOTゲートが奇数個直列に接続された遅延回路I
2を介して入力信号Φ２が入力される。このNANDゲートN
A1と遅延回路I1とでパルス回路を構成し、同様にNANDゲ
ートNA2と遅延回路I2とでパルス回路を構成する。ここ
で入力信号Φ１は、センス・アンプ回路を活性化する信
号であり、入力信号Φ２は出力バッファ回路を活性化さ
せる信号であるとし、さらにグランド線GND1はセンス・
アンプ回路に接続され、グランド線GND2は出力バッファ
回路に接続されているものする。
このような構成を有した選択手段２により、次のよう
にしてグランド線GND1又はGND2のいずれか一方が選択さ
れてインバータ回路１に接続される。この場合の各信号
波形の変化を第２図に示す。
にしてグランド線GND1又はGND2のいずれか一方が選択さ
れてインバータ回路１に接続される。この場合の各信号
波形の変化を第２図に示す。
入力信号Φ１が時点t1においてロウレベルからハイレ
ベルに立ち上がると、センス・アンプ回路が動作状態と
なり、電源変動が生じてグランド線GND1に一定期間T1の
間影響が現れる。この期間T1の間、グランド線GND1とイ
ンバータ回路１との接続を断ち、グランド線GND2に接続
すればよい。NANDゲートNA1の入力端子のうち一方は入
力信号Φ１が直接入力され、他方は遅延回路I1を介して
遅延されて入力されるため、入力信号Φ１が時点t1で立
ち上がってから時点t2までの間、節点N5の電位はロウレ
ベルに保持される。この時点t1から時点t2までの期間
に、グランド線GND1の電位が変化する期間T1が含まれる
ように、NOTゲートの数を設定すればよい。これによ
り、トランジスタT3のゲートにロウレベルの信号が入力
されて非導通状態となり、インバータ回路１のグランド
端子Ｇとグランド線GND1との接続が断たれる。この間
は、入力信号Φ２はロウレベルであり、出力バッファ回
路は活性状態になくグランド線GND2には変動が生じてい
ない。このロウレベルの入力信号Φ２が、NANDゲートNA
2及び遅延回路I2とから成るパルス回路を介して、ハイ
レベルの信号（節点N6）がトランジスタT4のゲートに入
力されて導通状態となる。これにより、電源変動の影響
を受けていないグランド線GND2とインバータ回路１とが
接続され、誤動作が発生するのが防止される。
ベルに立ち上がると、センス・アンプ回路が動作状態と
なり、電源変動が生じてグランド線GND1に一定期間T1の
間影響が現れる。この期間T1の間、グランド線GND1とイ
ンバータ回路１との接続を断ち、グランド線GND2に接続
すればよい。NANDゲートNA1の入力端子のうち一方は入
力信号Φ１が直接入力され、他方は遅延回路I1を介して
遅延されて入力されるため、入力信号Φ１が時点t1で立
ち上がってから時点t2までの間、節点N5の電位はロウレ
ベルに保持される。この時点t1から時点t2までの期間
に、グランド線GND1の電位が変化する期間T1が含まれる
ように、NOTゲートの数を設定すればよい。これによ
り、トランジスタT3のゲートにロウレベルの信号が入力
されて非導通状態となり、インバータ回路１のグランド
端子Ｇとグランド線GND1との接続が断たれる。この間
は、入力信号Φ２はロウレベルであり、出力バッファ回
路は活性状態になくグランド線GND2には変動が生じてい
ない。このロウレベルの入力信号Φ２が、NANDゲートNA
2及び遅延回路I2とから成るパルス回路を介して、ハイ
レベルの信号（節点N6）がトランジスタT4のゲートに入
力されて導通状態となる。これにより、電源変動の影響
を受けていないグランド線GND2とインバータ回路１とが
接続され、誤動作が発生するのが防止される。
逆に、時点t3において入力信号Φ２が立ち上がり、出
力バッファ回路が活性化されると、グランド線GND2に電
源変動の影響が現れる（期間T2）。この場合は、この入
力信号Φ２がNANDゲートNA2及び遅延回路I2とから成る
パルス回路を経てトランジスタT4のゲートに入力される
ことにより、非導通状態になり、一方のトランジスタT3
は入力信号Φ１はハイレベルであるが立ち上がりから既
に期間T1を過ぎているため導通状態になる。これによ
り、電源変動の影響を受けていないグランド線GND1とイ
ンバータ回路１とが接続されて、出力端子M2からは正規
の信号OUT2が出力され、誤動作の発生が防止されること
になる。
力バッファ回路が活性化されると、グランド線GND2に電
源変動の影響が現れる（期間T2）。この場合は、この入
力信号Φ２がNANDゲートNA2及び遅延回路I2とから成る
パルス回路を経てトランジスタT4のゲートに入力される
ことにより、非導通状態になり、一方のトランジスタT3
は入力信号Φ１はハイレベルであるが立ち上がりから既
に期間T1を過ぎているため導通状態になる。これによ
り、電源変動の影響を受けていないグランド線GND1とイ
ンバータ回路１とが接続されて、出力端子M2からは正規
の信号OUT2が出力され、誤動作の発生が防止されること
になる。
このように本実施例によれば、各々のグランド線にお
いて、電源変動の影響が現れる期間だけそのグランド線
と該当する回路との接続を断ち、他のグランド線と接続
するため、電源変動の影響を受けて誤動作が生じるのを
防ぐことができる。
いて、電源変動の影響が現れる期間だけそのグランド線
と該当する回路との接続を断ち、他のグランド線と接続
するため、電源変動の影響を受けて誤動作が生じるのを
防ぐことができる。
上述した実施例は一例であって、本発明を限定するも
のではない。例えば、本実施例ではグランド線について
切り替えを行っているが、接地側と異なる他方の電源線
を基準電位として動作する回路に関しては、その電源線
を複数配線し実施例と同様に選択すればよい。また両方
の電源線について選択を行い接続を切り替えてもよいこ
とはいうまでもない。さらに、三本以上の電源線と回路
との間における接続を切り替えてもよい。
のではない。例えば、本実施例ではグランド線について
切り替えを行っているが、接地側と異なる他方の電源線
を基準電位として動作する回路に関しては、その電源線
を複数配線し実施例と同様に選択すればよい。また両方
の電源線について選択を行い接続を切り替えてもよいこ
とはいうまでもない。さらに、三本以上の電源線と回路
との間における接続を切り替えてもよい。
選択回路は、第１図に示されたものと異なる構成を有
するものであってもよく、各々の電源線に電位変動が生
じる条件を予め把握しておき、その条件が成立した時点
から電位の変動がおさまるまでの間、その電源線と回路
との接続を断ち、他の電源線に接続するものであればよ
い。さらに本実施例では誤動作の発生を防ぐ回路とし
て、単純なCMOSのインバータ回路１を挙げているが、電
源により駆動される回路であればどのような回路に対し
て適用してもよい。
するものであってもよく、各々の電源線に電位変動が生
じる条件を予め把握しておき、その条件が成立した時点
から電位の変動がおさまるまでの間、その電源線と回路
との接続を断ち、他の電源線に接続するものであればよ
い。さらに本実施例では誤動作の発生を防ぐ回路とし
て、単純なCMOSのインバータ回路１を挙げているが、電
源により駆動される回路であればどのような回路に対し
て適用してもよい。
複数の電源線を配線する場合には、半導体装置の外部
に電源ピンを複数本設けてそれぞれを接続してもよく、
また電源ピンは１本にして半導体チップのパッドを複数
個設け、各々のパッドと接続してもよい。あるいは第４
図に示されたように、電源ピン、パッド共に共用しチッ
プの内部で配線を分離してもよい。
に電源ピンを複数本設けてそれぞれを接続してもよく、
また電源ピンは１本にして半導体チップのパッドを複数
個設け、各々のパッドと接続してもよい。あるいは第４
図に示されたように、電源ピン、パッド共に共用しチッ
プの内部で配線を分離してもよい。
〔発明の効果〕 以上説明したように本発明の半導体集積回路装置は、
複数の電源線が分離して配線されしかも異なる時期に各
々の電位が変動する場合に、一方の電源線の電位が変動
している間は変動していない他方の電源線を選択して回
路に接続するため、電源変動によって誤動作が生じるの
を有効に防止することができる。また、電源変動を招く
ような回路毎に多数の電源線を設ける必要もなく、高集
積化の要望にも応じることができる。
複数の電源線が分離して配線されしかも異なる時期に各
々の電位が変動する場合に、一方の電源線の電位が変動
している間は変動していない他方の電源線を選択して回
路に接続するため、電源変動によって誤動作が生じるの
を有効に防止することができる。また、電源変動を招く
ような回路毎に多数の電源線を設ける必要もなく、高集
積化の要望にも応じることができる。
【図面の簡単な説明】 第１図は本発明の一実施例による半導体集積回路装置の
構成を示す回路図、第２図は同装置の動作を示すタイミ
ングチャート、第３図は本発明の適用対象となり得るCM
OSのインバータ回路、第４図は分離して配線された複数
の電源線を示す説明図、第５図は従来の半導体集積回路
における誤動作防止対策を示す説明図である。 １……インバータ回路、２……選択手段、NA1,NA2……N
ANDゲート、T1,T2……遅延回路、GND1,GND2……グラン
ド線。
構成を示す回路図、第２図は同装置の動作を示すタイミ
ングチャート、第３図は本発明の適用対象となり得るCM
OSのインバータ回路、第４図は分離して配線された複数
の電源線を示す説明図、第５図は従来の半導体集積回路
における誤動作防止対策を示す説明図である。 １……インバータ回路、２……選択手段、NA1,NA2……N
ANDゲート、T1,T2……遅延回路、GND1,GND2……グラン
ド線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04,21/822 G11C 11/34
Claims (9)
- 【請求項１】少なくとも１つの第１の回路に接続された
第１の電源線と、 前記第１の電源線と静的に同電位であり、少なくとも１
つの第２の回路に接続された第２の電源線と、 前記第１の電源線又は前記第２の電源線のうちの少なく
とも一方と接続されるべき論理回路と、 前記第１の電源線又は前記第２の電源線のうち少なくと
も一方を所定の条件に従って選択し、前記論理回路に接
続させる選択手段とを備え、 前記第１の電源線は、第１の条件が成立した場合におい
て、第１の期間中、電位が変動するものであり、 前記第２の電源線は、前記第１の条件とは異なる時期に
成立する第２の条件下において、第２の期間中、電位が
変動するものであり、 前記選択手段は、前記第１の条件が成立した場合には前
記第１の期間が終了するまでの間前記第２の電源線を選
択して前記論理回路に接続させ、前記第２の条件が成立
した場合には前記第２の期間が終了するまでの間前記第
１の電源線を選択して前記論理回路に接続させるもので
あることを特徴とする半導体集積回路装置。 - 【請求項２】前記選択手段は、前記回路の電源端子と前
記第１の電源線との間に、ソース・ドレイン電流路が接
続された第１のトランジスタと、前記論理回路の前記電
源端子と前記第２の電源線との間に、ソース・ドレイン
電流路が接続された第２のトランジスタとを有し、 前記第１の条件が成立した場合には前記第１の期間が終
了するまでの間前記第１のトランジスタを非導通状態に
前記第２のトランジスタを導通状態にすることによっ
て、前記第２の電源線を選択し前記論理回路に接続さ
せ、 前記第２の条件が成立した場合には前記第２の期間が終
了するまでの間前記第１のトランジスタを導通状態に前
記第１のトランジスタを非導通状態にすることによっ
て、前記第１の電源線を選択し前記論理回路に接続させ
るものであることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項３】前記第１の電源線及び前記第２の電源線
は、装置外部に設けられた第１の電源ピンと第２の電源
ピンとにそれぞれが別々に接続されたものであることを
特徴とする請求項１又は２記載の半導体集積回路装置。 - 【請求項４】前記第１の電源線及び前記第２の電源線
は、装置外部に設けられた一つの電源ピンに共通に接続
された半導体チップ上の第１のパッドと第２のパッドと
にそれぞれが別々に接続されたものであることを特徴と
する請求項１又は２記載の半導体集積回路装置。 - 【請求項５】前記第１の電源線及び前記第２の電源線
は、装置外部に設けられた一つの電源ピンに接続された
半導体チップ上の一つのパッドに対し、それぞれの一端
が共通に接続され、二股に別れて配線されたものである
ことを特徴とする請求項１又は２記載の半導体集積回路
装置。 - 【請求項６】前記論理回路は、装置外部から入力信号を
与えられて動作するものであることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項７】前記第１の電源線又は前記第２の電源線の
いずれか一方に、半導体記憶装置におけるビット線を充
放電するセンス・アンプ回路が接続されていることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項８】前記第１の電源線又は前記第２の電源線の
いずれか一方に、装置外部にデータを出力する回路が接
続されていることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項９】前記第１の電源線又は前記第２の電源線の
いずれか一方に、半導体記憶装置におけるビット線を充
放電するセンス・アンプ回路が接続され、他方に装置外
部にデータを出力する回路が接続されていることを特徴
とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292997A JP2983233B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292997A JP2983233B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153067A JPH03153067A (ja) | 1991-07-01 |
| JP2983233B2 true JP2983233B2 (ja) | 1999-11-29 |
Family
ID=17789141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292997A Expired - Lifetime JP2983233B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2983233B2 (ja) |
-
1989
- 1989-11-10 JP JP1292997A patent/JP2983233B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03153067A (ja) | 1991-07-01 |
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