CN112542146A - 一种逻辑运算电路和显示驱动电路 - Google Patents

Abstract

本申请公开了一种逻辑运算电路和显示驱动电路，所述逻辑运算电路包括输入端、输出端、分频电路和处理电路，所述输入端接收第一控制信号并输出；所述分频电路接收所述输入端输出的第一控制信号并生成分频控制信号；所述处理电路的输入端分别连接所述输入端和所述分频电路的输出端；根据分频控制信号和第一控制信号，生成第二控制信号并输出；所述输出端连接所述处理电路的输出端，接收第二控制信号并输出；所述输入端的数量为一个，所述输出端的数量至少为三个，所述处理电路的输出端与所述输出端的数量相等且一一对应连接；一个输入端接收第一控制信号通过多个输出端输出第二控制信号，能够节省集成电路芯片的输出拼脚数量，降低产品的成本。

Description

一种逻辑运算电路和显示驱动电路

技术领域

本申请涉及显示技术领域，尤其涉及一种逻辑运算电路和显示驱动电路。

背景技术

多路输出选择器(DE-MUX电路)是薄膜晶体管液晶显示器在阵列制程中常用的减少集成电路(IC)输出Pin脚数量的电路。

目前常用的多路输出选择器有两种情况：第一种是通过NTFT控制的DE-MUX；第二种是通过传输门控制DE-MUX。这两种情况中的DE-MUX分别需要三个控制信号(CKR、CKG、CKB)和六个控制信号(CKR、CKG、CKB、XCKR、XCKG、XCKB)来实现集成电路(IC)信号的多路输出，从而很大程度地减少IC的输出Pin脚数量。但是，一般情况下，DE-MUX电路的这些控制信号都是由集成电路(IC)单独的Pin脚输出，在高解析度的薄膜晶体管液晶显示器中，这种情况会相对地增加集成电路(IC)的输出Pin脚数量，也会增大产品的成本。

发明内容

本申请的目的是提供一种用于所述多路输出选择器的逻辑运算电路和驱动电路，能够节省集成电路芯片的输出拼脚数量，降低产品的成本。

本申请公开了一种逻辑运算电路，用于多路输出选择器，所述逻辑运算电路包括输入端、输出端、分频电路和处理电路；所述输入端接收第一控制信号并输出；所述分频电路接收所述输入端输出的所述第一控制信号并生成分频控制信号；所述处理电路的输入端分别连接所述输入端和所述分频电路的输出端；根据所述分频控制信号和所述第一控制信号，生成第二控制信号并输出；所述输出端连接所述处理电路的输出端，接收所述第二控制信号并输出；其中，所述输入端的数量为一个，所述输出端的数量至少为三个，所述处理电路的输出端与所述输出端的数量相等且一一对应连接。

可选的，所述逻辑运算电路还包括延时电路，所述延时电路的输入端连接至所述输入端和所述分频电路的输入端之间；所述延时电路的输出端连接所述处理电路的输入端；所述处理电路根据所述分频控制信号和所述延时电路延时后的第一控制信号生成所述多路输出选择器的第二控制端所需的第二控制信号，并将所述第二控制信号输出至所述输出端。

可选的，所述分频电路为3分频的分频器。

可选的，所述输出端包括第一输出端、第二输出端和第三输出端。

可选的，所述处理电路包括第一触发器、第二触发器和，第三触发器；所述第一触发器的输入端连接所述分频电路的输出端，所述第一触发器的输出端连接所述第一输出端，所述第一触发器的控制端连接所述延时电路的输出端；所述第二触发器的输入端连接所述第一触发器的输出端，所述第二触发器的输出端连接所述第二输出端，所述第二触发器的控制端连接所述延时电路的输出端；所述第三触发器的输入端连接所述第二触发器的输出端，所述第三触发器的输出端连接所述第三输出端，所述第三触发器的控制端连接所述延时电路的输出端；其中，所述第一触发器、第二触发器和第三触发器都为上升沿触发器。

可选的，所述第一控制信号为脉冲信号。

可选的，所述逻辑运算电路还包括：至少一个反相电路，所述反相电路的数量小于等于所述输出端的数量；至少一个所述处理电路的输出端与对应的所述输出端之间设置有一个所述反相电路。

可选的，所述反相电路包括串联的第一反相器和第二反相器，所述第一反相器的输入端连接所述处理电路的输出端，所述第二反相的输入端连接所述第一反相器的输出端，所述第二反相器的输出端连接所述输出端。

本申请还公开了一种逻辑运算电路，所述逻辑运算电路包括输入端、输出端、分频电路、处理电路和延时电路：输入端接收第一控制信号，所述输入端的数量为1个；分频电路，接收所述输入端输出的所述第一控制信号并生成分频控制信号，所述分频电路包括3分频的分频器；所述延时电路对所述第一控制信号进行延时处理；所述处理电路的输入端分别连接所述输入端和所述分频电路的输出端；根据所述分频控制信号和所述第一控制信号，生成第二控制信号并输出；所述输出端连接所述处理电路的输出端，接收所述第二控制信号并输出，所述输出端的数量为3个，所述输出端包括第一输出端、第二输出端和第三输出端；所述处理电路包括：第一触发器，所述第一触发器的输入端连接所述分频电路的输出端，所述第一触发器的输出端连接所述第一输出端，所述第一触发器的控制端连接所述延时电路的输出端，所述第一触发器为上升沿触发器；第二触发器，所述第二触发器的输入端连接所述第一触发器的输出端，所述第二触发器的输出端连接所述第二输出端，所述第二触发器的控制端连接所述延时电路的输出端，所述第二触发器为上升沿触发器；第三触发器，所述第三触发器的输入端连接所述第二触发器的输出端，所述第三触发器的输出端连接所述第三输出端，所述第三触发器的控制端连接所述延时电路的输出端，所述第三触发器为上升沿触发器；以及反相电路，设置有三个，所述反相电路包括串联的第一反相器和第二反相器；每个所述反相电路的所述第一反相器的输入端分别连接所述第一触发器的输出端、第二触发器的输出端和第三触发器的输出端，每个所述反相电路的所述第一反相器的输出端对应连接每个所述反相电路的所述第二反相器的输入端，每个所述反相电路的所述第二反相器的输入端分别对应连接至所述第一输出端、第二输出端和所述第三输出端；所述第二控制信号包括CKR、CKG和CKB，分别由第一输出端、第二输出端和第三输出端进行输出。

本申请还公开了一种显示驱动电路，包括：集成电路，包括第一信号输出端，输出第一控制信号；多路输出选择器，包括第二控制端、第二信号输入端和第三信号输出端，所述第三信号输出端用于连接像素显示区；以及逻辑运算电路，接收所述第一控制信号并生成第二控制信号；所述逻辑运算电路包括：输入端，用于连接控制所述多路输出选择器的集成电路的第一信号输出端；以接收所述集成电路的第一信号输出端输出的第一控制信号；输出端，用于连接所述多路输出选择器的第二控制端，所述输出端的数量与所述多路输出选择器的第二控制端的数量相同且一一对应；分频电路，接收所述第一控制信号并生成分频后的分频控制信号；以及处理电路，分别连接所述输入端和所述分频电路的输出端；根据所述分频控制信号和所述第一控制信号生成所述多路输出选择器的第二控制端所需的第二控制信号，并将所述第二控制信号输出至所述输出端；其中，所述输入端的数量为一个，所述输出端的数量至少为三个。

相对于之前的控制信号都是由集成电路芯片单独的拼脚输出的方案来说，本申请提供的逻辑运算电路，其输入端只需要接收集成电路芯片输出的一个信号，即可通过分频电路生成分频后的分频控制信号，加之分频前的第一控制信号，成为了可相互运算的两路信号，因而可以成三个控制信号、四个控制信号或六个控制信号乃至更多控制信号，从而节省集成电路芯片的输出Pin脚数量，达到降低成本。特别是在高分辨率的薄膜晶体管液晶显示器中，这种情况会相对地减少集成电路(IC)的输出Pin脚数量，也会大大的减少产品的成本。

附图说明

所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1是本申请的逻辑运算电路结构示意图；

图2是本申请的逻辑运算电路一实施方式的电路结构示意图；

图3是本申请的逻辑运算电路一实施方式工作的波形时序图；

图4是本申请的一实施例的逻辑运算电路另一实施方式的电路结构示意图；

图5是本申请的一实施例的逻辑运算电路另一实施方式工作的波形时序图；

图6是本申请的另一实施例的逻辑运算电路一实施方式的电路结构的示意图；

图7是本申请的另一实施例的逻辑运算电路一实施方式的电路结构的示意图；

图8是本申请的一实施例的显示驱动电路的电路结构示意图；

图9是本申请的另一实施例的显示驱动电路的电路结构示意图。

其中，100、逻辑运算电路；110、输入端；120、输出端；121、第一输出端；122、第二输出端；123、第三输出端；124、第四输出端；125、第五输出端；126、第六输出端；127、第七输出端；128、第八输出端；130、分频电路；131、三分频器；140、处理电路；150、延时电路；D1、第一触发器；D2、第二触发器；D3、第三触发器；160、反相电路；161、第一反相器；162、第二反相器；163、第三反相器；200、集成电路；210、第一信号输出端；220、第一信号控制端；300、多路输出选择器；310、第二控制端；320、第二信号输入端；320、第二控制端；330、第三信号输出端；CLK、第一控制信号：ST、分频控制信号；CLK_IN、延时后的第一控制信号。

具体实施方式

需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本申请可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。

在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。由此，除非另有说明，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征；“多个”的含义是两个或两个以上。术语“包括”及其任何变形，意为不排他的包含，可能存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。

另外，“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本申请的简化描述，而不是指示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，或是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下面参考附图和可选的实施例对本申请作详细说明。

如图1所示，作为本申请的一实施例，公开了一种逻辑运算电路100，所述逻辑运算电路100包括输入端110、输出端120、分频电路130和处理电路140；所述输入端接收第一控制信号并输出；所述分频电路接收所述输入端输出的第一控制信号并生成分频控制信号；所述处理电路的输入端分别连接所述输入端和所述分频电路的输出端；根据分频控制信号和第一控制信号，生成第二控制信号并输出；所述输出端连接所述处理电路的输出端，接收第二控制信号并输出；所述输入端的数量为一个，所述输出端的数量至少为三个，所述处理电路的输出端与所述输出端的数量相等且一一对应连接；一个输入端接收第一控制信号通过多个输出端输出第二控制信号，能够节省集成电路芯片的输出拼脚数量，降低产品的成本。

上述的所述逻辑运算电路可以用于多路输出选择器(DE-MUX电路)，但不仅仅用于多路输出选择器，为方便理解，以下以应用于多路输出选择器为例进行说明，所述输入端110用于连接控制DE-MUX电路的集成电路的第一信号输出端210；以接收所述集成电路的第一信号输出端输出的第一控制信号(CLK)；所述输出端120用于连接DE-MUX电路的第二控制端，所述输出端120的数量与所述DE-MUX电路的第二控制端的数量相同且一一对应；所述分频电路130接收所述第一控制信号并生成分频后的分频控制信号；所述处理电路140分别连接所述输入端110和所述分频电路130的输出端120，所述处理电路140根据所述分频控制信号和所述第一控制信号，生成所述DE-MUX电路的第二控制端所需的第二控制信号，并将所述第二控制信号输出至所述输出端120；其中，所述输入端110的数量为一个，所述输出端120的数量至少为三个；所述处理电路140的输出端120与所述输出端120的数量相等且一一对应连接。

本申请加入了分频控制电路，接收所述第一控制信号并生成分频后的分频控制信号(ST)，而后由所述处理电路140根据所述分频控制信号和所述第一控制信号，生成所述DE-MUX电路的第二控制端所需的第二控制信号，并将所述第二控制信号输出至所述输出端120，只需要一个输入端110接收第一控制信号，那么可以大大的减少与输入端110对应连接的集成电路(IC)的输出端120的端口，从而减少集成电路的pin角，减少生产成本。

如图2和图3所示，所述逻辑运算电路100还可以包括延时电路150，所述延时电路150的输入端110连接至所述输入端110和所述分频电路130的输入端110之间；所述延时电路150的输出端120连接所述处理电路140的输入端110；所述处理电路140根据所述分频控制信号和所述延时电路150延时后的第一控制信号生成所述DE-MUX电路的第二控制端所需的第二控制信号，并将所述第二控制信号输出至所述输出端120，加入延时电路150将第一控制信号进行延时，经处理电路140处理后最终可以输出更加准确地第二控制信号，也可以防止处理电路140在处理分频后的第一控制信号的同时还要处理原始的第一控制信号，从而造成差错。

上述分频器可以选择3分频的分频器，所述输出端120包括第一输出端121、第二输出端122和第三输出端123，第一控制信号为脉冲信号(CKL)，所述处理电路140包括3个上升沿触发器，分别为第一触发器、第二触发器和第三触发器。所述第一触发器(D1)的输入端110连接所述分频电路130的输出端120，所述第一触发器的输出端120连接所述第一输出端121，所述第一触发器的控制端连接所述延时电路150的输出端120。所述第二触发器(D2)的输入端110连接所述第一触发器的输出端120，所述第二触发器的输出端120连接所述第二输出端122，所述第二触发器的控制端连接所述延时电路150的输出端120。所述第三触发器(D3)的输入端110连接所述第二触发器的输出端120，所述第三触发器的输出端120连接所述第三输出端123，所述第三触发器的控制端连接所述延时电路150的输出端120。所述输入端接收到的脉冲信号(第一控制信号)分了两条支路输出，分别经分频电路130通过第一触发器输出至所述DE-MUX电路的控制端，或经延时电路150延时后再经第二触发器和第三触发器输出至所述DE-MUX电路的第二控制端。

结合图3的时序图对上述实施例进行进一步说明。图3中，所述延时电路150的延时时间为所述脉冲信号(第一控制信号)的半个周期时间，CLK信号经分频后得到分频控制信号(ST)，当用于通过NTFT控制的DE-MUX电路的集成电路200控制端输出的第一脉冲信号CLK为高电平时，经由分频电路130输出三分之一CLK，进一步通过D触发器后，经由2个反相器输出第二控制信号CKR为高电平。同理，第一脉冲信号CLK为高电平时，经由延时电路150和D触发器后，经由2个反相器输出第二控制信号CKG为低电平。同理，第一脉冲信号CLK为高电平时，经由延时电路150和D触发器后，经由2个反相器输出第二控制信号CKB为低电平。

为了增加推动能力，避免D触发器直接输出推力不足，逻辑运算电路100还可以设置多个反相电路160。反相电路160的数量可设置为与所述输出端120的数量相等(如图2中即为3个)，且一一对应连接，每个所述处理电路140的输出端120与对应的所述输出端120之间设置有一个所述反相电路160，如此可以确保不会任何一个触发器因为推动能力不足的情况下而影响第二控制信号的输出。

具体的，所述反相电路包括串联的第一反相器161和第二反相器162，所述第一反相器161的输入端110连接所述处理电路140的输出端120，所述第二反相的输入端110连接所述第一反相器161的输出端120，所述第二反相器162的输出端120连接所述输出端120；所述输出端120的数量为3个，反相电路160也设置有三个，所述输出端120对应连接反相电路160的输出端120，所述第二控制信号包括CKR、CKG和CKB，分别由所述输出端120的第一输出端121、第二输出端122和第三输出端123分别进行输出。

当然，若在第一触发器D1推动能力足的情况下，并不需要所有的触发器和输出端120之间都设置有反相电路160，所述反相电路160的数量也可以小于所述输出端120的数量；比如可以第一触发器D1的输出端120后可以不设反向电路160，而之后级联的第二触发器D2、第三触发器D3和输出端120之间才连接反相电路160。

如图4和图5所示，作为本申请的另一实施例，与上述实施例不同的是，所述输出端120还包括第四输出端124、第五输出端125和第六输出端126；所述反相电路160有三个，所述第一触发器的输出端120、第二触发器的输出端120和第三触发器的输出端120都分别连接有一个所述反相电路160；所述第四输入端110连接在第一触发器对应的所述反相电路160的所述第一反相器161的输出端120和第二反相器162的输入端110之间；所述第五输入端110连接在第二触发器对应的所述反相电路160的所述第一反相器161的输出端120和第二反相器162的输入端110之间；所述第六输入端110连接在第三触发器对应的所述反相电路160的所述第一反相器161的输出端120和第二反相器162的输入端110之间。具体的，所述第二控制信号包括CKR、CKG、CKB、XCKR、XCKG和XCKB分别由第一输出端121、第二输出端122、第三输出端123输出、第四输出端124、第五输出端125和第六输出端126进行输出。

如图6所示，本实施例中和图5的实施例中的反相电路160不同的是，每个所述反相电路160还包括第三反相器163，每个所述第三反相器163的输入端110分别连接每个所述第一反相器161的输入端110，对应第一触发器的所述反相电路160中的第三反相器163的输出端120连接所述第四输出端124，对应第二触发器的所述反相电路160中的第三反相器163的输出端120连接所述第五输出端125，对应第三触发器的所述反相电路160中的第三反相器163的输出端120连接所述第六输出端126，可以更加保证反相电路160的推动能力。

作为另一可实施方式，与图6中的反相电路160不同的是，如图7所示，每个所述第三反相器163的输入端110分别连接每个所述第二反相器162的输出端120，对应第一触发器的所述反相电路160中的第三反相器163的输出端120连接所述第四输出端124，对应第二触发器的所述反相电路160中的第三反相器163的输出端120连接所述第五输出端125，对应第三触发器的所述反相电路160中的第三反相器163的输出端120连接所述第六输出端126，新增的第三反相器163可以更进一步的增大反相电路160的推动能力。

作为本申请的另一实施例，参考图2公开了一种逻辑运算电路100，所述逻辑运算电路用于多路输出选择器(DE-MUX电路)，包括输入端110，用于连接控制DE-MUX电路的集成电路200的第一信号输出端210；以接收所述集成电路200的第一信号输出端210输出的第一控制信号；输出端120，用于连接DE-MUX电路的第二控制端，所述输出端120的数量与所述DE-MUX电路的第二控制端的数量相同且一一对应；分频电路130，接收所述第一控制信号并生成分频后的分频控制信号，所述分频电路130包括3分频的分频器；以及处理电路140，分别连接所述输入端110和所述分频电路130的输出端120；根据所述分频控制信号和所述第一控制信号生成所述DE-MUX电路的第二控制端所需的第二控制信号，并将所述第二控制信号输出至所述输出端120；所述输入端110的数量为一个，所述输出端120包括第一输出端121、第二输出端122和第三输出端123。

所述处理电路140包括：延时电路150；第一触发器，输入端110连接所述分频电路130的输出端120，输出端120连接所述第一输出端121，控制端连接所述延时电路150的输出端120，所述第一触发器为上升沿触发器；第二触发器，输入端110连接所述第一触发器的输出端120，输出端120连接所述第二输出端122，控制端连接所述延时电路150的输出端120，所述第二触发器为上升沿触发器；第三触发器，输入端110连接所述第二触发器的输出端120，输出端120连接所述第三输出端123，控制端连接所述延时电路150的输出端120，所述第三触发器为上升沿触发器；反相电路160，设置有三个，所述反相电路160包括串联的第一反相器161和第二反相器162；每个所述反相电路160的所述第一反相器161的输入端110分别连接所述第一触发器、第二触发器和第三触发器的输出端120，每个所述反相电路160的所述第一反相器161的输出端120对应连接每个所述反相电路160的所述第二反相器162的输入端110，每个所述反相电路160的所述第二反相器162的输入端110分别对应连接至所述第一输出端121、第二输出端122和所述第三输出端123。

如图8所示，作为本申请的另一实施例，公开了一种显示驱动电路，包括集成电路200、多路输出选择器(DE-MUX电路)以及逻辑运算电路100；所述集成电路200，包括第一信号输出端210，输出第一控制信号；所述DE-MUX电路包括第二信号输入端110；所述逻辑运算电路100，接收所述第一控制信号并生成第二控制信号。

所述逻辑运算电路100包括输入端110、输出端120、分频电路130和处理电路140；所述输入端110用于连接控制DE-MUX电路的集成电路200的第一信号输出端210；以接收所述集成电路200的第一信号输出端210输出的第一控制信号；所述输出端120，用于连接DE-MUX电路的第二控制端，所述输出端120的数量与所述DE-MUX电路的第二控制端的数量相同且一一对应；所述分频电路130接收所述第一控制信号并生成分频后的分频控制信号；所述处理电路140，分别连接所述输入端110和所述分频电路130的输出端120；根据所述分频控制信号和所述第一控制信号生成所述DE-MUX电路的第二控制端所需的第二控制信号，并将所述第二控制信号输出至所述输出端120；其中，所述输入端110的数量为一个，所述输出端120的数量至少为三个。

如图9所示，作为本申请的另一实施例，与上述实施例不同的是，所述输出端120还包括第四输出端124、第五输出端125和第六输出端126。所述反相电路160有三个，所述第一触发器的输出端120、第二触发器的输出端120和第三触发器的输出端120都分别连接有一个所述反相电路160；所述第四输入端110连接在第一触发器对应的所述反相电路160的所述第一反相器161的输出端120和第二反相器162的输入端110之间；所述第五输入端110连接在第二触发器对应的所述反相电路160的所述第一反相器161的输出端120和第二反相器162的输入端110之间；所述第六输入端110连接在第三触发器对应的所述反相电路160的所述第一反相器161的输出端120和第二反相器162的输入端110之间；所述第二控制信号包括CKR、CKG、CKB、XCKR、XCKG和XCKB分别由第一输出端121、第二输出端122、第三输出端123输出、第四输出端124、第五输出端125和第六输出端126进行输出。

以上内容是结合具体的可选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。

Claims (10)

1.一种逻辑运算电路，其特征在于，所述逻辑运算电路包括：

输入端，接收第一控制信号并输出；

分频电路，接收所述输入端输出的所述第一控制信号并生成分频控制信号；

处理电路，所述处理电路的输入端分别连接所述输入端和所述分频电路的输出端；根据所述分频控制信号和所述第一控制信号，生成第二控制信号并输出；以及

输出端，连接所述处理电路的输出端，接收所述第二控制信号并输出；

其中，所述输入端的数量为一个，所述输出端的数量至少为三个，所述处理电路的输出端与所述输出端的数量相等且一一对应连接。

2.如权利要求1所述的一种逻辑运算电路，其特征在于，所述逻辑运算电路还包括延时电路，所述延时电路的输入端连接至所述输入端和所述分频电路的输入端之间；

所述延时电路的输出端连接所述处理电路的输入端；

所述处理电路根据所述分频控制信号和所述延时电路延时后的第一控制信号，生成所述多路输出选择器的第二控制端所需的第二控制信号，并将所述第二控制信号输出至所述输出端。

3.如权利要求1所述的一种逻辑运算电路，其特征在于，所述分频电路为三分频的分频器。

4.如权利要求2所述的一种逻辑运算电路，其特征在于，所述输出端包括第一输出端、第二输出端和第三输出端。

5.如权利要求2所述的一种逻辑运算电路，其特征在于，所述处理电路包括：

第一触发器，所述第一触发器的输入端连接所述分频电路的输出端，所述第一触发器的输出端连接所述第一输出端，所述第一触发器的控制端连接所述延时电路的输出端；

第二触发器，所述第二触发器的输入端连接所述第一触发器的输出端，所述第二触发器的输出端连接所述第二输出端，所述第二触发器的控制端连接所述延时电路的输出端；

第三触发器，所述第三触发器的输入端连接所述第二触发器的输出端，所述第三触发器的输出端连接所述第三输出端，所述第三触发器的控制端连接所述延时电路的输出端。

6.如权利要求1所述的一种逻辑运算电路，其特征在于，所述第一控制信号为脉冲信号。

7.如权利要求1所述的一种逻辑运算电路，其特征在于，所述逻辑运算电路还包括：至少一个反相电路，所述反相电路的数量小于等于所述输出端的数量；

其中，至少一个所述处理电路的输出端与对应的所述输出端之间设置有一个所述反相电路。

8.如权利要求7所述的一种逻辑运算电路，其特征在于，所述反相电路包括串联的第一反相器和第二反相器，所述第一反相器的输入端连接所述处理电路的输出端，所述第二反相的输入端连接所述第一反相器的输出端，所述第二反相器的输出端连接所述输出端。

9.一种逻辑运算电路，其特征在于，包括：

输入端，接收第一控制信号，所述输入端的数量为1个；

分频电路，接收所述输入端输出的所述第一控制信号并生成分频控制信号，所述分频电路包括3分频的分频器；

延时电路，对所述第一控制信号进行延时处理；

处理电路，所述处理电路的输入端分别连接所述输入端和所述分频电路的输出端；根据所述分频控制信号和所述第一控制信号，生成第二控制信号并输出；以及

输出端，连接所述处理电路的输出端，接收所述第二控制信号并输出，所述输出端的数量为3个，所述输出端包括第一输出端、第二输出端和第三输出端；

所述处理电路包括：

第一触发器，所述第一触发器的输入端连接所述分频电路的输出端，所述第一触发器的输出端连接所述第一输出端，所述第一触发器的控制端连接所述延时电路的输出端，所述第一触发器为上升沿触发器；

第二触发器，所述第二触发器的输入端连接所述第一触发器的输出端，所述第二触发器的输出端连接所述第二输出端，所述第二触发器的控制端连接所述延时电路的输出端，所述第二触发器为上升沿触发器；

第三触发器，所述第三触发器的输入端连接所述第二触发器的输出端，所述第三触发器的输出端连接所述第三输出端，所述第三触发器的控制端连接所述延时电路的输出端，所述第三触发器为上升沿触发器；以及

反相电路，设置有三个，所述反相电路包括串联的第一反相器和第二反相器；每个所述反相电路的所述第一反相器的输入端分别连接所述第一触发器的输出端、第二触发器的输出端和第三触发器的输出端，每个所述反相电路的所述第一反相器的输出端对应连接每个所述反相电路的所述第二反相器的输入端，每个所述反相电路的所述第二反相器的输入端分别对应连接至所述第一输出端、第二输出端和所述第三输出端；

所述第二控制信号包括CKR、CKG和CKB，分别由第一输出端、第二输出端和第三输出端进行输出。

10.一种显示驱动电路，其特征在于，包括：

集成电路，包括第一信号输出端，输出第一控制信号；

多路输出选择器，包括第二控制端、第二信号输入端和第三信号输出端，所述第三信号输出端用于连接像素显示区；以及

逻辑运算电路，接收所述第一控制信号并生成第二控制信号；

所述逻辑运算电路包括：

输入端，用于连接控制所述多路输出选择器的集成电路的第一信号输出端；以接收所述集成电路的第一信号输出端输出的第一控制信号；

输出端，用于连接所述多路输出选择器的第二控制端，所述输出端的数量与所述多路输出选择器的第二控制端的数量相同且一一对应；

分频电路，接收所述第一控制信号并生成分频后的分频控制信号；以及

处理电路，分别连接所述输入端和所述分频电路的输出端；根据所述分频控制信号和所述第一控制信号生成所述多路输出选择器的第二控制端所需的第二控制信号，并将所述第二控制信号输出至所述输出端；

其中，所述输入端的数量为一个，所述输出端的数量至少为三个。

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