TWI419107B - 下拉控制電路及應用其之移位暫存器 - Google Patents

下拉控制電路及應用其之移位暫存器 Download PDF

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Description

下拉控制電路及應用其之移位暫存器
本發明是有關於一種移位暫存器，特別是有關一種高度可靠之下拉控制電路及應用其之移位暫存器。
液晶顯示器(LCD)包含液晶顯示面板，其中液晶顯示面板係由液晶單元與像素元件所組成，每一像素元件對應於液晶單元。這些像素大體上經由配置排列，以形成具有複數個像素行、列的矩陣。
液晶顯示面板係藉由驅動電路來驅動，其中驅動電路包含一閘極驅動器(gate driver)與一數據驅動(data driver)。閘極驅動器產生複數個閘極訊號連續施加於閘線，用以一列一列地相繼開啟像素單元。數據驅動產生複數個源極訊號(數據訊號)，例如，連續的取樣影像訊號，同時施加於數據線上，並且同時閘極訊號施加於閘線用以校準液晶顯示面板上之液晶單元的狀態來控制其光線穿透度，從而顯示影像於液晶顯示面板。
在這驅動電路中，移位暫存器係用於閘極驅動器中，使產生複數個閘極訊號以連續驅動閘線。為了降低節省成本，無不致力於將移位暫存器整合於液晶顯示面板中。舉例來說，其中之一即是藉由非晶矽薄膜電晶體(aSi TFTs)將移位暫存器製造組裝於液晶顯示面板之一玻璃基材上，並且/或是於低溫多晶矽電晶體(LTPS TFTs)上。
第8圖係繪示由數據驅動811與具有複數級S/R之非 晶矽(a-Si)移位暫存器812驅動的液晶顯示器800之電路功能圖。移位暫存器之控制訊號813包含六時序訊號CLK1,CLK2,...與CLK6、一啟動訊號ST施加於第一S/R級以及一參考電壓VSS。移位暫存器812配置以根據控制訊號813產生複數個閘級訊號G1,G2,...,Gi，以藉由閘線815來啟動像素814。數據驅動811配置以根據一影像數據產生複數個數據訊號D1,D2,...,Di，從而藉由數據線輸入至像素814以產生一對應顯示框。
第9圖係繪示一種具有一下拉控制電路之一般非晶矽(a-Si)移位暫存器900的電路圖。下拉控制電路910包含四個相互電性耦接之電晶體T4,T5,T6與T7，用以控制電晶體T8與T9。如第10圖與第11圖所示，於此配置下，節點K與節點P之間的電壓差K(n)-P(n)在操作過程中，則週期地處於高電壓位準相當長一段時間。然而，當一高電壓位準持續地施加於電晶體T5一長段時間，將由於其承受之應力(stress)致使電晶體T5的特性惡化，並且因而電晶體T5無法適切地作用運轉，從而減低移位暫存器的可靠度。
因此，迄今為止，熟悉此技藝者無不窮其努力找尋找解決之道，以改善上述之問題癥結。
本發明之一態樣是有關於適用於移位暫存器之下拉控制電路。本發明之一實施例中，下拉控制電路包含一第一輸入端、一第二輸入端、一第三輸入端、一釋放電路、至少四電晶體T4,T5,T6與T7。第一輸入端用以接收一第一 控制電壓V1，第二輸入端用以接收一第二控制電壓V2，而第三輸入端用以接收一參考電壓VSS。一釋放電路具有一第一端電性連接第二輸入端、一第二端電性連接一節點K與一第三端電性連接第三輸入端。
電晶體T4具有一閘極電性連接第一端、一汲極電性連接閘極與一源極電性連接釋放電路之第二端。電晶體T5具有一閘極電性連接節點K、一汲極電性連接電晶體T4之汲極與一源極電性連接一節點P。電晶體T6具有一閘極電性連接一節點Q、一汲極電性連接節點K與一源極電性連接釋放電路之第三端。電晶體T7具有一閘極電性連接電晶體T6之閘極、一汲極電性連接節點P與一源極電性連接電晶體T6之源極。
一實施例中，其中釋放電路包含一電晶體T12具有一閘極、一汲極與一源極，分別電性連接第一端、第二端與第三端。
另一實施例中，釋放電路包含三電晶體T12,T13與T14。電晶體T12具有一閘極、一汲極電性連接第二端與一源極電性連接第三端。電晶體T13具有一閘極電性連接第一端、一汲極電性連接閘極與一源極電性連接電晶體T12之閘極。電晶體T14具有一閘極電性連接第一端、一汲極電性連接電晶體T12之閘極與一源極電性連接第三端。電晶體T4-T6與電晶體T12-T14之至少一包含一金屬氧化物半導體薄膜電晶體(MOS thin film transistor)。
另一實施例中，第一控制電壓V1、第二控制電壓V2與參考電壓VSS滿足邏輯關係V1 AND V2 AND CLK(m)=0。
本發明之另一態樣是有關於一種具有複數級之移位暫存器。每一級具有如上所述之下拉控制電路。
本發明之另一態樣則是一種適用於移位暫存器之下拉控制電路。於一實施例中，下拉控制電路包含一輸入電路、一釋放電路、一下拉電路以及一輸出電路。輸入電路電性耦接一第一控制電壓V1。釋放電路電性耦接輸入電路、一第二控制電壓V2與一參考電壓VSS。下拉電路電性耦接輸入電路與釋放電路。輸出電路電性耦接輸入電路與下拉電路。
於一實施例中，第一控制電壓V1、第二控制電壓V2與參考電壓VSS滿足邏輯關係V1 AND V2 AND CLK(m)=0。
於一實施例中，輸入電路包含一電晶體T4，具有一閘極電性耦接第一控制電壓V1、一汲極電性連接閘極與一源極電性連接一節點K。下拉控制電路包含一電晶體T6，具有一閘極電性連接一節點Q、一汲極電性連接節點K與一源極電性耦接一釋放電路。輸出電路包含一電晶體T5以及一電晶體T7。電晶體T5具有一閘極電性連接節點K、一汲極電性連接電晶體T4之汲極與一源極電性連接一節點P。電晶體T7具有一閘極電性連接電晶體T6之閘極、一汲極電性連接節點P與一源極電性連接電晶體T6之源極。
於一實施例中，釋放電路包含一電晶體T12，具有一閘極電性耦接第二控制電壓V2、一汲極電性連接電晶體T4之源極與一源極電性耦接參考電壓VSS。於另一實施例中，釋放電路包含三電晶體T12,T13與T14。電晶體T12具 有一閘極、一汲極電性連接電晶體T4之源汲與一源極電性耦接參考電壓VSS。電晶體T13具有一閘極電性耦接第二控制電壓V2、一汲極電性連接閘極與一源極電性連接電晶體T12之閘極。電晶體T14具有一閘極電性耦接第二控制電壓V2、一汲極電性連接電晶體T12之閘極與一源極電性耦接參考電壓VSS。
本發明之另一態樣是一種具有複數級之移位暫存器，其中每一極具有如上所述之下拉控制電路。
本發明之另一態樣則是有關一種移位暫存器。於一實施例中，移位暫存器包含複數級{s n },n=1,2,...,N，N為一正整數。
每一級s n 包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸入端IN4、一第五輸入端IN5、一第六輸入端IN6、一第七輸入端IN7、一第一輸出端OUT1以及一第二輸出端OUT2。第一輸入端IN1用以接收一第一控制訊號V1。第二輸入端IN2用以接收一第二控制訊號V2。第三輸入端IN3用以接收一第三控制訊號V3。第四輸入端IN4用以接收一第四控制訊號V4。第五輸入端IN5用以接收一第五控制訊號V5。第六輸入端IN6用以接收s n -1 級之一上拉輸出訊號F(n-1)。第七輸入端IN7用以接收s n +2 級之一輸出訊號G(n+1)。第一輸出端OUT1用以輸出一輸出訊號G(n)。第二輸出端OUT2用以輸出一上拉輸出訊號F(n)。
此外，每一級s n 包含一第一電晶體T1、一第二電晶體T2以及一第三電晶體T3。第一電晶體T1具有一閘極電性 連接第六輸入端IN6、一汲極電性連接一節點Q與一源極電性連接閘極。第二電晶體T2具有一閘極電性連接節點Q、一汲極電性連接第四輸入端IN4與一源極電性連接第二輸出端OUT2。第三電晶體T3具有一閘極電性連接第二電晶體T2之閘極、一汲極電性連接第五輸入端IN5與一源極電性連接第一輸出端OUT1。
每一級s n 並且包含一下拉控制電路，具有相互電性耦接之一第四電晶體T4、一第五電晶體T5、一第六電晶體T6、一第七電晶體T7與一釋放電路。釋放電路具有一第一端電性連接第二輸入端IN2、一第二端電性連接一節點K與一第三端電性連接第三輸入端IN3。第四電晶體T4具有一閘極電性連接第一輸入端IN1、一汲極電性連接閘極與一源極電性連接釋放電路之第二端。第五電晶體T5具有一閘極電性連接節點K、一汲極電性連接第四電晶體T4之汲極與一源極電性連接一節點P。第六電晶體T6具有一閘極電性連接一節點Q、一汲極電性連接節點K與一源極電性連接釋放電路之第三端。第七電晶體T7具有一閘極電性連接第六電晶體T6之閘極、一汲極電性連接節點P與一源極電性連接第六電晶體T6之源極。
另外，每一級s n 包含一第八電晶體T8、一第九電晶體T9、一第十電晶體T10、一第十一電晶體T11以及一電容。第八電晶體T8具有一閘極電性連接節點P、一汲極電性連接第一電晶體T1之汲極與一源極電性連接第七電晶體T7之源極。第九電晶體T9具有一閘極電性連接第八電晶體T8之閘極、一汲極電性連接第一輸出端OUT1與一源極電性連 接第八電晶體T8之源極。第十電晶體T10具有一閘極電性連接第七輸入端OUT7、一汲極電性連接第三電晶體T3之閘極與一源極電性連接第九電晶體T9之源極。第十一電晶體T11具有一閘極電性連接第十電晶體T10之閘極、一汲極電性連接第一輸出端OUT1與一源極電性連接第十電晶體T10之源極。電容具有一端電性連接節點Q與另一端電性連接第九電晶體T9之汲極。
於一實施例中，複數級{s n }彼此依序相互電性耦接，致使第n級s n 之第六輸入端IN6電性連接第n-1級s n -1 之第二輸出端OUT2，用以從中接收所對應之一上拉輸出訊號F(n-1)，並且第n級s n 之第七輸入端IN7電性連接第n+2級s n +2 之第一輸出端OUT1，用以從中接收所對應之一輸出訊號G(n+2)。
於一實施例中，釋放電路包含一第十二電晶體T12具有一閘極、一汲極與一源極，分別電性連接第一端、第二端與第三端。於另一實施例中，釋放電路包含三電晶體T12,T13與T14。電晶體T12具有一閘極、一汲極電性連接第二端與一源極電性連接第三端。電晶體T13具有一閘極電性連接第一端、一汲極電性連接閘極與一源極電性連接電晶體T12之閘極。電晶體T14具有一閘極電性連接第一端、一汲極電性連接電晶體T12之閘極與一源極電性連接第三端。第一電晶體T1至第十四電晶體T14中之至少一包含一金屬氧化物半導體薄膜電晶體。
於一實施例中，第三控制訊號V3為一參考電壓VSS，其中每一第一控制訊號V1、第二控制訊號V2、第四控制 訊號V4、第五控制訊號V5分別對應複數個時序訊號{CLK(m)}其中之一，且m為大於一之整數。
於一實施例中，每一時序訊號{CLK(m)}的特徵為一高電壓位準與一低電壓位準於一頻率中相互交替。
於一實施例中，第四控制訊號V4與第五控制訊號V5實質上彼此完全相同。
於一實施例中，第一控制訊號V1與第二控制訊號V2與供應電壓VSS滿足邏輯關係V1 AND V2 AND CLK(m)=0。
本發明之其他態樣，將由下列各個實施方式與其所對應之圖示，來予以詳細說明之。
為了使本發明之敘述更加詳盡與完備，以讓熟悉此技藝者將能清楚明白其中的差異與變化，可參照以下所述之實施例。在下列段落中，對於本發明的各種實施方式予以詳細敘述。所附之圖式中，相同之號碼代表相同或相似之元件。另外，於實施方式與申請專利範圍中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可泛指單一個或複數個。並且，於實施方式與申請專利範圍中，除非本文中有所特別限定，否則所提及的『在...中』也包含『在...裡』與『在...上』之涵意。
為了使本發明之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。另一方面，眾所週知的元件與步驟並未描 述於實施例中，以避免造成本發明不必要的限制。
關於本文中所使用之『約』、『大約』或『大致約』一般通常係指數值之誤差或範圍於百分之二十以內，較好地是於百分之十以內，而更佳地則是於百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『大約』或『大致約』所表示的誤差或範圍。
然而，至於本文中所使用之『包含』、『包括』、『具有』及相似詞彙，皆認定為開放式連接詞。例如，『包含』表示元件、成分或步驟之組合中不排除請求項未記載的元件、成分或步驟。
下列將對於本發明之實施方式及所對應之第1-7圖，予以詳細說明。根據本揭露之目的，係以更具體且廣泛地來闡述本發明之一種態樣，即為一種高度可靠之下拉控制電路及應用其之移位暫存器。
請參照第1圖，其繪示根據本發明一實施例之一種適用於移位暫存器之下拉控制電路。下拉控制電路包含一第一輸入端、一第二輸入端、一第三輸入端、一釋放電路110以及至少四電晶體T4,T5,T6與T7。第一輸入端用以接收一第一控制電壓V1。第二輸入端用以接收一第二控制電壓V2。第三輸入端用以接收一參考電壓VSS。釋放電路110具有一第一端111電性連接第二輸入端、一第二端112電性連接一節點K(n)與一第三端113電性連接第三輸入端。
根據本發明之一實施例，第一控制電壓V1、第二控制電壓V2與參考電壓VSS滿足邏輯關係V1 AND V2 AND CLK(m)=0。
電晶體T4具有一閘極電性連接第一端、一汲極電性連接閘極與一源極電性連接釋放電路110之第二端112。電晶體T5具有一閘極電性連接節點K(n)、一汲極電性連接電晶體T4之汲極與一源極電性連接一節點P(n)。電晶體T6具有一閘極電性連接一節點Q(n)、一汲極電性連接節點K(n)與一源極電性連接釋放電路110之第三端113。電晶體T7具有一閘極電性連接電晶體T6之閘極、一汲極電性連接節點P與一源極電性連接電晶體T6之源極。
如第2(a)圖所示，在此實施例中之釋放電路210包含一電晶體T12具有一閘極、一汲極與一源極，分別電性連接下拉控電路之第二輸入端、電晶體T4之源極與參考電壓VSS。
第2(b)圖係繪示根據本發明之另一實施例之具有三電晶體T12、T13與T14的釋放電路220。電晶體T12具有一閘極、一汲極電性連接電晶體T4之源極與一源極電性連接參考電壓VSS。電晶體T13具有一閘極電性連接下拉電路之第二輸入端、一汲極電性連接閘極與一源極電性連接電晶體T12之閘極。電晶體T14具有一閘極電性連接下拉電路之第二輸入端、一汲極電性連接電晶體T12之閘極與一源極電性連接參考電壓VSS。
此外，如第1圖所示，下拉控制電路100可具有另一特徵，即為輸入電路120電性耦接一第一控制電壓V1。釋放電路110電性耦接輸入電路120、一第二控制電壓V2與一參考電壓VSS。下拉電路130電性耦接輸入電路120與釋放電路110。輸出電路140電性耦接輸入電路120與下 拉電路130。
如第1圖所示，輸入電路120包含一電晶體T4，具有一閘極電性耦接第一控制電壓V1、一汲極電性連接閘極與一源極電性連接一節點K(n)。下拉控制電路130包含一電晶體T6，具有一閘極電性連接一節點Q(n)、一汲極電性連接節點K(n)與一源極電性耦接一釋放電路110。輸出電路140包含一電晶體T5以及一電晶體T7。電晶體T5具有一閘極電性連接節點K(n)、一汲極電性連接電晶體T4之汲極與一源極電性連接一節點P(n)。電晶體T7具有一閘極電性連接電晶體T6之閘極、一汲極電性連接節點P(n)與一源極電性連接電晶體T6之源極。
如第2(a)圖所示，釋放電路110包含電晶體T12；抑或如第2(b)圖所示，釋放電路110包含三電晶體T12、T13與T14。
本發明之一態樣是有關一種移位暫存器，其具有複數級{s n },n=1,2,...,N，N為一正整數。每一移位暫存器級s n 具有相同電路圖。
請參照第3圖，其繪示根據本發明實施例之移位暫存器級(s n )300。移位暫存器級(s n )300包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸入端IN4、一第五輸入端IN5、一第六輸入端IN6、一第七輸入端IN7、一第一輸出端OUT1以及一第二輸出端OUT2。第一輸入端IN1用以接收一第一控制訊號V1。第二輸入端IN2用以接收一第二控制訊號V2。第三輸入端IN3用以接收一第三控制訊號V3。第四輸入端IN4用以接收一第四控制訊號V4。第五輸入端IN5用以接收一第五控制訊號V5。 第六輸入端IN6用以接收s n -1 級之一上拉輸出訊號F(n-1)。第七輸入端IN7用以接收s n +2 級之一輸出訊號G(n+1)。第一輸出端OUT1用以輸出一輸出訊號G(n)。第二輸出端OUT2用以輸出一上拉輸出訊號F(n)。
更進一步地來說，移位暫存器級300包含一第一電晶體T1、一第二電晶體T2、一第三電晶體T3。第一電晶體T1具有一閘極電性連接第六輸入端IN6、一汲極電性連接一節點Q(n)與一源極電性連接閘極。第二電晶體T2具有一閘極電性連接節點Q(n)、一汲極電性連接第四輸入端IN4與一源極電性連接第二輸出端OUT2。第三電晶體T3具有一閘極電性連接第二電晶體T2之閘極、一汲極電性連接第五輸入端IN5與一源極電性連接第一輸出端OUT1。
移位暫存器級300並且包含下拉控制電路310，具有相互電性耦接之一第四電晶體T4、一第五電晶體T5、一第六電晶體T6、一第七電晶體T7與一釋放電路320。釋放電路320具有一第一端電性連接第二輸入端IN2、一第二端電性連接一節點K(n)與一第三端電性連接第三輸入端IN3。第四電晶體T4具有一閘極電性連接第一輸入端IN1、一汲極電性連接閘極與一源極電性連接釋放電路之第二端。第五電晶體T5具有一閘極電性連接節點K(n)、一汲極電性連接第四電晶體T4之汲極與一源極電性連接一節點P(n)。第六電晶體T6具有一閘極電性連接一節點Q(n)、一汲極電性連接節點K(n)與一源極電性連接釋放電路之第三端。第七電晶體T7具有一閘極電性連接第六電晶體T6之閘極、一汲極電性連接節點P(n)與一源極電性連接第六電晶體T6之源極。
如第3圖所示，移位暫存器級300更包含一第八電晶體T8、一第九電晶體T9、一第十電晶體T10、一第十一電晶體T11以及一電容。第八電晶體T8具有一閘極電性連接節點P(n)、一汲極電性連接第一電晶體T1之汲極與一源極電性連接第七電晶體T7之源極。第九電晶體T9具有一閘極電性連接第八電晶體T8之閘極、一汲極電性連接第一輸出端OUT1與一源極電性連接第八電晶體T8之源極。第十電晶體T10具有一閘極電性連接第七輸入端OUT7、一汲極電性連接第三電晶體T3之閘極與一源極電性連接第九電晶體T9之源極。第十一電晶體T11具有一閘極電性連接第十電晶體T10之閘極、一汲極電性連接第一輸出端OUT1與一源極電性連接第十電晶體T10之源極。電容具有一端電性連接節點Q(n)與另一端電性連接第九電晶體T9之汲極。
如第3圖所示，第三控制訊號V3為一參考電壓VSS，其中每一第一控制訊號V1、第二控制訊號V2、第四控制訊號V4、第五控制訊號V5分別對應複數個時序訊號{CLK(m)}其中之一，且m為大於一之整數。如第5圖與第6圖所示之實施例中，複數個時序訊號{CLK(m)}包含六個(m=6)時序訊號，CLK(1)=CLK1,CLK(2)=CLK2,...,與CLK(6)=CLK6。每一時序訊號的特徵為一高電壓位準與一低電壓位準於一頻率中相互交替。根據本發明之一實施例，V4=V5=CLK(m)以及V1、V2與VSS滿足滿足邏輯關係V1 AND V2 AND CLK(m)=0。如第5圖所示，V1=CLK(6)並且V2=CLK(2)；然而，如第6圖所示，V1=CLK(6)並且V2=CLK(1)。
至於移位暫存器300，複數個移位暫存器級{s n }彼此依序相互電性耦接，致使第n級s n 之第六輸入端IN6電性連接第n-1級s n -1 之第二輸出端OUT2，用以從中接收所對應之一上拉輸出訊號F(n-1)，並且第n級s n 之第七輸入端IN7電性連接第n+2級s n +2 之第一輸出端OUT1，用以從中接收所對應之一輸出訊號G(n+2)。
請參考第4圖，其繪示根據本發明一實施例之移位暫存器級400。相似於第3圖中之移位暫存器級300，移位暫存器級400亦包含一下拉控制電路410，其具有一釋放電路420。於一實施例中，釋放電路420包含一第十二電晶體T12具有一閘極、一汲極與一源極，分別電性連接第二輸入端IN2、電晶體T4之源極與參考電壓VSS。
請參照第5圖，其繪示第4圖中之移位暫存器級s n 的時序圖。於一實施例中，六時序訊號CLK(1)=CLK1,CLK(2)=CLK2,...,與CLK(6)=CLK6皆使用於其中，而V4=V5=CLK(m)、V1=CLK(6)並且V2=CLK(2)。更進一步地來說，V1、V2與VSS滿足邏輯關係V1 AND V2 AND CLK(m)=0。另外，F(n-1)代表自前一移位暫存器級的上拉輸出電壓。Q(n)、K(n)與P(n)分別為節點Q、K與P上的電壓。K(n)-P(n)為下拉電路中節點K與節點P間之電壓差值。
於時間t1，CLK6從其高電壓位準轉換至其低電壓位準，致使第四電晶體T4自開啟狀態切換至關閉狀態。然而，CLK2位於其低電壓位準，即顯示釋放電路(第十二電晶體T12)處於關閉狀態。因此，節點K上的電壓K(n)與節 點P上的電壓P(n)同時從高電壓位準降至低電壓位準。
於時間t2，CLK2從其低電壓位準轉換至其高電壓位準，並且CLK6仍處於其低電壓位準。因此，釋放電路(第十二電晶體T12)則開啟，而第四電晶體T4仍處於關閉狀態，致使節點K上的電壓K(n)更進一步降至一更低的電壓位準。
於時間t3，CLK2從其高電壓位準轉換至其低電壓位準，並且CLK6仍處於其低電壓位準。因此，釋放電路(第十二電晶體T12)則關閉，而第四電晶體T4仍處於關閉狀態。在這情形狀況下，致使節點K上的電壓K(n)與節點P上的電壓P(n)皆分別處於其低電壓位準。
於時間t4，CLK6從其低電壓位準轉換至其高電壓位準，致使第四電晶體T4自關閉狀態切換至開啟狀態，並且CLK2仍處於其低電壓位準，即顯示釋放電路(第十二電晶體T12)處於關閉狀態。然而，於同時間節點Q上的電壓Q(n)處於其最高電壓位準，致使第六電晶體T6與第七電晶體T7開啟。因此，節點K上的電壓K(n)與節點P上的電壓P(n)分別自第六電晶體T6與第七電晶體T7放電。
於時間t5，CLK6從其高電壓位準轉換至其低電壓位準，致使第四電晶體T4自開啟狀態切換至關閉狀態，並且CLK2仍處於其低電壓位準，即顯示釋放電路(第十二電晶體T12)處於關閉狀態。因此，節點K上的電壓K(n)與節點P上的電壓P(n)分別處於其低電壓位準。
於時間t6，CLK2從其低電壓位準轉換至其高電壓位準，並且CLK6仍處於其低電壓位準。因此，釋放電路(第十二電晶體T12)則開啟，而第四電晶體T4仍處於關閉狀 態。然而，節點Q上的電壓Q(n)則放電至其最低電壓位準，從而關閉第六電晶體T6與第七電晶體T7。因此，節點K上的電壓K(n)與節點P上的電壓P(n)分別處於其低電壓位準。
於時間t7，CLK2從其高電壓位準轉換至其低電壓位準，並且CLK6仍處於其低電壓位準。因此，釋放電路(第十二電晶體T12)則關閉，而第四電晶體T4仍處於關閉狀態。於此情形狀況下，節點K上的電壓K(n)與節點P上的電壓P(n)皆處於其低電壓位準。
於時間t8，CLK6從其低電壓位準轉換至其高電壓位準，致使第四電晶體T4自關閉狀態切換至開啟狀態，並且CLK2仍處於其低電壓位準，即顯示第十二電晶體T12處於關閉狀態。另外，第六電晶體T6與第七電晶體T7皆關閉。因而，節點K上的電壓K(n)與節點P上的電壓P(n)皆充電至其高電壓位準。
於時間t9，CLK6從其高電壓位準轉換至其低電壓位準，致使第四電晶體T4自開啟狀態切換至關閉狀態。然而，CLK2處於其低電壓位準，即顯示釋放電路(第十二電晶體T12)處於關閉狀態。因此，節點K上的電壓K(n)與節點P上的電壓P(n)同時自其高電壓位準降至其低電壓位準。
於時間t10，CLK2從其低電壓位準轉換至其高電壓位準，並且CLK6仍處於其低電壓位準。因此，釋放電路(第十二電晶體T12)則開啟，而第四電晶體T4仍處於關閉狀態，致使節點K上的電壓K(n)更進一步降至一更低的電壓位準。
如第5圖所示，節點K與節點P之間的電壓差值 K(n)-P(n)，係於一電壓位準與一低電壓位準相互交替。舉例來說，於t8-t2期間，節點K與節點P之間電壓差值K(n)-P(n)處於低電壓位準，而於t10-t8期間，節點K與節點P之間電壓差值K(n)-P(n)處於高電壓位準，並且(t8-t2)>>(t10-t8)。而這保證第五電晶體交替地關閉(例如，於t8-t2期間)與開啟(例如，於t10-t8期間)。因此，施加於第五電晶體T5上的應力則獲得實質地減緩，從而改善其可靠度並且延長移位暫存器的使用壽命。
第6圖係繪示第4圖中之移位暫存器級s n 於V1=CLK(6)並且V2=CLK(1)之時序圖。同樣地，於執行運作過程中，第五電晶體T5交替第關閉與開啟。
第7圖係根據本發明另一實施例之移位暫存器級700。與第3圖中之移位暫存器級300相同，移位暫存器級700亦包含一下拉控制電路710，其具有一釋放電路720。於一實施例中，釋放電路720包含第十二電晶體T12、第十三電晶體T13與第十四電晶體T14。第十二電晶體T12具有一閘極、一汲極電性連接第四電晶體之源極與一源極電性連接參考電壓VSS。第十三電晶體T13具有一閘極電性連接第二輸入端IN2用以接收第二控制訊號V2、一汲極電性連接閘極與一源極電性連接電晶體T12之閘極。第十四電晶體T14具有一閘極電性連接第二輸入端IN2用以接收第二控制訊號V2、一汲極電性連接電晶體T12之閘極與一源極電性連接參考電壓VSS。
根據本發明之一實施例，第一電晶體T1至第十四電晶體T14中之至少一包含一金屬氧化物半導體薄膜電晶體 (MOS thin film transistor)。
總而言之，本發明係詳述一種下拉控制電路及應用其之移位暫存器。下拉控制電路包含一釋放電路與四個相互電性耦接的電晶體T4,T5,T6與T7。釋放電路用以使電晶體T5交替地開啟與關閉，從而實質地減緩其應力，並且改善其可靠度與延長移位暫存器的使用壽命。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧下拉控制電路
110‧‧‧釋放電路
111‧‧‧第一端
112‧‧‧第二端
113‧‧‧第三端
120‧‧‧輸入電路
130‧‧‧下拉電路
140‧‧‧輸出電路
210‧‧‧釋放電路
220‧‧‧釋放電路
300‧‧‧移位暫存器級
310‧‧‧下拉控制電路
320‧‧‧釋放電路
400‧‧‧移位暫存器級
410‧‧‧下拉控制電路
420‧‧‧釋放電路
700‧‧‧移位暫存器級
710‧‧‧下拉控制電路
720‧‧‧釋放電路
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係根據本發明之一實施例，所繪示之一種下拉控制電路之電路圖。
第2(a)圖係根據本發明之一實施例，所繪示之一種下拉控制電路之電路圖。
第2(b)圖係根據本發明之另一實施例，所繪示之一種下拉控制電路之電路圖。
第3圖係根據本發明之一實施例，所繪示之一種移位暫存器級之電路圖。
第4圖係根據本發明之另一實施例，所繪示之一種移位暫存器級之電路圖。
第5圖係繪示如第4圖所繪示之一種移位暫存器級之 一時序圖。
第6圖係繪示如第4圖所繪示之一種移位暫存器級之另一時序圖。
第7圖係根據本發明一實施例，所繪示之一種移位暫存器級之電路圖。
第8圖係根據本發明一實施例，所繪示之一種液晶顯示器之方塊功能圖。
第9圖係根據本發明一實施例，所繪示之一般移位暫存器之電路圖。
第10圖係繪示如第9圖所示之一般移位暫存器之一時序圖。
第11圖係繪示如第9圖所示之一般移位暫存器之另一時序圖。
100‧‧‧下拉控制電路
110‧‧‧釋放電路
111‧‧‧第一端
112‧‧‧第二端
113‧‧‧第三端
120‧‧‧輸入電路
130‧‧‧下拉電路
140‧‧‧輸出電路

Claims (22)

  1. 一種適用於移位暫存器之下拉控制電路，包含：一第一輸入端，用以接收一第一控制電壓V1；一第二輸入端，用以接收一第二控制電壓V2；一第三輸入端，用以接收一參考電壓VSS；一釋放電路，具有一第一端電性連接該第二輸入端、一第二端電性連接一節點K與一第三端電性連接該第三輸入端；以及至少四電晶體T4,T5,T6與T7，其中該電晶體T4，具有一閘極電性連接該第一端、一汲極電性連接該閘極與一源極電性連接該釋放電路之該第二端；其中該電晶體T5，具有一閘極電性連接該節點K、一汲極電性連接該電晶體T4之該汲極與一源極電性連接一節點P；其中該電晶體T6，具有一閘極電性連接一節點Q、一汲極電性連接該節點K與一源極電性連接該釋放電路之該第三端；以及其中該電晶體T7，具有一閘極電性連接該電晶體T6之該閘極、一汲極電性連接該節點P與一源極電性連接該電晶體T6之該源極。
  2. 如申請專利範圍第1項所述之下拉控制電路，其中該第一控制電壓V1、該第二控制電壓V2與該參考電壓 VSS滿足邏輯關係V1 AND V2 AND CLK(m)=0。
  3. 如申請專利範圍第1項所述之下拉控制電路，其中該釋放電路包含一電晶體T12具有一閘極、一汲極與一源極，分別電性連接該第一端、該第二端與該第三端。
  4. 如申請專利範圍第1項所述之下拉控制電路，其中該釋放電路包含三電晶體T12、T13與T14，其中該電晶體T12，具有一閘極、一汲極電性連接該第二端與一源極電性連接該第三端；其中該電晶體T13，具有一閘極電性連接該第一端、一汲極電性連接該閘極與一源極電性連接該電晶體T12之該閘極；以及其中該電晶體T14，具有一閘極電性連接該第一端、一汲極電性連接該電晶體T12之該閘極與一源極電性連接該第三端。
  5. 如申請專利範圍第4項所述之下拉控制電路，其中該電晶體T4-T6與該電晶體T12-T14之至少一包含一金屬氧化物半導體薄膜電晶體。
  6. 一種移位暫存器，包含複數級，其中每一級包含如申請專利範圍第1項所述之下拉控制電路。
  7. 一種適用於移位暫存器之下拉控制電路，包含：一輸入電路電性耦接一第一控制電壓V1；一釋放電路電性耦接該輸入電路、一第二控制電壓V2與一參考電壓VSS；一下拉電路電性耦接該輸入電路與該釋放電路；以及一輸出電路電性耦接該輸入電路與該下拉電路；其中該電晶體T12，具有一閘極、一汲極電性連接該電晶體T4之該源汲與一源極電性耦接該參考電壓VSS；其中該電晶體T13，具有一閘極電性耦接該第二控制電壓V2、一汲極電性連接該閘極與一源極電性連接該電晶體T12之該閘極；以及其中該電晶體T14，具有一閘極電性耦接該第二控制電壓V2、一汲極電性連接該電晶體T12之該閘極與一源極電性耦接該參考電壓VSS。
  8. 如申請專利範圍第7項所述之下拉控制電路，其中該第一控制電壓V1、該第二控制電壓V2與該參考電壓VSS滿足邏輯關係V1 AND V2 AND CLK(m)=0。
  9. 如申請專利範圍第7項所述之下拉控制電路，其中該輸入電路包含一電晶體T4，具有一閘極電性耦接該第一控制電壓V1、一汲極電性連接該閘極與一源極電性連接一節點K。
  10. 如申請專利範圍第9項所述之下拉控制電路，其中該下拉控制電路包含一電晶體T6，具有一閘極電性連接一節點Q、一汲極電性連接該節點K與一源極電性耦接一釋放電路。
  11. 如申請專利範圍第10項所述之下拉控制電路，其中該輸出電路包含：一電晶體T5，具有一閘極電性連接該節點K、一汲極電性連接該電晶體T4之該汲極與一源極電性連接該一節點P；以及一電晶體T7，具有一閘極電性連接該電晶體T6之該閘極、一汲極電性連接該節點P與一源極電性連接該電晶體T6之該源極。
  12. 如申請專利範圍第11項所述之下拉控制電路，其中該釋放電路包含一電晶體T12，具有一閘極電性耦接該第二控制電壓V2、一汲極電性連接該電晶體T4之該源極與一源極電性耦接該參考電壓VSS。
  13. 一種移位暫存器，包含複數級，其中每一級包含如申請專利範圍第7項之下拉控制電路。
  14. 一種移位暫存器，包含複數級{s n }，n=1,2,...,N，N為一正整數，其中每一級s n 包含：一第一輸入端IN1，用以接收一第一控制訊號V1； 一第二輸入端IN2，用以接收一第二控制訊號V2；一第三輸入端IN3，用以接收一第三控制訊號V3；一第四輸入端IN4，用以接收一第四控制訊號V4；一第五輸入端IN5，用以接收一第五控制訊號V5；一第六輸入端IN6，用以接收該s n -1 級之一上拉輸出訊號F(n-1)；一第七輸入端IN7，用以接收該s n +2 級之一輸出訊號G(n+1)；一第一輸出端OUT1，用以輸出一輸出訊號G(n)；一第二輸出端OUT2，用以輸出一上拉輸出訊號F(n)；一第一電晶體T1，具有一閘極電性連接該第六輸入端IN6、一汲極電性連接一節點Q與一源極電性連接該閘極；一第二電晶體T2，具有一閘極電性連接該節點Q、一汲極電性連接該第四輸入端IN4與一源極電性連接該第二輸出端OUT2；一第三電晶體T3，具有一閘極電性連接該第二電晶體T2之該閘極、一汲極電性連接該第五輸入端IN5與一源極電性連接該第一輸出端OUT1；一下拉控制電路，具有相互電性耦接之一第四電晶體T4、一第五電晶體T5、一第六電晶體T6、一第七電晶體T7與一釋放電路，其中該釋放電路具有一第一端電性連接該第二輸入端IN2、一第二端電性連接一節點K與一第三端電性連接該第三輸入端IN3； 其中該第四電晶體T4，具有一閘極電性連接該第一輸入端IN1、一汲極電性連接該閘極與一源極電性連接該釋放電路之該第二端；其中該第五電晶體T5，具有一閘極電性連接該節點K、一汲極電性連接該第四電晶體T4之該汲極與一源極電性連接一節點P；其中該第六電晶體T6，具有一閘極電性連接一節點Q、一汲極電性連接該節點K與一源極電性連接該釋放電路之該第三端；以及其中該第七電晶體T7，具有一閘極電性連接該第六電晶體T6之該閘極、一汲極電性連接該節點P與一源極電性連接該第六電晶體T6之該源極；一第八電晶體T8，具有一閘極電性連接該節點P、一汲極電性連接該第一電晶體T1之該汲極與一源極電性連接該第七電晶體T7之該源極；一第九電晶體T9，具有一閘極電性連接該第八電晶體T8之該閘極、一汲極電性連接該第一輸出端OUT1與一源極電性連接該第八電晶體T8之該源極；一第十電晶體T10，具有一閘極電性連接該第七輸入端OUT7、一汲極電性連接該第三電晶體T3之該閘極與一源極電性連接該第九電晶體T9之該源極；一第十一電晶體T11，具有一閘極電性連接該第十電晶體T10之該閘極、一汲極電性連接該第一輸出端OUT1與一源極電性連接該第十電晶體T10之該源極；以及一電容，具有一端電性連接該節點Q與另一端電性連 接該第九電晶體T9之該汲極。
  15. 如申請專利範圍第14項所述之移位暫存器，其中該些複數級{s n }彼此依序相互電性耦接，致使第n級s n 之該第六輸入端IN6電性連接該第n-1級s n -1 之該第二輸出端OUT2，用以從中接收所對應之一上拉輸出訊號F(n-1)，並且第n級s n 之該第七輸入端IN7電性連接該第n+2級s n +2 之該第一輸出端OUT1，用以從中接收所對應之一輸出訊號G(n+2)。
  16. 如申請專利範圍第14項所述之移位暫存器，其中該釋放電路包含一第十二電晶體T12具有一閘極、一汲極與一源極，分別電性連接該第一端、該第二端與該第三端。
  17. 如申請專利範圍第16項所述之移位暫存器，其中該釋放電路包含一第十二電晶體T12、一第十三電晶體T13與一第十四電晶體T14，其中該第十二電晶體T12，具有一閘極、一汲極電性連接該第二端與一源極電性連接該第三端；其中該第十三電晶體T13，具有一閘極電性連接該第一端、一汲極電性連接該閘極與一源極電性連接該第十二電晶體T12之該閘極；以及其中該第十四電晶體T14，具有一閘極電性連接該第一端、一汲極電性連接該第十二電晶體T12之該閘極與一源極電性連接該第三端。
  18. 如申請專利範圍第17項所述之移位暫存器，其中該第一電晶體T1至該第十四電晶體T14中之至少一包含一金屬氧化物半導體薄膜電晶體。
  19. 如申請專利範圍第14項所述之移位暫存器，其中該第三控制訊號V3為一參考電壓VSS，其中每一該第一控制訊號V1、該第二控制訊號V2、該第四控制訊號V4、第五控制訊號V5，分別對應複數個時序訊號{CLK(m)}其中之一，且m為大於一之整數。
  20. 如申請專利範圍第19項所述之移位暫存器，其中每一時序訊號{CLK(m)}的特徵為一高電壓位準與一低電壓位準於一頻率中相互交替。
  21. 如申請專利範圍第19項所述之移位暫存器，其中該第四控制訊號V4與該第五控制訊號V5實質上彼此完全相同。
  22. 如申請專利範圍第21項所述之移位暫存器，其中該第一控制訊號V1與該第二控制訊號V2與該供應電壓VSS滿足邏輯關係V1 AND V2 AND CLK(m)=0。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2234100B1 (en) 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP5436324B2 (ja) * 2010-05-10 2014-03-05 三菱電機株式会社 シフトレジスタ回路
TWI413972B (zh) * 2010-09-01 2013-11-01 Au Optronics Corp 移位暫存電路
CN102097074B (zh) * 2010-11-03 2012-08-29 友达光电股份有限公司 栅极驱动电路
TWI415099B (zh) * 2010-11-10 2013-11-11 Au Optronics Corp 液晶顯示器驅動電路及相關驅動方法
TWI437822B (zh) * 2010-12-06 2014-05-11 Au Optronics Corp 移位暫存器電路
TWI414152B (zh) * 2010-12-08 2013-11-01 Au Optronics Corp 移位暫存器電路
TWI438752B (zh) 2011-05-26 2014-05-21 Innolux Corp 畫素結構及具有該畫素結構的顯示系統
KR20130003252A (ko) * 2011-06-30 2013-01-09 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
CN103137058A (zh) * 2011-11-24 2013-06-05 群康科技(深圳)有限公司 影像显示系统与栅极驱动电路
DE112012004996T5 (de) * 2011-11-30 2014-09-11 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
CN103632639B (zh) * 2012-08-21 2016-03-23 群康科技(深圳)有限公司 栅极驱动电路结构及其显示装置
CN104464661B (zh) * 2014-11-03 2016-09-21 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104464660B (zh) * 2014-11-03 2017-05-03 深圳市华星光电技术有限公司 基于低温多晶硅半导体薄膜晶体管的goa电路
CN105405421B (zh) * 2015-11-09 2018-04-20 深圳市华星光电技术有限公司 液晶显示设备及goa电路
KR102643154B1 (ko) * 2016-12-08 2024-03-05 삼성디스플레이 주식회사 표시 장치
CN106548759B (zh) * 2017-01-14 2018-09-18 深圳市华星光电技术有限公司 一种goa电路及液晶显示器
KR102442099B1 (ko) * 2018-05-31 2022-09-13 에스케이하이닉스 주식회사 다중-입력 쉬프트 레지스터(misr) 회로를 구비한 반도체 장치
TWI680463B (zh) * 2019-02-12 2019-12-21 友達光電股份有限公司 移位暫存裝置與顯示裝置
CN112447141B (zh) 2019-08-30 2022-04-08 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示面板
TWI714293B (zh) * 2019-10-03 2020-12-21 友達光電股份有限公司 移位暫存電路
CN112216240A (zh) * 2020-09-17 2021-01-12 福建华佳彩有限公司 一种新型双输出gip电路
US11315627B1 (en) * 2020-11-17 2022-04-26 Micron Technology, Inc. Voltage drop mitigation techniques for memory devices
CN114038412B (zh) * 2021-11-30 2022-12-30 重庆康佳光电技术研究院有限公司 发光控制信号生成电路、发光二极管驱动模块及显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001904A1 (en) * 2006-06-12 2008-01-03 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
TW200915290A (en) * 2007-07-24 2009-04-01 Koninkl Philips Electronics Nv A shift register circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100917009B1 (ko) * 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
KR101137880B1 (ko) * 2004-12-31 2012-04-20 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 구동 방법
KR101166819B1 (ko) 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
US7310402B2 (en) * 2005-10-18 2007-12-18 Au Optronics Corporation Gate line drivers for active matrix displays
US7529333B2 (en) 2005-10-27 2009-05-05 Lg Display Co., Ltd. Shift register
TWI323869B (en) * 2006-03-14 2010-04-21 Au Optronics Corp Shift register circuit
US7283603B1 (en) * 2006-04-07 2007-10-16 Au Optronics Corporation Shift register with four phase clocks
TWI390499B (zh) * 2008-12-01 2013-03-21 Au Optronics Corp 移位暫存裝置
TWI394134B (zh) * 2008-12-12 2013-04-21 Au Optronics Corp 預下拉前級突波之移位暫存器
US7817771B2 (en) * 2008-12-15 2010-10-19 Au Optronics Corporation Shift register

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001904A1 (en) * 2006-06-12 2008-01-03 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
TW200915290A (en) * 2007-07-24 2009-04-01 Koninkl Philips Electronics Nv A shift register circuit

Also Published As

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EP2302617B1 (en) 2015-06-03
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