KR20240015964A - 게이트 구동회로 및 표시 장치 - Google Patents

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KR20240015964A
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김학수
신영규
최성욱
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엘지디스플레이 주식회사
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Abstract

본 명세서의 일 실시예에 따른 게이트 구동회로는, 제1 모드(mode) 신호의 수신에 대응하여, 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 제1 발광 신호를 제1 출력 라인으로 출력하는 제1 모드 제어부와, 제2 모드 신호의 수신에 대응하여 상기 제1 노드의 전위와 상기 제2 노드의 전위 중 적어도 하나에 기초한 제2 발광 신호를 제2 출력 라인으로 출력하는 제2 모드 제어부와, 스타트 신호, 제1 클록 신호 및 제2 클록 신호 중 적어도 하나를 이용하여 상기 제1 노드 및 상기 제2 노드의 전위를 제어하는 노드 제어부를 포함할 수 있다.

Description

게이트 구동회로 및 표시 장치 {GATE DRIVER AND DISPLAY APPARATUS}
본 명세서는 복수의 발광 소자를 포함하는 화소 회로의 제어를 위한 신호를 제공하는 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.
현대 사회의 기술이 발전함에 따라, 표시 장치는 사용자에게 정보를 제공하기 위해 다양하게 이용되고 있다. 표시 장치는 단순히 시각적 정보를 일방향으로 전달하는 전광판을 비롯하여, 사용자의 입력을 확인하고 확인된 입력에 대응하여 정보를 제공하는 보다 높은 기술을 요구하는 다양한 전자 장치에도 포함된다.
예를 들어, 표시 장치는 차량에 포함되어 차량의 운행자(driver)와 동승자에게 다양한 정보를 제공할 수 있다. 다만, 차량의 표시 장치는 차량의 운행에 방해되지 않도록 적절하게 컨텐츠를 표시할 필요가 있다. 예를 들어 표시 장치는 차량의 운행 중에는 운전에 대한 집중도를 저하시킬 수 있는 컨텐츠의 표시를 제한할 필요가 있다.
본 명세서의 실시예가 해결하고자 하는 과제는, 복수의 발광 소자를 포함하는 화소 회로의 제어를 위한 신호를 제공하는 게이트 구동회로 및 이러한 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
일 예로, 본 명세서의 실시예는 복수의 발광 소자를 이용하여 모드에 따라 표시 장치의 시야각을 조절하는 화소 회로에게 신호를 제공하는 게이트 구동회로와 이러한 게이트 구동회로를 포함하는 표시 장치를 제공할 수 있다.
다만, 본 명세서의 과제들은 이상에서 언급한 바로 제한되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
본 명세서의 일 실시예에 따른 게이트 구동회로는, 제1 모드(mode) 신호의 수신에 대응하여, 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 제1 발광 신호를 제1 출력 라인으로 출력하는 제1 모드 제어부와, 제2 모드 신호의 수신에 대응하여 상기 제1 노드의 전위와 상기 제2 노드의 전위 중 적어도 하나에 기초한 제2 발광 신호를 제2 출력 라인으로 출력하는 제2 모드 제어부와, 스타트 신호, 제1 클록 신호 및 제2 클록 신호 중 적어도 하나를 이용하여 상기 제1 노드 및 상기 제2 노드의 전위를 제어하는 노드 제어부를 포함할 수 있다.
본 명세서의 일 실시예에 따른 표시 패널은, 복수의 화소 회로와, 상기 복수의 화소 회로 각각에게 제1 발광 신호와 제2 발광 신호를 제공함에 기초하여 상기 복수의 화소 회로의 구동을 제어하는 게이트 구동회로를 포함하고, 상기 게이트 구동회로는, 제1 모드 신호의 수신에 대응하여, 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 제1 발광 신호를 제1 출력 라인으로 출력하는 제1 모드 제어부와, 제2 모드 신호의 수신에 대응하여 상기 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 상기 제2 발광 신호를 제2 출력 라인으로 출력하는 제2 모드 제어부와, 스타트 신호, 제1 클록 신호 및 제2 클록 신호 중 적어도 하나를 이용하여 상기 제1 노드 및 상기 제2 노드의 전위를 제어하는 제어부를 포함할 수 있다.
본 명세서의 일 실시예에 따라, 운송 수단의 적어도 일부에 배치되어 적어도 하나의 컨텐츠를 제공하는 표시 장치는, 복수의 화소 회로와, 상기 복수의 화소 회로 각각에게 제1 발광 신호와 제2 발광 신호를 제공함에 기초하여 상기 복수의 화소 회로의 구동을 제어하는 게이트 구동회로를 포함하고, 상기 게이트 구동회로는, 제1 모드 신호의 수신에 대응하여, 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 제1 발광 신호를 제1 출력 라인으로 출력하는 제1 모드 제어부와, 제2 모드 신호의 수신에 대응하여 상기 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 상기 제2 발광 신호를 제2 출력 라인으로 출력하는 제2 모드 제어부와, 스타트 신호, 제1 클록 신호 및 제2 클록 신호 중 적어도 하나를 이용하여 상기 제1 노드 및 상기 제2 노드의 전위를 제어하는 제어부를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서에 따른 게이트 구동회로 및 표시 장치는, 복수의 발광 소자를 포함하는 화소 회로의 제어를 위한 신호를 제공할 수 있다.
다만,　본　명세서에서　얻을　수　있는　효과는　이상에서　언급한　효과들로　제한되지　않으며,　언급하지　않은　또　다른　효과들은　아래의　기재로부터　본　명세서가　속하는　기술　분야에서　통상의　지식을　가진　자에게　명확하게　이해될　수　있을　것이다.
도 1은 본 명세서의 실시예에 따른 표시 장치의 예이다.
도 2는 본 명세서의 실시예에 따른 표시 장치의 기능 블록도이다.
도 3은 본 명세서의 실시예에 따른 표시 장치의 화소 회로의 예를 나타낸다.
도 4는 본 명세서의 실시예에 따른 표시 장치의 픽셀 어레이의 예를 나타낸다. 게이트 구동회로와 화소 회로가 연결되는 예를 나타낸다.
도 5 및 도 6은 본 명세서의 실시예에 따른 표시 장치의 화소 회로의 예를 나타낸다.
도 7은 본 명세서의 실시예에 따른 표시 장치에 포함되는 렌즈 배치의 예를 나타낸다.
도 8은 도 7의 I-I' 단면의 예를 나타낸다.
도 9는 도 7의 II-II' 단면의 예를 나타낸다.
도 10 및 도 11은 본 명세서의 실시예에 따른 표시 장치의 게이트 구동회로의 개념도이다.
도 12 내지 도 16은 본 명세서의 실시예에 따른 표시 장치의 게이트 구동회로의 예를 나타낸다.
도 17은 본 명세서의 실시예에 따른 표시 장치의 신호 흐름의 예를 나타낸다.
실시예들에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
명세서 전체에서 기재된 "a, b, 및 c 중 적어도 하나"의 표현은, 'a 단독', 'b 단독', 'c 단독', 'a 및 b', 'a 및 c', 'b 및 c', 또는 'a, b, 및 c 모두'를 포괄할 수 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
본 명세서에서 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 실시예가 도시된 사항에 제한되는 것은 아니다. 또한, 실시예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 또한, 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 소자 또는 층이 다른 소자 또는 층 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제1, 제2 등과 같은 용어가 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 내에 서술된 각 구성의 면적, 길이, 또는 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들 각각의 특징은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시할 수도 있고 연관 관계로 함께 실시할 수도 있다.
그리고　후술되는　용어들은　본　명세서의　실시에서의　기능을　고려하여　정의된　용어들로서　이는　사용자,　운용자의　의도　또는　관례　등에　따라　달라질　수　있다.　그러므로　그　정의는　본　명세서　전반에　걸친　내용을　토대로　내려져야　할　것이다.
본 명세서의 화소 회로를 구성하는 트랜지스터는 산화물 TFT(Oxide Thin Film Transistor; Oxide TFT), 비정질 실리콘 TFT(a-Si TFT), 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) TFT 중 적어도 하나 이상을 포함할 수 있다.
이하의 실시예들은 유기 발광 표시 장치를 중심으로 설명된다. 하지만, 본 발명의 실시예들은 유기 발광 표시 장치에 제한되지 않고, 무기 발광 물질을 포함한 무기 발광 표시 장치에 적용될 수도 있다. 예를 들어, 본 발명의 실시예들은 양자점(Quantum Dot) 표시장치에도 적용될 수 있다.
'제1', '제2', '제3'과 같은 표현은 실시예 별로 구성을 구분하기 위해 사용되는 용어로서 이러한 용어에 실시예가 제한되는 것은 아니다. 따라서 동일한 용어라도 실시예에 따라 다른 구성을 지칭할 수도 있음을 밝혀둔다.
이하에서는 도면을 참조하여 본 명세서의 실시예들을 설명한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 예이다.
표시 장치(100)는 차량의 대시 보드(dash board)의 적어도 일부에 배치될 수 있다. 차량의 대시 보드는 차량의 앞좌석(예: 운전석, 조수석)의 전면에 배치되는 구성을 포함한다. 예를 들어 차량의 대시 보드는 차량 내부의 다양한 기능(예: 에어컨, 오디오 시스템, 네비게이션 시스템)을 조작하기 위한 입력 구성이 배치될 수 있다.
실시예에서, 표시 장치(100)는 차량의 대시 보드에 배치되어 차량의 상기 다양한 기능의 적어도 일부를 조작하는 입력부로서의 동작할 수 있다. 표시 장치(100)는 차량과 관련된 다양한 정보, 예를 들어 차량의 운행 정보(예: 차량의 현재 속도, 잔여 연료량, 주행 거리), 차량의 부품에 대한 정보(예: 차량 타이어의 손상도)를 제공할 수 있다.
실시예에서, 표시 장치(100)는 차량의 앞좌석에 배치된 운전석과 조수석을 가로지르도록 배치될 수 있다. 표시 장치(100)의 사용자는 차량의 운전자와 조수석에 탑승한 동승자를 포함할 수 있다. 차량의 운전자와 동승자는 모두 표시 장치(100)를 이용할 수 있다.
실시예에서, 도 1에 도시된 표시 장치(100)는 일부만 나타낸 것일 수 있다. 도 1에 도시된 표시 장치(100)는 표시 장치(100)에 포함되는 다양한 구성 중 표시 패널을 나타낸 것일 수 있다. 구체적으로 예를 들면, 도 6에 도시된 표시 장치(100)는 표시 패널의 표시 영역과 비표시 영역의 적어도 일부를 나타내는 것일 수 있다. 표시 장치(100)의 구성 중 도 1에 도시된 부분 이외의 구성은 차량의 내부(또는 적어도 일부)에 실장될 수 있다.
도 2는 본 명세서의 실시예에 따른 표시 장치의 기능 블록도이다.
본 명세서의 일 실시예에 따른 표시 장치는 전계발광 디스플레이 장치(Electroluminescent Display)가 적용될 수 있다. 전계발광 디스플레이 장치는 유기 발광 다이오드(Organic Light Emitting Diode) 디스플레이 장치, 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode) 디스플레이 장치, 또는 무기 발광 다이오드(Inorganic Light Emitting Diode) 디스플레이 장치가 이용될 수 있다.
도 1을 참고하면, 표시 장치는 표시 패널(DP), 데이터 드라이버(DD), 게이트 드라이버(GD), 타이밍 컨트롤러(TC) 및 전원 유닛(PU)을 포함할 수 있다
실시예에서, 표시 패널(DP)은 사용자에게 제공될 이미지를 생성할 수 있다. 예를 들어, 표시 패널(DP)은 화소 회로가 배치된 화소 영역(PA)을 통해 사용자에게 제공될 이미지를 생성하여 표시할 수 있다.
데이터 드라이버(DD), 게이트 드라이버(GD), 타이밍 컨트롤러(TC) 및 전원 유닛(PU)은 신호 배선들을 통해 각 화소 영역(PA)의 동작을 위한 신호를 제공할 수 있다. 신호 배선들은 예를 들면 도 3에 도시된 데이터 라인들(DL), 게이트 라인들(GL) 및 전원전압 공급라인들(PL)을 포함할 수 있다.
일 예로, 데이터 드라이버(DD)는 데이터 라인들(DL)을 통해 각 화소 영역(PA)에 데이터 신호를 인가하고, 게이트 드라이버(GD)는 게이트 라인들(GL)을 통해 각 화소 영역(PA)에 게이트 신호를 인가하며, 전원 유닛(PU)은 전원전압 공급라인들(PL)을 통해 각 화소 영역(PA)에 전원전압을 공급할 수 있다.
타이밍 컨트롤러(TC)는 데이터 드라이버(DD) 및 게이트 드라이버(GD)를 제어할 수 있다. 예를 들어, 타이밍 컨트롤러(TC)는 외부로부터 입력되는 디지털 비디오 데이터를 표시 패널(DP)의 해상도에 맞게 재정렬하여 데이터 드라이버(DD)에 공급할 수 있다.
데이터 드라이버(DD)는 데이터 제어신호를 기반으로 타이밍 콘트롤러(TC)로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 다수의 데이터 라인들에 공급할 수 있다.
게이트 드라이버(GD)는 게이트 제어신호를 기반으로 스캔 신호와 발광 신호(또는 발광 제어신호)를 생성할 수 있다. 게이트 드라이버(GD)는 스캔 구동부와 발광 신호 구동부를 포함할 수 있다. 상기 스캔 구동부는 각 화소 행마다 연결된 적어도 하나 이상의 스캔 라인을 구동하기 위해 행 순차 방식으로 스캔 신호를 생성하여 스캔 라인들에 공급할 수 있다. 상기 발광 신호 구동부는 각 화소 행마다 연결된 적어도 하나 이상의 발광 신호 라인을 구동하기 위해 행 순차 방식으로 발광 신호 생성하여 발광 신호 라인들에 공급할 수 있다.
실시예에 따라, 게이트 드라이버(GD)는 GIP(Gate-driver In Panel) 방식으로 표시 패널(DP)에 배치될 수 있다. 예를 들어, 게이트 드라이버(GD)는 복수개로 구분되어 표시 패널(DP)의 적어도 2개의 측면에 각각 배치될 수 있다.
표시 패널(DP)의 표시 영역(AA)은 복수의 화소 영역(또는 화소, 또는 화소 회로)(PA)을 포함할 수 있다. 화소 영역(PA) 에는 다수의 데이터 라인(예: 도 3의 데이터 라인(DL))들과 다수의 게이트 라인(예: 도 3의 게이트 라인(GL))들이 교차되고 이 교차영역마다 배치되는 서브 화소들이 포함될 수 있다. 하나의 화소 영역(PA)에 포함되는 서브 화소 각각은 서로 다른 색을 발광할 수 있다. 예를 들어 화소 영역(PA)은 3개의 서브 화소를 이용하여 청색, 적색 및 녹색을 구현할 수 있다. 다만 이에 제한되는 것은 아니고 경우에 따라 화소 영역(PA)는 특정한 색(예: 백색)을 더 구현하기 위한 서브 화소를 더 포함할 수 있다.
화소 영역(PA)에서 청색을 구현하는 영역은 청색 서브 화소 영역, 적색을 구현하는 영역은 적색 서브 화소 영역, 녹색을 구현하는 영역은 녹색 서브 화소 영역으로 지칭될 수 있다.
실시예에서, 화소 영역(PA)은 복수의 서브 픽셀을 포함할 수 있다. 복수의 서브 픽셀 각각은 서로 다른 시야각을 제공하는 제1 렌즈 영역과 제2 렌즈 영역으로 구분될 수 있다. 예를 들어, 화소 영역(PA)은 광을 제1 범위에 제공하여 제1 시야각을 형성하는 제1 렌즈 영역과 광을 제2 범위에 제공하여 제2 시야각을 형성하는 제2 렌즈 영역을 포함할 수 있다. 제1 범위는 제2 범위 보다 넓은 범위에 해당할 수 있다.
비표시 영역(BZ)은 표시 영역의 둘레를 따라 배치될 수 있다. 비표시 영역(BZ)에는 화소 영역(PA)에 배치된 화소 회로의 구동을 위한 다양한 구성 요소가 배치될 수 있다. 예를 들어, 비표시 영역(BZ)에는 게이트 구동회로(GD)의 적어도 일부가 배치될 수 있다. 비표시 영역(BZ)은 베젤(bezel) 영역으로 지칭될 수 있다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 예를 나타낸다. 화소 영역(PA)은 각각 서로 다른 색을 나타내는 복수의 서브 화소와 복수의 서브 화소 각각에 대응하는 화소 회로를 포함할 수 있다. 도 3은 화소 영역(PA)에 배치되는 하나의 서브 화소에 대한 화소 회로의 예를 나타낸다.
도 3을 참고하면, 화소 회로는 복수의 트랜지스터(DT, ST, ET1, ET2), 커패시터(Cst), 복수의 발광 소자(310, 320)를 포함할 수 있다.
구동 트랜지스터(DT)와 커패시터(Cst)는 스위칭 트랜지스터(ST)와 연결될 수 있다. 구동 트랜지스터(DT)의 제1 전극은 전원전압 공급라인 라인(PL)과 연결될 수 있다.
스위칭 트랜지스터(ST)는 게이트 라인(GL)과 연결되어 게이트 신호를 공급받을 수 있다. 스위칭 트랜지스터(ST)는 게이트 신호에 의해 턴-온되거나 턴-오프될 수 있다. 스위칭 트랜지스터(ST)의 제1 전극은 데이터 라인(DL)과 연결될 수 있다. 이러한 경우 스위칭 트랜지스터(ST)가 턴-온됨에 대응하여 데이터 신호가 스위칭 트랜지스터(ST)를 통해 구동 트랜지스터(DT)의 게이트 전극으로 공급될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 제2 전극 사이에 배치될 수 있다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극에 인가되는 신호, 예를 들어 데이터 신호를 한 프레임 동안 유지할 수 있다.
실시예에 따라, 구동 트랜지스터(DT), 스위칭 트랜지스터(ST), 및 커패시터(Cst)는 발광 소자(예: 제1 발광 소자(310), 제2 발광 소자(320))의 발광 구동을 위한 구성요소로서, 구동부분으로 지칭될 수 있다. 그러나 이러한 용어에 제한되는 것은 아니다.
제1 발광 소자(310)는 제1 발광 신호(EM1)에 의해 턴-온되거나 오프되는 제1 트랜지스터(ET1)와 연결될 수 있다. 제2 발광 소자(320)는 제2 발광 신호(EM2)에 의해 턴-온되거나 턴-오프되는 제2 트랜지스터(ET2)와 연결될 수 있다. 제1 트랜지스터(ET1)는 제1 발광 제어 트랜지스터로 지칭될 수 있다. 제2 트랜지스터(ET2)는 제2 발광 제어 트랜지스터로 지칭될 수 있다.
이러한 경우, 제1 발광 소자(310) 또는 제2 발광 소자(320)는 모드(mode)에 따라 화소 회로의 다른 구성, 예를 들어 구동 트랜지스터(DT)와 연결될 수 있다. 모드는 사용자의 입력에 의해 지정되거나 미리 지정된 조건을 만족하는 경우 결정될 수 있다. 예를 들어 미리 지정된 제1 조건을 만족하는 경우 제1 발광 신호(EM1)가 공급됨에 기초하여 제1 발광 소자(310)가 발광할 수 있다. 미리 지정된 제2 조건을 만족하는 경우 제2 발광 신호(EM2)가 공급됨에 기초하여 제2 발광 소자(320)가 발광할 수 있다. 제1 조건은 제1 모드로의 구동을 위해 미리 지정된 조건을 포함할 수 있다. 제2 조건은 제2 모드로의 구동을 위해 미리 지정된 조건을 포함할 수 있다.
도 3의 복수의 트랜지스터들(DT, ST, ET1, ET2)은 비정질 실리콘, 다결정 실리콘 및 IGZO와 같은 산화물 반도체 중 적어도 하나를 포함할 수 있다. 트랜지스터의 제1 전극 또는 제2 전극은 소스 전극 또는 드레인 전극일 수 있다. 예를 들어 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있다. 다른 예를 들면 제1 전극은 드레인 전극이고 제2 전극은 소스 전극일 수 있다.
도 4는 본 명세서의 실시예에 따른 표시 장치의 픽셀 어레이의 예를 나타낸다.
도 4를 참조하면, 표시 패널(예: 도 2의 표시 패널(DP))의 픽셀 어레이에는 다수의 수평 픽셀 라인들(L1, L2, L3, L4)이 구비될 수 있다. 다수의 수평 픽셀 라인들(L1, L2, L3, L4) 각각에는 수평으로 이웃하며 게이트 라인들(예: 스캔 라인(410), 제1 발광신호 라인(420), 제2 발광신호 라인(425))에 공통으로 연결된 다수의 픽셀(PXL)이 배치될 수 있다.
여기서, 수평 픽셀 라인들(L1, L2, L3, L4) 각각은 수평으로 이웃한 픽셀(PXL)에 의해 구현되는 하나의 라인에 배치된 복수의 픽셀(PXL)을 의미할 수 있다. 픽셀 어레이는 고전위 전원 전압(ELVDD)을 픽셀(PXL)에 공급하는 제1 전원라인(430), 기준 전압(Vref)을 픽셀(PXL)에 공급하는 제2 전원라인(440)을 포함할 수 있다. 또한, 픽셀들(PXL)은 저전위 전원 전압(VSS)에 연결될 수 있다.
실시예에서, 게이트 라인은 스캔 신호(SCAN)가 공급되는 스캔 라인(410), 공통 발광신호(EM0)가 공급되는 공통 발광신호 라인(415), 제1 발광 신호(EM1)가 공급되는 제1 발광신호 라인(420), 및 제2 발광 신호(EM2)가 공급되는 제2 발광신호 라인(425)을 포함할 수 있다.
픽셀(PXL)은 적어도 하나의 색을 발광할 수 있다. 예를 들어 픽셀(PXL)은 적색, 녹색, 청색, 및 백색 중 어느 하나를 발광할 수 있다. 픽셀(PXL)은 하나의 단위 픽셀을 구성할 수 있으며, 단위 픽셀에서 구현되는 색은 적색, 녹색, 청색, 및 백색의 발광 비율에 따라 결정될 수 있다. 픽셀(PXL) 각각에는 데이터 라인(450), 스캔 라인(410), 공통 발광신호 라인(415), 제1 발광신호 라인(420), 제2 발광신호 라인(425), 제1 전원 라인(430), 및 제2 전원 라인(16)이 연결될 수 있다.
도 5는 및 도 6은 본 명세서의 실시예에 따른 표시 장치의 화소 회로의 예를 나타낸다. 구체적으로 도 5 및 도 6은 픽셀 어레이에 포함되는 단위 픽셀(PXL)의 화소 회로의 예를 나타낸다.
도 5를 참조하면, 화소 회로(500)는, 12개의 트랜지스터와 1개의 커패시터를 포함할 수 있다. 화소 회로(500)에 포함되는 12개의 트랜지스터 중 적어도 일부는 n 타입 트랜지스터 또는 p 타입 트랜지스터일 수 있다. p 타입 트랜지스터의 경우, 각 구동 신호의 로우 레벨 전압(low level voltage)은 TFT를 온(on)시키는 전압을 의미하고, 각 구동신호의 하이 레벨 전압(high level voltage)은 TFT들을 오프(off)시키는 전압을 의미할 수 있다.
여기서 로우 레벨 전압은 하이 레벨 보다 낮은 미리 지정된 전압에 대응할 수 있다. 예를 들어 로우 레벨 전압은 -8V 내지 -12V 범위 내에 해당하는 전압을 포함할 수 있다 하이 레벨 전압은 로우 레벨 전압 보다 높은 미리 지정된 전압에 대응할 수 있다. 예를 들어 하이 레벨 전압은 6V 내지 8V 범위 내에 해당하는 전압을 포함할 수 있다. 실시예에 따라, 로우 레벨 전압은 제1 전압으로 지칭되고, 하이 레벨 전압은 제2 전압으로 지칭될 수 있다. 이러한 경우 제1 전압은 제2 전압 보다 낮은 값일 수 있다.
이하 후술하는 트랜지스터의 제1 전극 또는 제2 전극은 소스 전극 또는 드레인 전극을 의미할 것일 수 있다. 다만 제1 전극과 제2 전극이라는 용어는 각 전극을 구분하기 위한 용어일 뿐 각 전극에 대응하는 것이 무엇인지 한정하는 것은 아니다. 또한 각 전극마다 제1 전극이 동일한 전극을 지칭하는 것이 아닐 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극은 제1 트랜지스터(T1)의 소스 전극을 의미하고, 제6 트랜지스터(T6)의 제1 전극은 제6 트랜지스터(T6)의 드레인 전극을 의미할 수 있다.
구동 트랜지스터(DT)는 제1 발광 소자(ED1)와 연결되는 제1 트랜지스터(T1) 및 제2 발광 소자(ED2)와 연결되는 제2 트랜지스터(T2)와 연결될 수 있다. 예를 들어, 구동 트랜지스터(DT)의 제1 전극은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 연결될 수 있다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 게이트 전극이 제1 발광신호 라인(420)과 연결됨에 기초하여 제1 발광 신호(EM1)에 의해 온 또는 오프될 수 있다. 제2 트랜지스터(T2)는 제2 트랜지스터(T2)의 게이트 전극이 제2 발광신호 라인(425)과 연결됨에 기초하여 제2 발광 신호(EM2)에 의해 온 또는 오프될 수 있다. 여기서, 제1 발광신호 라인(420)은 제1 발광 신호(EM1)를 제공하는 게이트 라인에 대응할 수 있다. 제2 발광신호 라인(425)은 제2 발광 신호(EM2)를 제공하는 게이트 라인에 대응할 수 있다.
도 5의 제1 발광 신호(EM1)는 화소 회로(500)가 n번째 화소 행에 배치됨에 대응하여, n번째 행에 공급되는 n번째 제1 발광 신호(EM1(n))에 대응할 수 있다. 제2 발광 신호(EM2)는 화소 회로(500)가 n번째 화소 행에 배치됨에 대응하여, n번째 행에 공급되는 n번째 제2 발광 신호(EM2(n))에 대응할 수 있다.
구동 트랜지스터(DT)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 커패시터(C1) 중 적어도 하나와 연결될 수 있다. 예를 들어, 구동 트랜지스터(DT)의 제1 전극은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 커패시터(C1)와 연결될 수 있다. 구동 트랜지스터(DT)의 제2 전극은 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)와 연결될 수 있다.
제1 트랜지스터(T1)는 제1 발광 소자(ED1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5-1 트랜지스터(T51), 및 구동 트랜지스터(DT) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극은 구동 트랜지스터(DT) 및 제3 트랜지스터(T3)와 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제5-1 트랜지스터(T51) 및 제1 발광 소자(ED1)와 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 발광 신호(EM1)를 제공하는 제1 발광신호 라인(420)과 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)는 제1 발광 신호(EM1)의 제공에 기초하여 온 또는 오프될 수 있다. 제1 트랜지스터(T1)가 온되는 경우 구동 트랜지스터(DT)를 통한 전압이 제1 발광 소자(ED1)(예: 제1 발광 소자(ED1)의 애노드 전극)로 인가될 수 있다.
제2 트랜지스터(T2)는 제2 발광 소자(ED2), 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제5-2 트랜지스터(T52), 및 구동 트랜지스터(DT) 중 적어도 하나와 연결될 수 있다. 제2 트랜지스터(T2)의 제1 전극은 구동 트랜지스터(DT) 및 제3 트랜지스터(T3)와 연결될 수 있다. 제2 트랜지스터(T2)의 제2 전극은 제2 발광 소자(ED2) 및 제5-2 트랜지스터(T52)와 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제2 발광 신호(EM2)를 제공하는 제2 발광신호 라인(425)과 연결될 수 있다. 이에 따라, 제2 트랜지스터(T2)는 제2 발광 신호(EM2)의 제공에 기초하여 온 또는 오프될 수 있다. 제2 트랜지스터(T2)가 온되는 경우 구동 트랜지스터(DT)를 통한 전압이 제2 발광 소자(ED2)(예: 제1 발광 소자(ED1)의 애노드 전극)로 인가될 수 있다.
여기서, 제1 발광 소자(ED1)는 상에는 제1 렌즈가 배치될 수 있다. 이러한 경우 제1 발광 소자(ED1)가 배치된 영역의 시야각이 제1 값 이상을 가질 수 있다. 제2 발광 소자(ED2)는 상에는 제2 렌즈가 배치될 수 있다. 이러한 경우 제2 발광 소자(ED2)가 배치된 영역의 시야각이 제1 값 미만을 가질 수 있다. 제1 발광 소자(ED1)이 배치된 영역의 시야각이 제2 발광 소자(ED2)가 배치된 영역의 시야각 보다 넓을 수 있다. 예를 들어, 제1 발광 소자(ED1)가 배치된 영역은 운전석과 조수석에 해당하는 범위까지 광을 제공할 수 있다. 제2 발광 소자(ED2)가 배치된 영역은 운전석을 제외하고 조수석에 해당하는 범위까지만 광을 제공할 수 있다.
제3 트랜지스터(T3)는 구동 트랜지스터(DT), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 커패시터(C1) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 전극은 제4 트랜지스터(T4), 커패시터(C1) 및 구동 트랜지스터(DT)와 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 구동 트랜지스터(DT)와 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 도 5의 화소 회로가 배치된 행, 즉, n번째 행에서 스캔 신호(Scan)를 공급하는 n번째 스캔 라인과 연결될 수 있다. 이에 따라, 제3 트랜지스터(T3)는 n번째 스캔 신호(Scan(n))를 공급받을 수 있고, n번째 스캔 신호(Scan(n))에 의해 온 또는 오프 될 수 있다.
제4 트랜지스터(T4)는 구동 트랜지스터(DT), 제3 트랜지스터(T3), 제5-1 트랜지스터(51), 제5-2 트랜지스터(52) 및 커패시터(C1) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제4 트랜지스터(T4)의 제1 전극은 제3 트랜지스터(T3), 커패시터(C1) 및 구동 트랜지스터(DT)와 연결될 수 있다. 제4 트랜지스터(T4)의 제2 전극은 제5-1 트랜지스터(T51), 제5-2 트랜지스터(T52) 및 초기화 전압(Vini)을 공급하는 초기화 전압 라인(512)과 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 n-1번째 행에서 스캔 신호(Scan)를 공급하는 n-1번째 스캔 라인과 연결될 수 있다. 제4 트랜지스터(T4)는 n-1번째 스캔 신호(Scan(n-1))를 공급받을 수 있고, n-1번째 스캔 신호(Scan(n-1))에 의해 온 또는 오프 될 수 있다.
제5-1 트랜지스터(T51)는 제1 트랜지스터(T1), 제4 트랜지스터(T4) 및 제1 발광 소자(ED1) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제5-1 트랜지스터(T51)의 제1 전극은 제4 트랜지스터(T4)와 연결될 수 있다. 제5-1 트랜지스터(T51)의 제2 전극은 제1 트랜지스터(T1) 및 제1 발광 소자(ED1)와 연결될 수 있다. 제5-1 트랜지스터(T51)의 게이트 전극은 n번째 스캔 라인과 연결될 수 있다. 이에 따라, 제5-1 트랜지스터(T51)는 n번째 스캔 신호(Scan(n))를 공급받을 수 있고, n번째 스캔 신호(Scan(n))에 의해 온 또는 오프 될 수 있다.
제5-2 트랜지스터(T52)는 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제2 발광 소자(ED2) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제5-2 트랜지스터(T52)의 제1 전극은 제4 트랜지스터(T4)와 연결될 수 있다. 제5-2 트랜지스터(T52)의 제2 전극은 제2 트랜지스터(T2) 및 제2 발광 소자(ED2)와 연결될 수 있다. 제5-2 트랜지스터(T52)의 게이트 전극은 n번째 스캔 라인과 연결될 수 있다. 이에 따라, 제5-2 트랜지스터(T52)는 n번째 스캔 신호(Scan(n))를 공급받을 수 있고, n번째 스캔 신호(Scan(n))에 의해 온 또는 오프 될 수 있다.
제6 트랜지스터(T6)는 제7 트랜지스터(T7), 제8 트랜지스터(T8) 및 구동 트랜지스터(DT) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제6 트랜지스터(T6)의 제1 전극은 제7 트랜지스터(T7) 및 구동 트랜지스터(DT)와 연결될 수 있다. 제6 트랜지스터(T6)의 제2 전극은 제8 트랜지스터(T8)와 연결될 수 있다. 또한, 제6 트랜지스터(T6)의 제2 전극은 고전위 전압(ELVDD)을 공급하는 고전위 전압 라인(517)과 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 공통 발광신호 라인(415)과 연결될 수 있다. 이러한 경우, 제6 트랜지스터(T6)는 공통 발광신호(EM0)를 공급받을 수 있고, 공통 발광신호(EM0)에 의해 온 또는 오프될 수 있다. 도 5의 공통 발광신호(EM0)는 화소 회로(500)가 n번째 화소 행에 배치됨에 대응하여, n번째 행에 공급되는 n번째 공통 발광신호(EM0(n))에 대응할 수 있다.
실시예에서, n번째 공통 발광신호(EM0(n))의 공급을 기초로 제6 트랜지스터(T6)가 온 되는 경우, 고전위 전압(ELVDD)이 구동 트랜지스터(DT)의 제2 전극으로 인가될 수 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6) 및 구동 트랜지스터(DT) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제7 트랜지스터(T7)의 제1 전극은 제6 트랜지스터(T6) 및 구동 트랜지스터(DT)와 연결될 수 있다. 제7 트랜지스터(T7)의 제2 전극은 데이터 전압(Vdata)을 공급하는 데이터 라인(515)(예: 도 3의 데이터 라인(DL))과 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 n번째 스캔 라인과 연결될 수 있다. 이에 따라, 제5 트랜지스터(T5)는 n번째 스캔 신호(Scan(n))를 공급받을 수 있고, n번째 스캔 신호(Scan(n))에 의해 온 또는 오프 될 수 있다.
실시예에서, n번째 스캔 신호(Scan(n))의 공급을 기초로 제7 트랜지스터(T7)가 온 되는 경우, 데이터 전압(Vdata)이 구동 트랜지스터(DT)의 제2 전극으로 인가될 수 있다.
실시예에서, 제8 트랜지스터(T8)는 커패시터(C1), 제6 트랜지스터(T6), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제8 트랜지스터(T8)의 제1 전극은 제6 트랜지스터(T6) 및 고전위 전압(ELVDD)을 공급하는 고전위 전압 라인(517)과 연결될 수 있다. 제8 트랜지스터(T8)의 제2 전극은 커패시터(C1), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)와 연결될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 공통 발광신호 라인(415)과 연결될 수 있다. 이러한 경우, 제8 트랜지스터(T8)는 공통 발광신호(EM0)를 공급받을 수 있고, 공통 발광신호(EM0)에 의해 온 또는 오프될 수 있다.
실시예에서, 제9 트랜지스터(T9)는 제8 트랜지스터(T8), 제10 트랜지스터(T10) 및 커패시터(C1) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제9 트랜지스터(T9)의 제1 전극은 제10 트랜지스터(T10)와 연결될 수 있다. 제9 트랜지스터(T9)의 제1 전극은 기준 전압(Vref)을 제공하는 기준 전압 라인(511)과 더 연결될 수 있다. 제9 트랜지스터(T9)의 제2 전극은 커패시터(C1), 제8 트랜지스터(T8) 및 제10 트랜지스터(T10)와 연결될 수 있다. 제9 트랜지스터(T9)의 게이트 전극은 n번째 스캔 라인과 연결될 수 있다. 이에 따라, 제9 트랜지스터(T9)는 n번째 스캔 신호(Scan(n))를 공급받을 수 있고, n번째 스캔 신호(Scan(n))에 의해 온 또는 오프 될 수 있다
실시예에서, 제10 트랜지스터(T10)는 제8 트랜지스터(T8), 제9 트랜지스터(T9) 및 커패시터(C1) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제10 트랜지스터(T10)의 제1 전극은 제9 트랜지스터(T9)와 연결될 수 있다. 제10 트랜지스터(T10)의 제1 전극은 기준 전압(Vref)을 제공하는 기준 전압 라인(511)과 더 연결될 수 있다. 제10 트랜지스터(T10)의 제2 전극은 커패시터(C1), 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)와 연결될 수 있다. 제10 트랜지스터(T10)는 제9 트랜지스터(T9)와 병렬로 연결될 수 있다. 제10 트랜지스터(T10)의 게이트 전극은 n-1번째 스캔 라인과 연결될 수 있다. 이에 따라, 제10 트랜지스터(T10)는 n-1번째 스캔 신호(Scan(n-1))를 공급받을 수 있고, n-1번째 스캔 신호(Scan(n-1))에 의해 온 또는 오프 될 수 있다
도 6은 도 5와는 다른 실시예에 따른 화소 회로(600)를 나타낸다. 이하에서는 도 5에서 서술한 내용과 중복되는 내용이 생략될 수 있다. 도 6의 화소 회로(600)는, 7개의 트랜지스터와 1개의 커패시터를 포함할 수 있다. 화소 회로(600)에 포함되는 7개의 트랜지스터 중 적어도 일부는 n 타입 트랜지스터 또는 p 타입 트랜지스터일 수 있다.
구동 트랜지스터(DT)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 커패시터(C1) 중 적어도 하나와 연결될 수 있다. 구동 트랜지스터(DT)는 고전위 전압 라인(517)과 더 연결될 수 있다. 예를 들어, 구동 트랜지스터(DT)의 제1 전극은 고전위 전압 라인(517)과 연결될 수 있다. 구동 트랜지스터(DT)의 제2 전극은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)와 연결될 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 커패시터(C1)와 연결될 수 있다.
제1 트랜지스터(T1)는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4-1 트랜지스터(T41), 제1 발광 소자(ED1) 및 구동 트랜지스터(DT) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 구동 트랜지스터(DT)와 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제4-1 트랜지스터(T41) 및 제1 발광 소자(ED1)와 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 발광신호 라인(420)과 연결됨에 기초하여 제1 발광 신호(EM1)에 의해 온 또는 오프될 수 있다.
제2 트랜지스터(T2)는 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제4-2 트랜지스터(T42), 제2 발광 소자(ED2) 및 구동 트랜지스터(DT) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극은 제1 트랜지스터(T1), 제3 트랜지스터(T3) 및 구동 트랜지스터(DT)와 연결될 수 있다. 제2 트랜지스터(T2)의 제2 전극은 제4-2 트랜지스터(T42) 및 제2 발광 소자(ED2)와 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제2 발광신호 라인(425)과 연결됨에 기초하여 제2 발광 신호(EM2)에 의해 온 또는 오프될 수 있다.
제3 트랜지스터(T3)는 커패시터(C1), 구동 트랜지스터(DT), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4-1 트랜지스터(T41), 및 제4-2 트랜지스터(T42) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 전극은 커패시터(C1) 및 구동 트랜지스터(DT)와 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극은 구동 트랜지스터(DT), 제1 트랜지스터(T1), 및 제2 트랜지스터(T2)와 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 n-1번째 행에서 스캔 신호(Scan)를 공급하는 n-1번째 스캔 라인과 연결될 수 있다. 이에 따라, 제3 트랜지스터(T3)는 n-1번째 스캔 신호(Scan(n-1))를 공급받을 수 있고, n-1번째 스캔 신호(Scan(n-1))에 의해 온 또는 오프 될 수 있다.
제4-1 트랜지스터(T41)는 제1 트랜지스터(T1), 제5 트랜지스터(T5) 및 제1 발광 소자(ED1) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제4-1 트랜지스터(T41)의 제1 전극은 제5 트랜지스터(T5)와 연결될 수 있다. 제4-1 트랜지스터(T41)의 제2 전극은 제1 트랜지스터(T1) 및 제1 발광 소자(ED1)와 연결될 수 있다. 제4-1 트랜지스터(T41)의 게이트 전극은 n-1번째 스캔 라인과 연결될 수 있다. 이에 따라, 제4-1 트랜지스터(T41)는 n-1번째 스캔 신호(Scan(n-1))를 공급받을 수 있고, n-1번째 스캔 신호(Scan(n-1))에 의해 온 또는 오프 될 수 있다.
제4-2 트랜지스터(T42)는 제2 트랜지스터(T2), 제5 트랜지스터(T5) 및 제2 발광 소자(ED2) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제4-2 트랜지스터(T42)의 제1 전극은 제5 트랜지스터(T5)와 연결될 수 있다. 제4-2 트랜지스터(T42)의 제2 전극은 제2 트랜지스터(T2) 및 제2 발광 소자(ED2)와 연결될 수 있다. 제4-2 트랜지스터(T42)의 게이트 전극은 n-1번째 스캔 라인과 연결될 수 있다. 이에 따라, 제4-2 트랜지스터(T42)는 n-1번째 스캔 신호(Scan(n-1))를 공급받을 수 있고, n-1번째 스캔 신호(Scan(n-1))에 의해 온 또는 오프 될 수 있다.
제5 트랜지스터(T5)는 제4-1 트랜지스터(T41), 제4-2 트랜지스터(T42), 제6 트랜지스터(T6) 및 커패시터(C1) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제5 트랜지스터(T5)의 제1 전극은 제6 트랜지스터(T6) 및 커패시터(C1)와 연결될 수 있다. 제5 트랜지스터(T5)의 제2 전극은 제4-1 트랜지스터(T41) 및 제4-2 트랜지스터(T42)와 연결될 수 있다. 제5 트랜지스터(T5)의 제2 전극은 기준 전압(Vref)을 제공하는 기준 전압 라인(511)과 더 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 공통 발광신호(EM0)를 공급하는 공통 발광신호 라인(415)과 연결될 수 있다. 이에 따라, 제5 트랜지스터(T5)는 공통 발광신호(EM0)를 공급받을 수 있고, 공통 발광신호(EM0)에 의해 온 또는 오프 될 수 있다.
제6 트랜지스터(T6)는 제5 트랜지스터(T5) 및 커패시터(C1) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제6 트랜지스터(T6)의 제1 전극은 제5 트랜지스터(T5) 및 커패시터(C1)와 연결될 수 있다. 제6 트랜지스터(T6)의 제2 전극은 데이터 전압(Vdata)을 공급하는 데이터 라인(515) (예: 도 3의 데이터 라인(DL))과 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 n번째 행에서 스캔 신호(Scan)를 공급하는 n번째 스캔 라인과 연결될 수 있다. 이에 따라, 제6 트랜지스터(T6)는 n-1번째 스캔 신호(Scan(n))를 공급받을 수 있고, n-1번째 스캔 신호(Scan(n))에 의해 온 또는 오프 될 수 있다.
도 5와 도 6에서는 트랜지스터가 p 타입으로 구현되는 예를 나타내었으나, 이에 제한되는 것은 아니고 실시예에 따라 도 5 및/또는 도 6에 포함된 트랜지스터들 중 적어도 일부는 n타입으로 구현될 수 있다.
도 7은 본 명세서의 실시예에 따른 표시 장치의 일부의 평면을 나타낸다. 도 7은 화소 영역(PA)에 3개의 서브 화소가 배치되는 경우, 화소 영역(PA)의 평면을 나타낸다. 도 8는 도 7의 I-I'선을 따라 절단한 단면을 나타내고, 도 9는 도 7의 II-II'선을 따라 절단한 단면을 나타낸다. 이하에서는 도 7 내지 9를 함께 살펴보겠다.
도 7에서, 화소 영역(PA)은 청색을 구현하는 청색 서브 화소 영역(BPA), 적색을 구현하는 적색 서브 화소 영역(RPA) 및 녹색을 구현하는 녹색 서브 화소 영역(GPA)를 포함할 수 있다. 실시예에 따라, 청색 서브 화소 영역(BPA)은 제1 서브 화소, 적색 서브 화소 영역(RPA)은 제2 서브 화소, 그리고 녹색 서브 화소 영역(GPA)은 제3 서브 화소에 대응할 수 있다. 서브 화소 각각에는 화소 회로가 대응될 수 있다. 서브 화소 각각 마다 대응되는 화소 회로가 배치될 수 있다.
화소 영역(PA)은 서로 다른 시야각을 제공하는 제1 렌즈 영역(BWE, RWE, GWE) 및 제2 렌즈 영역(BNE, RNE, GNE)를 포함할 수 있다. 각 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE)은 해당 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE)과 개별적으로 동작할 수 있다. 예를 들어, 각 화소 영역(PA)은 해당 화소 영역(PA)의 제1 렌즈 영역(BWE, REW, GWE) 상에 위치하는 제1 발광 소자(310)(예: 도 2의 제1 발광 소자(310)) 및 해당 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 상에 위치하는 제2 발광 소자(320)(예: 도 2의 제2 발광 소자(320))를 포함할 수 있다.
제1 발광 소자(310)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 제1 발광 소자(310)는 기판(10) 상에 순서대로 적층된 제1 하부 전극(311), 제1 발광층(312) 및 제1 상부 전극(313)을 포함할 수 있다. 기판(10)은 절연성 물질을 포함할 수 있다. 기판(10)은 투명한 물질을 포함할 수 있다. 예를 들어, 기판(10)은 유리 또는 플라스틱을 포함할 수 있다.
제1 하부 전극(311)은 도전성 물질을 포함할 수 있다. 제1 하부 전극(311)은 높은 반사율을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 하부 전극(311)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 제1 하부 전극(311)은 다중층 구조를 가질 수 있다. 예를 들어, 제1 하부 전극(311)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극들 사이에 금속으로 이루어진 반사 전극이 위치하는 구조를 가질 수 있다.
제1 발광층(312)은 제1 하부 전극(311)과 제1 상부 전극(313) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 제1 발광층(312)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다.
제1 발광층(312)은 다중층 구조를 가질 수 있다. 예를 들어, 제1 발광층(312)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다.
제1 상부 전극(313)은 도전성 물질을 포함할 수 있다. 제1 상부 전극(313)은 제1 하부 전극(311)과 다른 물질을 포함할 수 있다. 제1 상부 전극(313)의 투과율은 제1 하부 전극(311)의 투과율보다 높을 수 있다. 예를 들어, 제1 상부 전극(313)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극일 수 있다. 이에 따라, 본 명세서의 실시 예에 따른 표시 장치에서는 제1 발광층(312)에 의해 생성된 빛이 제1 상부 전극(313)을 통해 방출될 수 있다.
제2 발광 소자(320)는 제1 발광 소자(310)와 동일한 색을 구현할 수 있다. 제2 발광 소자(320)는 제1 발광 소자(310)와 동일한 구조를 가질 수 있다. 예를 들어, 제2 발광 소자(320)는 기판(10) 상에 순서대로 적층된 제2 하부 전극(321), 제2 발광층(322) 및 제2 상부 전극(323)을 포함할 수 있다.
제2 하부 전극(321)은 제1 하부 전극(311)에 대응하고, 제2 발광층(322)은 제1 발광층(312)에 대응하고, 제2 상부 전극(323)은 제1 상부 전극(313)에 대응할 수 있다. 예를 들어, 제2 하부 전극(321)은 제1 하부 전극(311)과 동일한 구조로 제2 발광 소자(320)에 대해 형성될 수 있으며 이는 제2 발광층(322)과 제2 상부 전극(323)에 대해서도 같다. 즉, 제1 발광 소자(310)와 제2 발광 소자(320)는 동일한 구조를 갖도록 형성될 수 있다. 다만 이에 제한되는 것은 아니고 경우에 따라 제1 발광 소자(310)와 제2 발광 소자(320)의 적어도 일부 구성은 상이하게 형성될 수도 있다.
실시예에서, 제2 발광층(322)은 제1 발광층(312)과 이격될 수 있다. 이에 따라, 본 명세서의 실시예에 따른 표시 장치에서는 누설 전류(leakage current)에 의한 발광이 방지될 수 있다. 또한, 본 명세서의 실시예에 따른 표시 장치에서는 사용자의 선택 또는 미리 지정된 조건에 따라 제1 발광층(312) 및 제2 발광층(322) 중 하나에서만 빛이 생성될 수 있다.
실시예에서, 화소 영역(PA)의 제1 발광 소자(310) 및 제2 발광 소자(320)는 해당 화소 영역(PA)의 구동부분(예: 도 3의 구동부분(205)) 상에 위치할 수 있다. 예를 들어, 기판(10) 상에는 적어도 하나의 절연막(예: 소자 버퍼막(110), 게이트 절연막(120), 층간 절연막(130), 하부 보호막(140), 오버 코트층(150))이 위치하고, 각 화소 영역(PA)의 제1 발광 소자(310) 및 제2 발광 소자(320)는 절연막 중 하나 위에 배치될 수 있다. 이에 따라, 본 발명의 실시예에 따른 표시 장치에서는 각 화소 영역(PA)의 제1 발광 소자(310) 및 제2 발광 소자(320)가 해당 화소 영역(PA)의 구동부분(205)과 불필요하게 연결되는 것이 방지될 수 있다.
실시예에서, 기판(10) 상에는 소자 버퍼막(110), 게이트 절연막(120), 층간 절연막(130), 하부 보호막(140) 및 오버 코트층(150)이 적층될 수 있다. 소자 버퍼막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 소자 버퍼막(110)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 소자 버퍼막(110)은 다중층 구조를 가질 수 있다. 예를 들어, 소자 버퍼막(110)은 실리콘 질화물(SiN)로 이루어진 막과 실리콘 산화물(SiO)로 이루어진 막의 적층 구조를 가질 수 있다.
실시예에서, 소자 버퍼막(110)은 소자 기판(10)과 각 화소 영역(PA)의 구동부분(205) 사이에 위치할 수 있다. 소자 버퍼막(110)은 구동부분(205)의 형성 공정에서 기판(10)에 의한 오염을 방지할 수 있다. 예를 들어, 각 화소 영역(PA)의 구동부분(205)을 향한 기판(10)의 상부면은 소자 버퍼막(110)에 의해 덮일 수 있다. 각 화소 영역(PA)의 구동부분(205)은 소자 버퍼막(110) 상에 위치할 수 있다.
실시예에서, 게이트 절연막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(120)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 게이트 절연막(120)은 높은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 이트 절연막(120)은 하프늄 산화물(HfO)과 같은 High-K 물질을 포함할 수 있다. 게이트 절연막(120)은 다중층 구조를 가질 수 있다.
게이트 절연막(120)은 소자 버퍼막(110) 상에 위치할 수 있다. 게이트 절연막(120)은 트랜지스터의 반도체 패턴과 게이트 전극 사이로 연장될 수 있다. 예를 들어, 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 게이트 전극은 게이트 절연막(120)에 의해 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 반도체 패턴과 절연될 수 있다. 게이트 절연막(120)은 각 화소 영역(PA)의 제1 반도체 패턴 및 제2 반도체 패턴을 덮을 수 있다. 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 게이트 전극은 게이트 절연막(120) 상에 위치할 수 있다.
층간 절연막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 층간 절연막(130)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 층간 절연막(130)은 게이트 절연막(120) 상에 위치할 수 있다. 층간 절연막(130)은 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST) 각각의 게이트 전극과 소스 전극 사이, 및 게이트 전극과 드레인 전극 사이로 연장될 수 있다. 예를 들어, 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST) 각각의 소스 전극 및 드레인 전극은 층간 절연막(130)에 의해 게이트 전극과 절연될 수 있다. 층간 절연막(130)은 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST) 각각의 게이트 전극을 덮을 수 있다. 각 화소 영역(PA)의 소스 전극 및 드레인 전극은 층간 절연막(130) 상에 위치할 수 있다. 게이트 절연막(120) 및 층간 절연막(130)은 각 화소 영역(PA) 내에 위치하는 각 반도체 패턴의 소스 영역 및 드레인 영역을 노출할 수 있다.
실시예에서, 하부 보호막(140)은 절연성 물질을 포함할 수 있다. 예를 들어, 하부 보호막(140)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 하부 보호막(140)은 층간 절연막(130) 상에 위치할 수 있다. 하부 보호막(140)은 외부 수분 및 충격에 의한 구동부분(205)의 손상을 방지할 수 있다. 하부 보호막(140)은 기판(10)과 대향하는 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 표면을 따라 연장할 수 있다. 하부 보호막(140)은 각 화소 영역(PA) 내에 위치하는 구동부분(205)의 외측에서 층간 절연막(130)과 접촉할 수 있다.
오버 코트층(150)은 절연성 물질을 포함할 수 있다. 오버 코트층(150)은 하부 보호막(140)과 다른 물질을 포함할 수 있다. 예를 들어, 오버 코트층(150)은 유기 절연 물질을 포함할 수 있다. 오버 코트층(150)은 하부 보호막(140) 상에 위치할 수 있다. 오버 코트층(150)은 각 화소 영역(PA)의 구동부분(205)에 의한 단차를 제거할 수 있다. 예를 들어, 소자 기판(10)과 대향하는 오버 코트층(150)의 상부면은 평평한 평면(flat surface)일 수 있다.
실시예에서, 제1 트랜지스터(ET1)는 구동 트랜지스터(DT)의 드레인 전극과 제1 발광 소자(310)의 제1 하부 전극(311) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(ET2)는 구동 트랜지스터(DT)의 드레인 전극과 제2 발광 소자(320)의 제2 하부 전극(321) 사이에 전기적으로 연결될 수 있다.
제1 트랜지스터(ET1)는 제1 발광 반도체 패턴(211), 제1 발광 게이트 전극(213), 제1 발광 소스 전극(215) 및 제1 발광 드레인 전극(217)을 포함할 수 있다. 제1 트랜지스터(ET1)는 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT)와 동일한 구조를 가질 수 있다. 예를 들어, 제1 발광 반도체 패턴(211)은 소자 버퍼막(110)과 게이트 절연막(120) 사이에 위치하고, 제1 발광 게이트 전극(213)은 게이트 절연막(120)과 층간 절연막(130) 사이에 위치할 수 있다. 제1 발광 소스 전극(215) 및 제1 발광 드레인 전극(217)은 층간 절연막(130)과 하부 보호막(140) 사이에 위치할 수 있다. 제1 발광 게이트 전극(213)은 제1 발광 반도체 패턴(211)의 채널 영역과 중첩할 수 있다. 제1 발광 소스 전극(215)은 제1 발광 반도체 패턴(211)의 소스 영역과 전기적으로 연결될 수 있다. 제1 발광 드레인 전극(217)은 제1 발광 반도체 패턴(211)의 드레인 영역과 전기적으로 연결될 수 있다.
실시예에서, 제2 트랜지스터(ET2)는 제2 발광 반도체 패턴(221), 제2 발광 게이트 전극(223), 제2 발광 소스 전극(225) 및 제2 발광 드레인 전극(227)을 포함할 수 있다. 예를 들어, 제2 발광 반도체 패턴(221)은 제1 발광 반도체 패턴(211)과 동일한 층 상에 위치하고, 제2 발광 게이트 전극(223)은 제1 발광 게이트 전극(213)과 동일한 층 상에 위치하며, 제2 발광 소스 전극(225) 및 제2 발광 드레인 전극(227)은 제1 발광 소스 전극(215) 및 제1 발광 드레인 전극(217)과 동일한 층 상에 위치할 수 있다.
실시예에서, 제1 트랜지스터(ET1)는 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT)와 동시에 형성될 수 있다. 제1 트랜지스터(ET1)는 제2 트랜지스터(ET2)와 동시에 형성될 수 있다.
각 화소 영역(PA)의 제1 발광 소자(310) 및 제2 발광 소자(320)는 해당 화소 영역(PA)의 오버 코트층(150) 상에 위치할 수 있다. 예를 들어, 제1 발광 소자(310)의 제1 하부 전극(311)은 하부 보호막(140) 및 오버 코트층(150)을 관통하여 제1 트랜지스터(ET1)의 제1 발광 드레인 전극(217)과 전기적으로 연결되고, 제2 발광 소자(320)의 제2 하부 전극(321)은 하부 보호막(140) 및 오버 코트층(150)을 관통하여 제2 트랜지스터(ET2)의 제2 발광 드레인 전극(227)과 전기적으로 연결될 수 있다.
각 화소 영역(PA)의 제2 하부 전극(321)은 해당 화소 영역(PA)의 제1 하부 전극(311)과 이격될 수 있다. 예를 들어, 각 화소 영역(PA)의 제1 하부 전극(311)과 제2 하부 전극(321) 사이에는 뱅크 절연막(160)이 위치할 수 있다. 뱅크 절연막(160)은 절연성 물질을 포함할 수 있다. 예를 들어, 뱅크 절연막(160)은 유기 절연 물질을 포함할 수 있다. 뱅크 절연막(160)은 오버 코트층(150)과 다른 물질을 포함할 수 있다.
각 화소 영역(PA)의 제2 하부 전극(321)은 뱅크 절연막(160)에 의해 해당 화소 영역(PA)의 제1 하부 전극(311)과 절연될 수 있다. 예를 들어, 뱅크 절연막(160)은 각 화소 영역(PA) 내에 위치하는 제1 하부 전극(311)의 가장 자리 및 제2 하부 전극(321)의 가장 자리를 덮을 수 있다. 이에 따라, 표시 장치에서는 제1 발광 소자(310)가 위치하는 각 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE)에 의한 이미지 또는 제2 발광 소자(320)가 위치하는 각 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE)에 의한 이미지가 사용자에게 제공될 수 있다.
각 화소 영역(PA) 내에 위치하는 제1 발광 소자(310)의 제1 발광층(312) 및 제1 상부 전극(313)은 뱅크 절연막(160)에 의해 노출된 해당 제1 하부 전극(311)의 일부 영역 상에 적층될 수 있다. 각 화소 영역(PA) 내에 위치하는 제2 발광 소자(320)의 제2 발광층(322) 및 제2 상부 전극(323)은 뱅크 절연막(160)에 의해 노출된 해당 제2 하부 전극(321)의 일부 영역 상에 적층될 수 있다. 예를 들어, 뱅크 절연막(160)은 각 화소 영역(PA) 내에 제1 발광 소자(310)에 의한 빛이 방출되는 제1 발광 영역(BE1, RE1, GE1) 및 제2 발광 소자(320)에 의한 빛이 방출되는 제2 발광 영역(BE2, RE2, GE2)을 구분할 수 있다. 각 화소 영역(PA) 내에서 구분된 제2 발광 영역(BE2, RE2, GE2)의 크기는 제1 발광 영역(BE1, RE1, GE1)의 크기보다 작을 수 있다.
각 화소 영역(PA)의 제2 상부 전극(323)은 해당 화소 영역(PA)의 제1 상부 전극(313)과 전기적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA) 내에 위치하는 제2 발광 소자(320)의 제2 상부 전극(323)에 인가되는 전압은 해당 화소 영역(PA) 내에 위치하는 제1 발광 소자(310)의 제1 상부 전극(313)에 인가되는 전압과 동일할 수 있다. 각 화소 영역(PA)의 제2 상부 전극(323)은 해당 화소 영역(PA)의 제1 상부 전극(313)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 화소 영역(PA)의 제2 상부 전극(323)은 해당 화소 영역(PA)의 제1 상부 전극(313)과 동시에 형성될 수 있다. 각 화소 영역(PA)의 제2 상부 전극(323)은 뱅크 절연막(160) 상으로 연장되어 해당 화소 영역(PA)의 제1 상부 전극(313)과 직접 접촉할 수 있다. 각 화소 영역(PA) 내에 위치하는 제1 렌즈 영역(BWE, RWE, GWE)의 휘도 및 제2 렌즈 영역(BNE, RNE, GNE)의 휘도는 해당 화소 영역(PA)에서 생성된 구동 전류에 의해 제어될 수 있다.
각 화소 영역(PA)의 제1 발광 소자(310) 및 제2 발광 소자(320) 상에는 봉지 부재(800)가 위치할 수 있다. 봉지 부재(800)는 외부 수분 및 충격에 의한 발광 소자들(310, 320)의 손상을 방지할 수 있다. 봉지 부재(800)는 다중층 구조를 가질 수 있다. 예를 들어, 봉지 부재(800)는 순서대로 적층된 제1 봉지층(810), 제2 봉지층(820) 및 제3 봉지층(830)을 포함할 수 있다. 제1 봉지층(810), 제2 봉지층(820) 및 제3 봉지층(830)은 절연성 물질을 포함할 수 있다. 제2 봉지층(820)은 제1 봉지층(810) 및 제3 봉지층(830)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 봉지층(810) 및 제3 봉지층(830)은 무기 절연 물질을 포함하는 무기 봉지층이고, 제2 봉지층(820)은 유기 절연 물질을 포함하는 유기 봉지층을 포함할 수 있다. 이에 따라, 표시 장치의 발광 소자들(310, 320)은 외부 수분 및 충격에 의한 손상이 보다 효과적으로 방지될 수 있다.
각 화소 영역(PA)의 봉지 부재(800) 상에는 제1 렌즈(510) 및 제2 렌즈(520)가 위치할 수 있다.
제1 렌즈(510)는 각 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE) 상에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 제1 발광 소자(310)에 의해 생성된 빛은 해당 화소 영역(PA)의 제1 렌즈(510)를 통해 방출될 수 있다. 제1 렌즈(510)는 적어도 일측 방향의 빛이 제한되지 않을 수 있는 형상을 가질 수 있다. 예를 들어, 각 화소 영역(PA) 내에 위치하는 제1 렌즈(510)의 평면 형상은 제1 방향으로 연장하는 바(bar) 형상을 가질 수 있다.
이러한 경우, 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE)에서 방출되는 빛의 진행 방향은 제1 방향으로 제한되지 않을 수 있다. 예를 들어, 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE)을 통해 제공되는 컨텐츠(또는 이미지)는 사용자와 제1 방향으로 인접한 주위 사람들에게 공유될 수 있다. 제1 렌즈 영역(BWE, RWE, GWE)을 통해 컨텐츠를 제공하는 경우는, 제2 렌즈 영역(BNE, RNE, GNE)이 제공하는 제2 시야각 범위 보다 넓은 제1 시야각 범위로 컨텐츠를 제공하는 모드(mode)로서 제1 모드로 지칭될 수 있다.
제2 렌즈(520)는 각 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 상에 위치할 수 있다. 화소 영역(PA)의 제2 발광 소자(320)에 의해 생성된 빛은 해당 화소 영역(PA)의 제2 렌즈(520)를 통해 방출될 수 있다. 제2 렌즈(520)는 통과하는 빛의 진행 방향을 제1 방향 및/또는 제2 방향으로 제한할 수 있다. 예를 들어, 화소 영역(PA) 내에 위치하는 제2 렌즈(520)의 평면 형상은 원형 형상을 가질 수 있다. 이러한 경우 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE)에서 방출되는 빛의 진행 방향이 제1 방향 및 제2 방향으로 제한될 수 있다. 즉, 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE)에 의해 제공되는 컨텐츠는 사용자 주변의 사람들에게 공유되지 않을 수 있다. 제2 렌즈 영역(BNE, RNE, GNE)을 통해 컨텐츠를 제공하는 경우는, 제1 렌즈 영역(BWE, RWE, GWE)이 제공하는 제1 시야각 범위 보다 좁은 제2 시야각 범위로 컨텐츠를 제공하는 모드(mode)로서 제2 모드로 지칭될 수 있다.
각 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE)에 포함되는 제1 발광 영역(BE1, RE1, GE1)은 해당 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE) 상에 위치된 제1 렌즈(510)에 대응하는 형상을 가질 수 있다. 예를 들어, 각 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE) 내에 정의된 제1 발광 영역(BE1, RE1, GE1)의 평면 형상은 제1 방향으로 연장하는 바(bar) 형상을 가질 수 있다. 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE) 상에 위치하는 제1 렌즈(510)는 해당 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE)에 포함되는 제1 발광 영역(BE1, RE1, GE1) 보다 큰 크기를 가질 수 있다. 이에 따라, 화소 영역(PA)의 제1 발광 영역(BE1, RE1, GE1)으로부터 방출되는 빛의 효율이 향상될 수 있다.
각 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE)에 포함되는 제2 발광 영역(BE2, RE2, GE2)은 해당 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 상에 위치된 제2 렌즈(520)에 대응하는 형상을 가질 수 있다. 예를 들어, 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE)에 포함되는 제2 발광 영역(BE2, RE2, GE2)의 평면 형상은 원형 형상을 가질 수 있다. 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 상에 위치하는 제2 렌즈(520)는 해당 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 내에 포함되는 제2 발광 영역(BE2, RE2, GE2)보다 큰 크기를 가질 수 있다. 예를 들어, 각 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 내에 위치하는 제2 발광 영역(BE2, RE2, GE2)의 평면 형상은 해당 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 상에 위치하는 제2 렌즈(520)의 평면 형상과 동심원일 수 있다. 이러한 경우, 화소 영역(PA)의 제2 발광 영역(BE2, RE2, GE2)으로부터 방출되는 빛의 효율이 향상될 수 있다.
실시예에서, 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE)은 하나의 제1 발광 영역(BE1, RE1, GE1)을 포함할 수 있다. 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE)은 다수의 제2 발광 영역(BE2, RE2, GE2)을 포함할 수 있다.
실시예에서, 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE) 상에는 하나의 제1 렌즈(510)가 배치될 수 있다. 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 상에는 다수의 제2 렌즈(520)가 배치될 수 있다.
일 실시예에서, 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 내에 포함되는 제2 발광 영역들(BE2, RE2, GE2)은 서브 화소 영역 별로 구동될 수 있다. 하나의 서브 화소 영역에 포함된 제2 발광 영역들(예: 제2 발광 영역들(BE2), 제2 발광 영역들(RE2), 또는 제2 발광 영역들(GE2))은 동시에 구동될 수 있다.
실시예에서, 각 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 상에는 하나의 제2 하부 전극(321)이 위치할 수 있다. 제2 발광 영역들(BE2, RE2, GE2) 사이에서 뱅크 절연막(160)은 제2 하부 전극(321)과 제2 발광층(322) 사이에 위치할 수 있다. 제2 발광 영역들(BE2) 사이, 제2 발광 영역들(RE2) 사이, 및/또는 제2 발광 영역들(GE2) 사이에서 뱅크 절연막(160)은 제2 하부 전극(321)과 제2 발광층(322) 사이에 위치할 수 있다. 각 제2 렌즈 영역(BNE, RNE, GNE)의 제2 발광 영역들(BE2, RE2, GE2) 사이에서 제2 발광층(322)은 뱅크 절연막(160)에 의해 제2 하부 전극(321)과 이격될 수 있다. 이러한 경우 제2 발광 영역들(BE2, RE2, GE2)의 발광 효율이 개선될 수 있다.
실시예에서, 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 내에 위치하는 제2 발광 영역들(BE2, RE2, GE2) 각각의 면적은 특정 값으로 지정될 수 있다. 예를 들어, 제2 렌즈 영역(BNE, RNE, GNE) 내에 위치하는 제2 발광 영역들(BE2, RE2, GE2) 각각의 면적은 서로 동일하게 구현될 수 있다. 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 내에 위치하는 제2 발광 영역들(BE2, RE2, GE2) 각각의 면적은 인접한 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 내에 포함되는 제2 발광 영역들(BE2, RE2, GE2)과 동일한 면적을 가질 수 있다.
실시예에서, 서브 화소 영역(RPA, GPA, BPA) 마다 제2 발광 영역의 수가 다를 수 있다. 예를 들어, 청색 서브 화소 영역(BPA)의 제2 렌즈 영역(BNE) 내에 정의된 제2 발광 영역들(BE2)의 수는 적색 서브 화소 영역(RPA)의 제2 렌즈 영역(RNE) 내에 정의된 제2 발광 영역들(RE2)의 수보다 많을 수 있다. 적색 서브 화소 영역(RPA)의 제2 렌즈 영역(RNE) 내에 정의된 제2 발광 영역들(RE2)의 수는 녹색 서브 화소 영역(GPA)의 제2 렌즈 영역(GNE) 내에 정의된 제2 발광 영역들(GE2)의 수보다 많을 수 있다. 이러한 경우, 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 상에 위치하는 제2 발광 소자(320)의 효율 편차가 각 화소 영역(PA)의 제2 렌즈 영역(BNE, RNE, GNE) 내에 정의되는 제2 발광 영역들(BE2, RE2, GE2)의 수에 의해 보완될 수 있다.
실시예에서, 서브 화소 영역(RPA, GPA, BPA) 마다 제1 발광 영역들(BE1, RE1, GE1)의 크기가 서로 다를 수 있다. 예를 들어, 청색 서브 화소 영역(BPA)의 제1 발광 영역(BE1)은 적색 서브 화소 영역(RPA)의 제1 발광 영역(RE1)과 다른 크기를 가질 수 있고, 녹색 서브 화소 영역(GPA)의 제1 발광 영역(GE1)과 다른 크기를 가질 수 있다. 청색 서브 화소 영역(BPA)의 제1 발광 영역(BE1)의 크기는 적색 서브 화소 영역(RPA)의 제1 발광 영역(RE1)의 크기보다 클 수 있다. 적색 서브 화소 영역(RPA)의 제1 발광 영역(RE1)의 크기는 녹색 서브 화소 영역(GPA)의 제1 발광 영역(GE1)의 크기보다 클 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE) 상에 위치하는 제1 발광 소자(310)의 효율 편차가 각 화소 영역(PA)의 제1 렌즈 영역(BWE, RWE, GWE) 내에 정의되는 제1 발광 영역들(BE1, RE1, GE1)의 크기에 의해 보완될 수 있다.
실시예에서, 화소 영역(PA)의 제1 렌즈(510) 및 제2 렌즈(520) 상에는 렌즈 보호막(600)이 위치할 수 있다. 렌즈 보호막(600)은 절연성 물질을 포함할 수 있다. 예를 들어, 렌즈 보호막(600)은 유기 절연 물질을 포함할 수 있다. 렌즈 보호막(600)의 굴절률은 각 화소 영역(PA) 내에 위치하는 제1 렌즈(510)의 굴절률 및 제2 렌즈(520)의 굴절률보다 작을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 제1 렌즈(510) 및 제2 렌즈(520)를 통과한 빛이 렌즈 보호막(600)과의 굴절률 차이에 의해 기판(10) 방향으로 반사되지 않을 수 있다.
도 10 및 도 11은 본 명세서의 실시예에 따른 표시 장치의 게이트 구동회로의 개념도이다.
본 명세서의 실시예에 따른 게이트 구동회로는, 스캔 드라이버와 에미션(emission) 드라이버를 포함할 수 있다. 스캔 드라이버는 스캔 신호(예: n번째 스캔 신호(Scan(n)), n-1번째 스캔 신호(Scan(n-1)))를 생성할 수 있다. 에미션 드라이버는 발광 신호(예: 공통 발광 신호(EM0), 제1 발광 신호(EM1), 제2 발광 신호(EM2))를 생성할 수 있다.
도 10은 본 명세서의 실시예에 따른 게이트 구동회로에 포함되는 에미션 드라이버의 기능 블럭도를 나타낸다. 도 10을 참조하면, 에미션 드라이버(1000)는 복수의 스테이지(예: 제1 스테이지(ST1), 제2 스테이지(ST2), 제3 스테이지(ST3), 제4 스테이지(ST4)) 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 실시예에 따라, 스테이지는 패널 내에 배치되는 방식인, GIP(gate in panel) 방식으로 형성될 수 있다. 그러나 이에 제한되는 것은 아니고, 스테이지는 패널과 구분되어 배치될 수도 있다.
복수의 스테이지(ST1~ST4)는 스타트 신호에 따라 순차적으로 동작이 활성화되어 발광 신호(예: 제1 발광 신호(EM1), 제2 발광 신호(EM2), 공통 발광신호(EM0))를 출력할 수 있다. 실시예에서, 제1 스테이지(ST1)는 에미션 드라이버의 최상단에 배치되는 스테이지를 지칭할 수 있다. 제2 스테이지(ST2) 내지 제4 스테이지(ST4)는 제1 스테이지(ST1)에 이어 순차적으로 배치될 수 있다.
실시예에서, 제1 스테이지(ST1)는 외부 스타트 신호(EVST)에 따라 동작이 활성화되고, 제2 스테이지(ST2) 및 나머지 스테이지(예: 제3 스테이지(ST3), 제4 스테이지(ST4))는 전단 스테이지의 발광 신호들(EM1, EM2, EM0) 중 어느 하나에 따라 동작이 활성화될 수 있다. 전단 스테이지의 발광 신호는 내부 스타트 신호로서, 캐리 신호(CRY)가 된다. 여기서, "전단 스테이지"란, 기준이 되는 스테이지의 상부에 위치하여 기준 스테이지에서 출력되는 발광 신호에 비해 위상이 앞선 발광 신호를 생성하는 스테이지를 의미할 수 있다.
도 10을 참조하면, 복수의 스테이지(ST1~ST4)는 발광 신호를 출력하기 위해, 레벨 쉬프터(미도시)로부터 외부 스타트 신호(EVST), 제1 클럭신호(ECLK1), 및 제2 클럭신호(ECLK2)를 입력 받는다. 외부 스타트 신호(EVST), 제1 클럭신호(ECLK1), 및 제2 클럭신호(ECLK2)는 모두 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙할 수 있다.
외부 스타트 신호(EVST)는 제1 스테이지(ST1)에 입력되고, 제1 클럭신호(ECLK1)와 제2 클럭신호(ECLK2)는 모든 스테이지들(ST1~ST4,??)에 입력될 수 있다. 제1 클럭신호(ECLK1)와 제2 클럭신호(ECLK2)는 서로 반대 위상을 가질 수 있다. 실시예에 따라, 캐스 캐이드(Cascade) 방식으로 연결된 각 스테이지가 정상적으로 동작하기 위해, 제1 클럭신호(ECLK1)와 제2 클럭신호(ECLK2)가 입력되는 위치는 홀수 번째 스테이지들과 짝수 번째 스테이지들에서 서로 반대로 설정될 수 있다. 예컨대, 홀수 번째 스테이지들에서 제1 클럭신호(ECLK1)가 제1 단자에 입력되고 제2 클럭신호(ECLK2)가 제2 단자에 입력되는 경우, 짝수 번째 스테이지들에서 제1 클럭신호(ECLK1)는 제2 단자에 입력되고 제2 클럭신호(ECLK2)는 제1 단자에 입력될 수 있다.
실시예에서, 스테이지들(ST1~ST4,??) 각각은 매 프레임마다 스타트 단자에 인가되는 스타트 신호에 따라 노드(node) Q의 동작을 활성화할 수 있다. 여기서, 노드가 활성화된다는 의미는 그 노드에 게이트 저전위(로우) 전압(VGL) 또는 그에 상당하는 전압이 인가된다는 것을 의미할 수 있다. 노드가 비 활성화된다는 의미는 그 노드에 게이트 고전위(하이) 전압(VGH) 또는 그에 상당하는 전압이 인가된다는 것을 의미한다. 게이트 저전위 전압(VGL)은 게이트 온 전압으로 지칭될 수 있고, 게이트 고전위 전압(VGH)은 게이트 오프 전압으로 지칭될 수 있다.
실시예에 의하면, 도시된 바와 같이, 각 스테이지들(ST1~ST4,??)은 외부의 전원 공급부(미도시)로부터 게이트 고전위 전압(VGH)과 게이트 저전위 전압(VGL)을 공급받을 수 있다. 게이트 고전위 전압(VGH)은 예컨대, 20V 이상 30V 이하 사이에서 어느 한 값으로 미리 설정될 수 있고, 게이트 저전위 전압(VGL)은 -10V 이상 0V 이하 사이에서 어느 한 값으로 미리 설정될 수 있으나, 이에 한정되지 않는다.
실시예에서, 게이트 저전위 전압(VGL)는 제1 값의 전압을 제공하는 제1 전압 라인을 통해 제공될 수 있다. 실시예에 따라 제1 전압 라인은 저전위 라인으로 지칭될 수 있다. 게이트 고전위 전압(VGH)는 제1 값 보다 높은 제2 값의 전압을 제공하는 제2 전압 라인을 통해 제공될 수 있다. 실시예에 따라 제2 전압 라인은 고전위 라인으로 지칭될 수 있다.
도 11은 본 명세서의 실시예에 따른 게이트 구동회로의 회로도를 간략히 나타낸다. 보다 구체적으로, 도 11은 게이트 구동회로의 에미션 드라이버에 포함되는 하나의 스테이지(예; 도 10의 제1 스테이지(ST1))의 회로도를 나타낸 것일 수 있다.
도 11을 참조하면, 게이트 구동회로는 노드 제어부(node controller)(1101), 제1 모드 제어부(1111), 제2 모드 제어부(1112)를 포함할 수 있다. 제1 모드 제어부(1111)는 제1 풀다운 트랜지스터(PD1), 제1 풀업 트랜지스터(PU1), 모드 제어 트랜지스터들(M11, M12)를 포함할 수 있다. 제2 모드 제어부(1112)는 제2 풀다운 트랜지스터(P21), 제2 풀업 트랜지스터(PU2) 및 모드 제어 트랜지스터들(M21, M22)를 포함할 수 있다.
실시예에서, 노드 제어부(1101)는 복수의 트랜지스터를 포함하도록 내부 회로가 구성될 수 있다. 노드 제어부(1101)의 내부 회로는 Q 노드, QB 노드, 셋 노드(또는 스타트 노드)를 포함할 수 있다. 경우에 따라, 노드 제어부(1101)의 내부 회로는 리셋 신호가 입력되는 리셋 노드, 다양한 전압(예: 구동 전압)이 입력되는 입력 노드 등을 더 포함할 수 있다.
실시예에서, 노드 제어부(1101)는 해당 게이트 드라이버의 게이트 구동의 시작을 지시하는 게이트 스타트 신호(VST)를 인가받을 수 있다. 게이트 스타트 신호(VST)가 인가되는 노드는 셋 노드로 지칭될 수 있다. 여기서, 게이트 스타트 신호(VST)는 외부 스타트 신호(예: 도 10의 외부 스타트 신호(EVST)) 또는 클럭 신호의 상의 개수에 따라 현재 게이트 라인보다 앞선 게이트 구동회로의 구성(예: 전단 스테이지)에서 출력된 신호(예: 캐리 신호(예: 도 10의 캐리 신호(CRY))를 포함할 수 있다.
실시예에서, 노드 제어부(1101)는 제1 클럭 신호(ECLK1) 및 제2 클럭 신호(ECLK2)를 인가받을 수 있다.
실시예에서, 노드 제어부(1101)의 Q 노드는 풀다운 트랜지스터(예: 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2))의 게이트 노드와 전기적으로 연결될 수 있다. 노드 제어부(1101)의 QB 노드는 풀업 트랜지스터(예: 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2))의 게이트 노드와 전기적으로 연결될 수 있다. Q 노드와 QB 노드는 충전과 방전이 반복될 수 있다.
일 실시예에서, Q 노드와 제1 풀다운 트랜지스터(PD1) 사이에는 제1-1 모드 제어 트랜지스터(M11)가 배치될 수 있다. 예를 들어, 제1-1 모드 제어 트랜지스터(M11)의 제1 전극은 Q 노드와 연결되고, 제1-1 모드 제어 트랜지스터(M11)의 제2 전극은 제1 풀다운 트랜지스터(PD1)의 게이트 전극과 연결될 수 있다. 제1-1 모드 제어 트랜지스터(M11)의 게이트 전극은 제1 모드로서의 동작을 제어하는 제1 모드 신호(MOD1)가 공급되는 제1 모드 신호 라인(1110)과 연결될 수 있다. 제1-1 모드 제어 트랜지스터(M11)는 제1 모드 신호(MOD1)의 공급을 기초하여 온(on) 또는 오프(off)될 수 있다.
Q 노드와 제2 풀다운 트랜지스터(PD2) 사이에는 제2-1 모드 제어 트랜지스터(M21)가 배치될 수 있다. 예를 들어, 제2-1 모드 제어 트랜지스터(M21)의 제1 전극은 Q 노드와 연결되고, 제2-1 모드 제어 트랜지스터(M21)의 제2 전극은 제2 풀다운 트랜지스터(PD2)의 게이트 전극과 연결될 수 있다. 제2-1 모드 제어 트랜지스터(M21)의 게이트 전극은 제2 모드로서의 동작을 제어하는 제2 모드 신호(MOD2)가 공급되는 제2 모드 신호 라인(1120)과 연결될 수 있다. 제2-1 모드 제어 트랜지스터(M21)는 제2 모드 신호(MOD2)의 공급을 기초하여 온 또는 오프될 수 있다.
QB 노드와 제1 풀업 트랜지스터(PU1) 사이에는 제1-2 모드 제어 트랜지스터(M12)가 배치될 수 있다. 예를 들어, 제1-2 모드 제어 트랜지스터(M12)의 제1 전극은 QB 노드와 연결되고, 제1-2 모드 제어 트랜지스터(M12)의 제2 전극은 제1 풀업 트랜지스터(PU1)의 게이트 전극과 연결될 수 있다. 제1-2 모드 제어 트랜지스터(M12)의 게이트 전극은 제1 모드로서의 동작을 제어하는 제1 모드 신호(MOD1)가 공급되는 제1 모드 신호 라인(1110)과 연결될 수 있다. 제1-2 모드 제어 트랜지스터(M12)는 제1 모드 신호(MOD1)의 공급을 기초하여 온 또는 오프될 수 있다.
QB 노드와 제2 풀업 트랜지스터(PU2) 사이에는 제2-2 모드 제어 트랜지스터(M22)가 배치될 수 있다. 예를 들어, 제2-2 모드 제어 트랜지스터(M22)의 제1 전극은 QB 노드와 연결되고, 제2-2 모드 제어 트랜지스터(M22)의 제2 전극은 제2 풀업 트랜지스터(PU2)의 게이트 전극과 연결될 수 있다. 제2-2 모드 제어 트랜지스터(M22)의 게이트 전극은 제2 모드로서의 동작을 제어하는 제2 모드 신호(MOD2)가 공급되는 제2 모드 신호 라인(1120)과 연결될 수 있다. 제2-2 모드 제어 트랜지스터(M22)는 제2 모드 신호(MOD2)의 공급을 기초하여 온 또는 오프될 수 있다.
여기서, 제1 모드는 제1 발광 신호(EM1)가 공급됨에 기초하여 발광하는 제1 발광 소자(예: 도 5 또는 도 6의 제1 발광 소자(ED1))의 시야각이 제1 값 이상인 모드를 의미할 수 있다. 제1 모드에서 발광하는 제1 발광 소자 상에는 도 8을 통해 설명한 제1 렌즈(510)가 배치되어 후술하는 제2 모드 보다 넓은 시야각으로 광을 제공할 수 있다. 제2 모드는 제1 발광 신호(EM1)가 공급됨에 기초하여 발광하는 제2 발광 소자(예: 도 5 또는 도 6의 제2 발광 소자(ED2))의 시야각이 제1 값 미만인 모드를 의미할 수 있다. 제2 모드에서 발광하는 제2 발광 소자 상에는 도 9를 통해 설명한 제2 렌즈(520)가 배치되어 후술하는 제2 모드 보다 좁은 시야각으로 광을 제공할 수 있다.
실시예에서, 제1 풀다운 트랜지스터(PD1) 및 제2 풀다운 트랜지스터(PD2)는 제1 전압 라인(또는 저전위 라인)과 연결될 수 있다. 예를 들어, 제1 풀다운 트랜지스터(PD1) 및 제2 풀다운 트랜지스터(PD2) 각각의 제1 전극은 제1 전압 라인(또는 저전위 라인)과 연결될 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)는 제2 전압 라인(또는 고전위 라인)과 연결될 수 있다. 예를 들어, 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2) 각각의 제1 전극은 제1 전압 라인(또는 저전위 라인)과 연결될 수 있다.
실시예에 의하면, 제1 풀다운 트랜지스터(PD1)가 온 되는 경우, 게이트 저전위 전압(VGL)이 제1 발광 신호(EM1)로서 제공될 수 있다. 제1 풀업 트랜지스터(PU2)가 온 되는 경우, 게이트 고전위 전압(VGH)이 제1 발광 신호(EM1)로서 제공될 수 있다. 제2 풀다운 트랜지스터(PD2)가 온 되는 경우, 게이트 저전위 전압(VGL)이 제2 발광 신호(EM2)로서 제공될 수 있다. 제2 풀업 트랜지스터(PU2)가 온 되는 경우, 게이트 고전위 전압(VGH)이 제2 발광 신호(EM2)로서 제공될 수 있다. 여기서, 게이트 고전위 전압(VGH)은 게이트 저전위 전압(VGL) 보다 높은 전압 값을 가지는 전압일 수 있다. 게이트 고전위 전압(VGH)과 게이트 저전위 전압(VGL) 각각의 값은 미리 지정될 수 있다.
실시예에 따라, 모드 제어 트랜지스터들(M11, M12, M21, M22) 중 적어도 하나는 생략될 수 있다. 이와 관련된 보다 구체적인 예는 도 12 및/또는 도 13을 참고할 수 있다. 도 11에서와 같이 모드 제어 트랜지스터들(M11, M12, M21, M22)이 포함되는 보다 구체적인 예는 도 14 및/또는 도 15를 참고할 수 있다.
실시예에서, 게이트 구동회로에 포함되는 트랜지스터들은 p 타입일 수 있다. 이러한 경우, 각 트랜지스터에 인가되는 신호가 로우 레벨 전압일 때 트랜지스터는 온(on)되고, 각 트랜지스터에 인가되는 신호가 하이 레벨 전압일 때 트랜지스터는 오프(off)될 수 있다. 이하 본 명세서를 통해 설명하는 게이트 구동회로에 포함되는 트랜지스터들은 모두 p 타입일 수 있다. 그러나 이에 실시예가 제한되는 것은 아니고 설계 변경에 따라 n 타입도 이용될 수 있다.
또한, 게이트 구동회로에 포함되는 트랜지스터들의 '제1 전극'과 '제2 전극'이라는 용어는 트랜지스터의 전극을 구분하기 위한 용어이다. 제1 전극 및/또는 제2 전극은 트랜지스터 마다 구분되어 소스 전극 또는 드레인 전극으로 해석될 수 있으나, 이를 한정하는 것은 아니다.
도 12 내지 도 15는 본 명세서의 실시예에 따른 표시 장치의 게이트 구동회로의 예를 나타낸다. 보다 구체적으로, 도 12 내지 도 15는 도 11의 게이트 구동회로의 다양한 실시예 나타낸다. 이하에서는 앞서 서술한 내용과 중복되는 내용이 생략될 수 있다.
도 12는 본 명세서의 실시예에 따른 표시 장치의 게이트 구동회로의 일 실시예이다. 도 12를 참조하면, 게이트 구동회로는 노드 제어부(1201)(예: 도 11의 노드 제어부(1101)), 제1 모드 제어부(1211)(예: 도 11의 제1 모드 제어부(1111)), 제2 모드 제어부(1212)(예: 도 11의 제2 모드 제어부(1112)) 및 공통 신호 제어부(1213) 중 적어도 하나를 포함할 수 있다.
실시예에서, 노드 제어부(1201)는 다양한 제어 신호를 인가받을 수 있다. 예를 들어, 제1 모드 제어부(1211)는 클럭 신호들(ECLK1, ECLK2), 게이트 스타트 신호(VST), 게이트 고전위 전압(VGH)을 인가 받을 수 있다. 노드 제어부(1201)는 인가되는 제어 신호들을 기초로 노드 제어부(1201)에 연결되는 구성(예: 제1 모드 제어부(1211), 제2 모드 제어부(1212))를 제어할 수 있다.
실시예에서, 제1 트랜지스터(T1)의 제1 전극은 게이트 스타트 신호(VST)를 인가받을 수 있다. 제1 트랜지스터(T1)는 제2 클럭 신호(ECLK2)의 제공에 기초하여 온 또는 오프될 수 있다.
제2 트랜지스터(T2)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결될 수 있다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)가 온 됨에 대응하여 게이트 스타트 신호(VST)를 제공받을 수 있다. 제2 트랜지스터(T2)는 제1 클럭 신호(ECLK1)의 제공에 기초하여 온 또는 오프될 수 있다.
제3 트랜지스터(T3)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극과 연결될 수 있다. 제3 트랜지스터(T3)는 제2 트랜지스터(T2)가 온 됨에 대응하여 제2 트랜지스터(T2)를 통해 게이트 스타트 신호(VST)를 제공받을 수 있다. 제3 트랜지스터(T3)의 제2 전극은 게이트 고전위 전압(VGH)을 공급하는 고전위 라인과 연결될 수 있다.
제4 트랜지스터(T4)는 제2 클럭 신호(ECLK2)의 제공에 기초하여 온 또는 오프될 수 있다. 제4 트랜지스터(T4)의 제1 전극은 게이트 저전위 전압(VGL)을 공급하는 저전위 라인과 연결될 수 있다. 제4 트랜지스터(T4)의 제2 전극은 제3 트랜지스터(T3)의 게이트 전극과 연결될 수 있다. 제4 트랜지스터(T4)가 온 되는 경우 게이트 저전위 전압(VGL)이 제3 트랜지스터(T3)의 게이트 전극으로 제공될 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제10 트랜지스터(T10)와 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은, 제1 트랜지스터(T1)가 온 됨에 대응하여 게이트 스타트 신호(VST)를 제공받을 수 있다. 제5 트랜지스터(T5)의 제1 전극은 제9 트랜지스터(T9) 및 공통 신호 제어부(1213)와 연결될 수 있다. 제5 트랜지스터(T5)의 제2 전극은 게이트 고전위 전압(VGH)을 공급하는 고전위 라인과 연결될 수 있다.
제8 트랜지스터(T8)의 제1 전극은 제1 클럭 신호(ECLK1)를 제공하는 라인과 연결될 수 있다. 제8 트랜지스터(T8)의 제2 전극은 제9 트랜지스터(T9) 및 노드 제어 커패시터(CQ')와 연결될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제10 트랜지스터(T10)의 제2 전극과 연결될 수 있다. 제8 트랜지스터(T8)는 제10 트랜지스터(T10)가 온 됨에 대응하여 제2 클럭 신호(ECLK2)를 제공받을 수 있다.
제9 트랜지스터(T9)의 제1 전극은 제8 트랜지스터(T8)의 제2 전극 및 노드 제어 커패시터(CQ')와 연결될 수 있다. 제9 트랜지스터(T9)의 제2 전극은 제5 트랜지스터(T5) 및 공통 신호 제어부(1213)와 연결될 수 있다. 제9 트랜지스터(T9)의 게이트 전극은 제1 클럭 신호(ECLK1)의 제공을 기초로 온 또는 오프될 수 있다.
제10 트랜지스터(T10)의 제1 전극은 제2 클럭 신호(ECLK2)를 제공하는 라인과 연결될 수 있다. 제10 트랜지스터(T10)의 제2 전극은 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제8 트랜지스터(T8) 및 노드 제어 커패시터(CQ')와 연결될 수 있다. 실시예에 따라 제10 트랜지스터(T10)는 듀얼 게이트를 포함할 수 있다. 그러나 이에 제한되는 것은 아니다.
실시예에서, 제1 트랜지스터(T1)의 제2 전극, 제2 트랜지스터(T2)의 제1 전극, 제5 트랜지스터(T5)의 게이트 전극, 및 제10 트랜지스터(T10)의 게이트 전극이 연결되는 노드는 Q 노드(또는 제1 노드)로 지칭될 수 있다. Q 노드는 제1 모드 제어부(1211), 제2 모드 제어부(1212) 및 공통 신호 제어부(1213)와 연결될 수 있다. 제5 트랜지스터(T5)의 제1 전극 및 제9 트랜지스터(T9)의 제2 전극이 연결되는 노드는 QB 노드(또는 제2 노드)로 지칭될 수 있다. QB 노드는 제1 모드 제어부(1211), 제2 모드 제어부(1212) 및 공통 신호 제어부(1213)와 연결될 수 있다.
도 12를 참조하면, Q 노드에는 제1 모드 제어부(1211)의 제14 트랜지스터(T14), 제2 모드 제어부(1212)의 제20 트랜지스터(T20), 공통 신호 제어부(1213)의 제6 트랜지스터(T6)가 연결될 수 있다. 실시예에서, Q 노드에는 공통 신호 제어부(1213)의 제2 커패시터(CQ)가 더 연결될 수 있다.
QB 노드에는 제1 모드 제어부(1211)의 제12 트랜지스터(T12), 제16 트랜지스터(T16), 및 제1 모드 풀업 커패시터(CQSB)가 연결될 수 있다. QB 노드에는 제2 모드 제어부(1212)의 제22 트랜지스터(T22), 제18 트랜지스터(T18), 및 제2 모드 풀업 커패시터(CQPB)가 연결될 수 있다. QB 노드에는 공통 신호 제어부(1213)의 제7 트랜지스터(T7), 및 제3 커패시터(CQB)가 연결될 수 있다.
실시예에서, 제1 모드 제어부(1211)는 제1 모드 신호(MOD1)를 공급받을 수 있다. 제1 모드 신호(MOD1)의 공급을 기초로 제14 트랜지스터(T14)는 온 또는 오프될 수 있다. 제14 트랜지스터(T14)는 도 11의 제1-1 모드 제어 트랜지스터(M11)에 대응할 수 있다. 일 실시예에서, 제1 모드 신호(MOD1)는 표시 장치가 제1 모드로 동작하도록 야기하는 신호를 포함할 수 있다. 이러한 경우 제1 모드 제어부(1211)는 표시 장치가 제1 모드로 동작하도록 제어할 수 있다.
실시예에서, 제1 모드 제어부(1211)의 제11 트랜지스터(T11)는 도 11의 제1 풀다운 트랜지스터(PD1)에 대응할 수 있다. 제11 트랜지스터(T11)의 제1 전극은 게이트 저전위 전압(VGL)을 공급하는 저전위 라인과 연결될 수 있다. 제11 트랜지스터(T11)가 온 되는 경우 제11 트랜지스터(T11)의 제2 전극을 통해 게이트 저전위 전압(VGL)이 제1 발광 신호(EM1)로서 화소 회로(예: 도 5 또는 도 6의 화소 회로)에 제공될 수 있다.
실시예에서, 제1 모드 제어부(1211)는 Q 노드의 전위 및 QB 노드의 전위 중 적어도 하나에 기초하여 제1 발광 신호(EM1)를 제1 출력 라인(1221)으로 출력할 수 있다. 제1 출력 라인(1221)은 화소 회로와 연결될 수 있고, 이에 따라 화소 회로에게 제1 발광 신호(EM1)가 제공될 수 있다. 제1 발광 신호(EM1)를 수신하는 화소 회로의 트랜지스터, 예를 들어 도 6의 제1 트랜지스터(T1)는 실시예에 따라 제1 발광 제어 트랜지스터로 지칭될 수 있으나, 이러한 용어에 제한되지 않는다.
일 예로, 제1 모드 제어부(1211)의 제12 트랜지스터(T12)는 도 11의 제1 풀업 트랜지스터(PU1)에 대응할 수 있다. 제12 트랜지스터(T12)의 게이트 전극은 QB 노드에 연결될 수 있다. QB 노드를 통한 신호 공급(예: 제1 클럭 신호(ECLK1))을 기초로 제12 트랜지스터(T12)가 온 또는 오프될 수 있다. 제12 트랜지스터(T12)의 제1 전극은 게이트 고전위 전압(VGH)을 공급하는 고전위 라인과 연결될 수 있다. 제12 트랜지스터(T12)가 온 되는 경우 제12 트랜지스터(T12)의 제2 전극을 통해 게이트 고전위 전압(VGH)이 제1 발광 신호(EM1)로서 화소 회로에 제공될 수 있다.
실시예에서, 제11 트랜지스터(T11)는 제1 값의 전압을 제공하는 제1 전압 라인과 제1 출력 라인(1221) 사이에 연결될 수 있다. 이러한 경우, 제1 전압 라인은 저전위 라인에 대응하고, 제1 값은 게이트 저전위 전압(VGL)에 대응할 수 있다. 제12 트랜지스터(T12)는 QB 노드의 전위에 의해 제어되고, 제1 값 보다 높은 제2 값의 전압을 제공하는 제2 전압 라인과 제1 출력 라인(1221) 사이에 연결될 수 있다. 제2 전압 라인은 고전위 라인에 대응하고, 제2 값은 게이트 고전위 전압(VGH)에 대응할 수 있다.
실시예에서, 제11 트랜지스터(T11)의 게이트 전극은 제1 모드 풀다운 커패시터(CQS) 및 제15 트랜지스터(T15)와 연결될 수 있다. 제1 모드 제어부(1211)는 회로의 리셋과 관련된 구성을 포함할 수 있다. 예를 들어, 제1 모드 제어부(1211)는 리셋 신호(EQRST)를 제공받는 제13 트랜지스터(T13), 제15 트랜지스터(T15) 및 제16 트랜지스터(T16)를 포함할 수 있다. 제13 트랜지스터(T13), 제15 트랜지스터(T15) 및 제16 트랜지스터(T16)는 리셋 신호(EQRST)를 기초로 온 또는 오프될 수 있다.
실시예에 따라, 리셋 신호(EQRST)를 제공받는 제13 트랜지스터(T13)는 제1 리셋 트랜지스터로 지칭될 수 있다. 제13 트랜지스터(T13)는 리셋 신호(EQRST)에 의해 제어될 수 있다. 제13 트랜지스터(T13)는 리셋 신호(EQRST)에 의한 제어를 기초로 제1 출력 라인(1221)을 초기화시킬 수 있다. 리셋 신호(EQRST)는 특정한 전압 값으로 구현될 수 있으며, 경우에 따라 리셋 전압으로 지칭될 수도 있다. 그러나 이러한 용어에 제한되는 것은 아니다.
실시예에서, 제2 모드 제어부(1212)는 제2 모드 신호(MOD2)를 공급받을 수 있다. 제2 모드 신호(MOD2)의 공급을 기초로 제20 트랜지스터(T20)는 온 또는 오프될 수 있다. 제20 트랜지스터(T20)는 도 11의 제2-1 모드 제어 트랜지스터(M21)에 대응할 수 있다. 일 실시예에서, 제2 모드 신호(MOD2)는 표시 장치가 제2 모드로 동작하도록 야기하는 신호를 포함할 수 있다. 이러한 경우 제2 모드 제어부(12120)는 표시 장치가 제2 모드로 동작하도록 제어할 수 있다.
실시예에서, 제2 모드 제어부(1212)의 제17 트랜지스터(T17)는 도 11의 제2 풀다운 트랜지스터(PD2)에 대응할 수 있다. 제17 트랜지스터(T17)의 제1 전극은 게이트 저전위 전압(VGL)을 공급하는 저전위 라인과 연결될 수 있다. 제17 트랜지스터(T17)가 온 되는 경우 제17 트랜지스터(T17)의 제2 전극을 통해 게이트 저전위 전압(VGL)이 제2 발광 신호(EM2)로서 화소 회로(예: 도 5 또는 도 6의 화소 회로)에 제공될 수 있다.
실시예에서, 제2 모드 제어부(1211)의 제18 트랜지스터(T18)는 도 11의 제2 풀업 트랜지스터(PU2)에 대응할 수 있다. 제18 트랜지스터(T18)의 게이트 전극은 QB 노드에 연결될 수 있다. QB 노드를 통한 신호 공급(예: 제1 클럭 신호(ECLK1))을 기초로 제18 트랜지스터(T18)가 온 또는 오프될 수 있다. 제18 트랜지스터(T18)의 제1 전극은 게이트 고전위 전압(VGH)을 공급하는 고전위 라인과 연결될 수 있다. 제18 트랜지스터(T18)가 온 되는 경우 제18 트랜지스터(T18)의 제2 전극을 통해 게이트 고전위 전압(VGH)이 제2 발광 신호(EM2)로서 화소 회로에 제공될 수 있다.
실시예에서, 제2 모드 제어부(1212)는 Q 노드의 전위 및 QB 노드의 전위 중 적어도 하나에 기초하여 제2 발광 신호(EM2)를 제2 출력 라인(1222)으로 출력할 수 있다. 제2 출력 라인(1222)은 화소 회로와 연결될 수 있고, 이에 따라 화소 회로에게 제2 발광 신호(EM2)가 제공될 수 있다. 제2 발광 신호(EM2)를 수신하는 화소 회로의 트랜지스터, 예를 들어 도 6의 제2 트랜지스터(T2)는 실시예에 따라 제2 발광 제어 트랜지스터로 지칭될 수 있으나, 이러한 용어에 제한되지 않는다.
실시예에서, 제17 트랜지스터(T17)의 게이트 전극은 제2 모드 풀다운 커패시터(CQP) 및 제21 트랜지스터(T21)와 연결될 수 있다. 제2 모드 제어부(1212)는 회로의 리셋과 관련된 구성을 포함할 수 있다. 예를 들어, 제2 모드 제어부(1212)는 리셋 신호(EQRST)를 제공받는 제21 트랜지스터(T21), 제22 트랜지스터(T22) 및 제19 트랜지스터(T19)를 포함할 수 있다. 제21 트랜지스터(T21), 제22 트랜지스터(T22) 및 제19 트랜지스터(T19)는 리셋 신호(EQRST)를 기초로 온 또는 오프될 수 있다.
실시예에 따라, 리셋 신호(EQRST)를 제공받는 제19 트랜지스터(T19)는 제2 리셋 트랜지스터로 지칭될 수 있다. 제19 트랜지스터(T19)는 리셋 신호(EQRST)에 의해 제어될 수 있다. 제19 트랜지스터(T19)는 리셋 신호(EQRST)에 의한 제어를 기초로 제2 출력 라인(1222)을 초기화시킬 수 있다.
실시예에서, 공통 신호 제어부(1213)는 제6 트랜지스터(T6), 제7 트랜지스터(T7), 리셋 트랜지스터(TRST)를 포함할 수 있다. 제6 트랜지스터(T6)는 풀다운 트랜지스터로서 동작하고, 제7 트랜지스터(T7)는 풀다운 트랜지스터로서 동작할 수 있다. 리셋 트랜지스터(TRST)는 공통 신호 제어부(1213)를 리셋시키는 트랜지스터로서 동작할 수 있다.
실시예에서, 제6 트랜지스터(T6)의 제1 전극은 게이트 저전위 전압(VGL)을 제공하는 저전위 라인과 연결될 수 있다. 제6 트랜지스터(T6)는 Q 노드로 제공되는 신호를 기초로 온 또는 오프될 수 있다. 제6 트랜지스터(T6)가 온되는 경우 게이트 저전위 전압(VGL)이 제6 트랜지스터(T6)의 제2 전극을 통해 공통 발광 신호(EM0)로서 화소 회로에 제공될 수 있다.
실시예에서, 제7 트랜지스터(T7)의 제1 전극은 게이트 고전위 전압(VGH)을 제공하는 고전위 라인과 연결될 수 있다. 제7 트랜지스터(T7)는 QB 노드로 제공되는 신호를 기초로 온 또는 오프될 수 있다. 제7 트랜지스터(T7)가 온되는 경우 게이트 고전위 전압(VGH)이 제7 트랜지스터(T7)의 제2 전극을 통해 공통 발광 신호(EM0)로서 화소 회로에 제공될 수 있다.
실시예에서, 공통 발광 신호(EM0)는 일정 주기로 제공될 수 있다. 예를 들어 공통 발광 신호(EM0)는 제1 모드 신호(MOD1) 또는 제2 모드 신호(MOD2)의 제공과 무관하게 일정한 시간 간격으로 화소 회로에 제공될 수 있다.
실시예에서, 공통 발광 신호(EM0)는 제3 출력 라인(1223)으로 출력될 수 있다. 제3 출력 라인(1223)은 화소 회로와 연결될 수 있고, 이에 따라 화소 회로에게 공통 발광 신호(EM0)가 제공될 수 있다.
도 13은 본 명세서의 실시예에 따른 표시 장치의 게이트 구동회로의 다른 실시예이다. 이하 도 13에서는 도 12의 실시예를 통해 설명한 내용은 생략되고, 추가적으로 배치되는 구성을 중심으로 설명하겠다.
도 13을 참조하면, 공통 신호 제어부(1313)는 제1 공통 제어 트랜지스터(T30)를 포함할 수 있다. 제1 공통 제어 트랜지스터(T30)는 제6 트랜지스터(T6)의 게이트 전극에 연결될 수 있다. 제1 공통 제어 트랜지스터(T30)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극, 제2 트랜지스터(T2)의 제1 전극, 및 제10 트랜지스터(T10)의 게이트 전극과 연결될 수 있다. 제1 공통 제어 트랜지스터(T30)의 제2 전극은 제2 커패시터(CQ) 및 제6 트랜지스터(T6)의 게이트 전극과 연결될 수 있다.
실시예에서, 제1 공통 제어 트랜지스터(T30)는 공통 발광 신호(EM0)의 공급을 제어할 수 있다. 일 예로, 제1 공통 제어 트랜지스터(T30)의 게이트 전극은 공통 제어 신호(VGL_C)를 수신할 수 있다. 제1 공통 제어 트랜지스터(T30)는 공통 제어 신호(VGL_C)를 수신을 기초로 온 또는 오프될 수 있다. 예를 들어, 제1 공통 제어 트랜지스터(T30)는 공통 제어 신호(VGL_C)가 로우(low) 레벨일 때 온 될 수 있고, 하이(high) 레벨일 때 오프될 수 있다. 제1 공통 제어 트랜지스터(T30)가 온 됨에 기초하여 제6 트랜지스터(T6)의 게이트 전극에 신호가 제공되고, 이를 기초로 제6 트랜지스터(T6)가 온 또는 오프될 수 있다.
도 14는 본 명세서의 실시예에 따른 표시 장치의 게이트 구동회로의 또 다른 실시예이다. 이하 도 14에서는 도 12 및 도 13의 실시예를 통해 설명한 내용은 생략되고, 추가적으로 배치되는 구성을 중심으로 설명하겠다.
도 14를 참조하면, 제1 모드 제어부(1411)은 제23 트랜지스터(T23)를 더 포함할 수 있다. 제23 트랜지스터(T23)는 제1 모드 신호(MOD1)의 제공을 기초로 온 또는 오프될 수 있다. 예를 들어, 제23 트랜지스터(T23)는 제1 모드 신호(MOD1)가 하이 레벨일 때 오프되고, 제1 모드 신호(MOD1)가 로우 레벨일 때 온 될 수 있다.
제23 트랜지스터(T23)의 동작을 기초로 제12 트랜지스터(T12)의 온 또는 오프가 제어될 수 있다. 예를 들어 제23 트랜지스터(T23)가 온 됨에 대응하여 제23 트랜지스터(T23)의 제1 전극에 인가되는 신호가 제12 트랜지스터(T12)의 게이트 전극으로 제공될 수 있다. 이에 따라 제12 트랜지스터(T12)의 온 또는 오프가 제어될 수 있다.
실시예에서, 제2 모드 제어부(1412)은 제24 트랜지스터(T24)를 더 포함할 수 있다. 제24 트랜지스터(T24)는 제2 모드 신호(MOD2)의 제공을 기초로 온 또는 오프될 수 있다. 예를 들어, 제24 트랜지스터(T24)는 제2 모드 신호(MOD2)가 하이 레벨일 때 오프되고, 제2 모드 신호(MOD2)가 로우 레벨일 때 온 될 수 있다.
제24 트랜지스터(T24)의 동작을 기초로 제18 트랜지스터(T18)의 온 또는 오프가 제어될 수 있다. 예를 들어 제24 트랜지스터(T24)가 온 됨에 대응하여 제24 트랜지스터(T24)의 제1 전극에 인가되는 신호가 제18 트랜지스터(T18)의 게이트 전극으로 제공될 수 있다. 이에 따라 제18 트랜지스터(T18)의 온 또는 오프가 제어될 수 있다.
도 15는 본 명세서의 실시예에 따른 표시 장치의 게이트 구동회로의 또 다른 실시예이다. 이하 도 15에서는 도 12 내지 도 14의 실시예를 통해 설명한 내용은 생략되고, 추가적으로 배치되는 구성을 중심으로 설명하겠다.
도 15를 참조하면, 공통 신호 제어부(1513)는 제1 공통 제어 트랜지스터(T30) 및 제2 공통 제어 트랜지스터(T31)를 포함할 수 있다. 제1 공통 제어 트랜지스터(T30)는 도 13을 통해 설명한 바 구체적인 내용은 생략하겠다.
실시예에서, 제2 공통 제어 트랜지스터(T31)는 제7 트랜지스터(T7)의 게이트 전극에 연결될 수 있다. 제2 공통 제어 트랜지스터(T31)의 제1 전극은 제5 트랜지스터(T5)의 제1 전극, 제9 트랜지스터(T9)의 제2 전극과 연결될 수 있다. 제2 공통 제어 트랜지스터(T31)의 제2 전극은 제3 커패시터(CQB) 및 제7 트랜지스터(T7)의 게이트 전극과 연결될 수 있다.
실시예에서, 제2 공통 제어 트랜지스터(T31)는 공통 발광 신호(EM0)의 공급을 제어할 수 있다. 일 예로, 제2 공통 제어 트랜지스터(T31)의 게이트 전극은 공통 제어 신호(VGL_C)를 수신할 수 있다. 제2 공통 제어 트랜지스터(T31)는 공통 제어 신호(VGL_C)를 수신을 기초로 온 또는 오프될 수 있다. 예를 들어, 제2 공통 제어 트랜지스터(T31)는 공통 제어 신호(VGL_C)가 로우(low) 레벨일 때 온 될 수 있고, 하이(high) 레벨일 때 오프될 수 있다. 제2 공통 제어 트랜지스터(T31)가 온 됨에 기초하여 제7 트랜지스터(T7)의 게이트 전극에 신호가 제공되고, 이를 기초로 제7 트랜지스터(T7)가 온 또는 오프될 수 있다.
도 16은 본 명세서의 실시예에 따른 표시 장치의 게이트 구동회로의 또 다른 실시예이다. 이하 도 16에서는 도 12 내지 도 15의 실시예를 통해 설명한 내용은 생략되고, 추가적으로 배치되는 구성을 중심으로 설명하겠다.
도 16을 참조하면, 제1 모드 제어부(1611)는 도 14의 제1 모드 제어부(1411)에 대응할 수 있다. 제2 모드 제어부(1612)는 도 14의 제2 모드 제어부(1412)에 대응할 수 있다. 공통 신호 제어부(1613)는 도 12의 공통 신호 제어부(1213)에 대응할 수 있다. 예를 들어, 공통 신호 제어부(1613)는 도 13의 공통 신호 제어부(1313)의 제1 공통 제어 트랜지스터(T30)가 생략된 것일 수 있다.
실시예에서, 제1 모드 제어부(1611)는 제23 트랜지스터(T23)를 더 포함할 수 있다. 제2 모드 제어부(1612)는 제24 트랜지스터(T24)를 더 포함할 수 있다. 공통 신호 제어부(1613)는 제6 트랜지스터(T6), 제7 트랜지스터(T7), 리셋 트랜지스터(TRST)를 포함할 수 있다. 제6 트랜지스터(T6)는 풀다운 트랜지스터로서 동작하고, 제7 트랜지스터(T7)는 풀다운 트랜지스터로서 동작할 수 있다.
도 17은 본 명세서의 실시예에 따른 표시 장치의 신호 흐름의 예를 나타낸다. 구체적으로, 도 17은 도 12의 실시예의 게이트 구동회로와 관련된 신호 흐름의 예를 나타낸다.
도 17을 참조하면, 제1 주기(P1) 간격으로 게이트 구동회로와 관련된 신호들을 동기화 하는 동기화 신호(Vsync)가 입력될 수 있다. 게이트 스타트 신호(VST)와 리셋 신호(EQRST)는 제1 주기(P1) 간격으로 게이트 구동회로에 입력될 수 있다. 게이트 스타트 신호(VST)와 리셋 신호(EQRST) 각각의 레벨이 변화하는 시점, 예를 들어 하이 레벨에서 로우 레벨로 신호가 변화하는 시점 또는 로우 레벨에서 하이 레벨로 신호가 변화하는 시점은 도시된 바와 같이 상이할 수 있다.
제1 클럭 신호(ECLK1) 및 제2 클럭 신호(ECLK2)는 일정 주기 간격으로 게이트 구동회로에 입력될 수 있다. 실시예에서, 제1 클럭 신호(ECLK1)의 하이 레벨에 해당하는 구간의 적어도 일부는 제2 클럭 신호(ECLK2)의 로우 레벨에 해당하는 구간의 적어도 일부와 중첩될 수 있다. 제1 클럭 신호(ECLK1)의 로우 레벨에 해당하는 구간의 적어도 일부는 제2 클럭 신호(ECLK2)의 하이 레벨에 해당하는 구간의 적어도 일부와 중첩될 수 있다. 중첩되는 구간의 길이는 미리 지정될 수 있다.
실시예에서, Q 노드(Q node)와 QB 노드(QB node)의 신호는 제1 주기(P1) 간격으로 반복될 수 있다. 도 16에 의하면 Q 노드(Q node)가 하이 레벨인 구간 중 적어도 일부에서 QB 노드(QB node)는 로우 레벨일 수 있다. Q 노드(Q node)가 로우 레벨인 구간 중 적어도 일부에서 QB 노드(QB node)는 하이 레벨일 수 있다.
실시예에서, 제1 모드 신호(MOD1)는 제2 모드 신호(MOD2)와 반대의 레벨을 가질 수 있다. 예를 들어, 제1 모드 신호(MOD1)가 하이 레벨일 때 제2 모드 신호(MOD2)는 로우 레벨일 수 있다. 제1 모드 신호(MOD1)가 로우 레벨일 때 제2 모드 신호(MOD2)는 하이 레벨일 수 있다. 일 실시예에서, 제1 모드 신호(MOD1)가 하이 레벨 또는 제2 모드 신호(MOD2)가 로우 레벨인 구간은 제2 모드로 표시 장치가 구동하는 구간을 포함할 수 있다. 제1 모드 신호(MOD1)가 로우 레벨 또는 제2 모드 신호(MOD2)가 하이 레벨인 구간은 제1 모드로 표시 장치가 구동하는 구간을 포함할 수 있다.
여기서, 제1 모드는 제2 모드 보다 넓은 시야각으로 발광 소자에 의한 광이 제공되는 모드를 포함할 수 있다. 예를 들어 제1 모드는 도 5 또는 도 6의 제1 발광 소자(ED1)를 이용하여 발광하는 모드를 포함할 수 있다. 제2 모드는 제1 모드 보다 좁은 시야각으로 발광 소자에 의한 광이 제공되는 모드를 포함할 수 있다. 예를 들어 제2 모드는 도 5 또는 도 6의 제2 발광 소자(ED2)를 이용하여 발광하는 모드를 포함할 수 있다.
실시예에서, 제1 발광 신호(EM1)는 제1 모드 신호(MOD1)가 하이 레벨일 때 하이 레벨일 수 있다. 제1 발광 신호(EM1)는 제1 모드 신호(MOD1)가 로우 레벨일 때 적어도 일부 구간이 로우 레벨일 수 있다. 제2 발광 신호(EM2)는 제2 모드 신호(MOD2)가 하이 레벨일 때 하이 레벨일 수 있다. 제2 발광 신호(EM2)는 제2 모드 신호(MOD2)가 로우 레벨일 때 적어도 일부 구간이 로우 레벨일 수 있다. 공통 발광 신호(EM0)는 제1 주기(P1) 간격으로 적어도 일부 구간이 로우 레벨 또는 하이 레벨로 작동할 수 있다. 예를 들어, 공통 발광 신호(EM0)는 제1 발광 신호(EM1) 또는 제2 발광 신호(EM0)의 레벨과 무관하게 제1 주기 간격으로 화소 회로에게 제공될 수 있다.
실시예에 따라, 도 13 내지 도 16과 같이 게이트 구동회로는 공통 발광 신호(EM0)의 제어와 관련된 트랜지스터를 더 포함할 수 있다. 예를 들어 게이트 구동회로는 제1 공통 제어 트랜지스터(T30) 및 제2 공통 제어 트랜지스터(T31) 중 적어도 하나를 포함할 수 있다. 이러한 경우 제1 공통 제어 트랜지스터(T30) 및 제2 공통 제어 트랜지스터(T31)의 제어를 위한 공통 제어 신호(VGL_C)가 입력될 수 있다. 이러한 경우 도 17의 공통 발광 신호(EM0)는 공통 제어 신호(VGL_C)의 입력을 기초로 적어도 일부 구간이 하이 레벨 또는 로우 레벨로 동작할 수 있다. 예를 들어, 공통 발광 신호(EM0)는 공통 제어 신호(VGL_C)가 하이 레벨일 때 하이 레벨일 수 있다. 공통 발광 신호(EM0)는 공통 제어 신호(VGL_C)가 로우 레벨일 때 적어도 일부 구간에서 로우 레벨일 수 있다.
본 명세서의 실시예에 따른 표시 장치의 화소 회로의 구동을 제어하는 게이트 구동회로는, 제1 모드 신호(예: 도 12의 제1 모드 신호(MOD1))의 수신에 대응하여, 제1 노드(예: 도 12의 Q 노드)의 전위에 기초한 제1 발광 신호(예: 도 12의 제1 발광 신호(EM1)) 또는 제2 노드(예: 도 12의 QB 노드)의 전위에 기초한 제2 발광 신호(예: 도 12의 제2 발광 신호(EM2))를 출력하는 제1 모드 제어부(예: 도 12의 제1 모드 제어부(1210))와, 제2 모드 신호(예: 도 12의 제2 모드 신호(MOD2))의 수신에 대응하여 제1 노드의 전위에 기초한 제1 발광 신호 또는 제2 노드의 전위에 기초한 제2 발광 신호를 출력하는 제2 모드 제어부(예: 도 12의 제2 모드 제어부(1220))와, 스타트 신호(예: 도 12의 게이트 스타트 신호(VST)), 제1 클록 신호(예: 도 12의 제1 클럭 신호(ECLK1)) 및 제2 클록 신호(예: 도 12의 제2 클럭 신호(ECLK2)) 중 적어도 하나를 이용하여 제1 노드 및 제2 노드의 전위를 제어하는 노드 제어부(예: 도 12의 노드 제어부(1201))를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 모드 제어부는, 제1 모드 신호를 제공하는 제1 모드 신호 라인과 연결되는 제1 모드 제어 트랜지스터(예: 도 12의 제14 트랜지스터(T14))와, 제1 값의 전압을 제공하는 제1 전압 라인과 연결되는 제1 트랜지스터(예: 도 12의 제11 트랜지스터(T11))와, 제1 값 보다 높은 제2 값의 전압을 제공하는 제2 전압 라인과 연결되는 제2 트랜지스터(예: 도 12의 제12 트랜지스터(T12))를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 모드 제어부는, 제1 모드 제어부를 초기화하는 제3 트랜지스터(예: 제15 트랜지스터(T15), 제16 트랜지스터(T16), 및/또는 제13 트랜지스터(T13))와, 제1 트랜지스터의 게이트 전극에 연결되는 제1 커패시터(예: 제1 모드 풀다운 커패시터(CQS))와, 제2 트랜지스터의 게이트 전극에 연결되는 제2 커패시터(예: 제1 모드 풀업 커패시터(CQSB))를 더 포함할 수 있다. 제1 트랜지스터의 제1 전극은 제1 전압 라인과 연결되고, 제1 트랜지스터의 제2 전극은 제2 트랜지스터와 연결되며, 제2 트랜지스터의 제1 전극은 제2 전압 라인과 연결되고, 제2 트랜지스터의 제2 전극은 제1 트랜지스터와 연결될 수 있다. 제1 커패시터의 제1 전극은 제2 트랜지스터의 제1 전극과 연결되고, 제1 커패시터의 제2 전극은 제2 트랜지스터의 제2 전극과 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 모드 제어부는, 제2 모드 신호(예: 도 12의 제2 모드 신호(MOD2))를 제공하는 제2 모드 신호 라인과 연결되는 제2 모드 제어 트랜지스터(예: 도 12의 제20 트랜지스터(T20))와, 제1 값의 전압을 제공하는 제1 전압 라인과 연결되는 제4 트랜지스터(예: 도 12의 제17 트랜지스터(T17))와, 제1 값 보다 높은 제2 값의 전압을 제공하는 제2 전압 라인과 연결되는 제5 트랜지스터(예: 도 12의 제18 트랜지스터(T18))를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 모드 제어부는, 제2 모드 제어부를 초기화하는 제6 트랜지스터(예: 도 12의 제18 트랜지스터(T18), 제21 트랜지스터(T21), 및/또는 제18 트랜지스터(T22))와, 제4 트랜지스터의 게이트 전극에 연결되는 제3 커패시터(예: 도 12의 제2 모드 풀다운 커패시터(CQP))와, 제5 트랜지스터의 게이트 전극에 연결되는 제4 커패시터(예: 도 12의 제2 모드 풀업 커패시터(CQPB))를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 모드 제어부는 화소 회로에 포함되는 제1 발광 소자(예: 도 5 또는 도 6의 제1 발광 소자(ED1))와 연결되고 제2 모드 제어부는 화소 회로에 포함되는 제2 발광 소자(예: 도 5 또는 도 6의 제2 발광 소자(ED2))와 연결될 수 있다. 제1 발광 소자 상에는 제1 렌즈(예: 도 8의 제1 렌즈(510))가 배치되고 제2 발광 소자 상에는 제2 렌즈(예: 도 9의 제2 렌즈(520))가 배치될 수 있다. 제1 렌즈에 의해 제1 발광 소자가 배치된 영역의 시야각은 제1 값에 대응하고, 제2 렌즈에 의해 제2 발광 소자가 배치된 영역의 시야각은 제1 값 보다 작은 제2 값에 대응할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 노드의 전위에 기초하여 제1 발광 신호를 출력하거나 제2 노드의 전위에 기초하여 제2 발광 신호를 출력하는 공통 신호 제어부(예: 도 12의 공통 신호 제어부(1213)를 더 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 스타트 신호는, 전단의 스테이지에서 출력되는 적어도 하나의 발광 신호를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 게이트 구동회로는, 스캔 신호를 출력하는 스캔 출력부를 더 포함할 수 있다.
본 명세서의 실시예에 따른 표시 패널은, 복수의 화소 회로와, 상기 복수의 화소 회로 각각에게 제1 발광 신호와 제2 발광 신호를 제공함에 기초하여 상기 복수의 화소 회로의 구동을 제어하는 게이트 구동회로를 포함하고, 상기 게이트 구동회로는, 제1 모드(mode) 신호의 수신에 대응하여, 제1 노드의 전위에 기초한 제1 발광 신호 또는 제2 노드의 전위에 기초한 제2 발광 신호을 출력하는 제1 모드 제어부와, 제2 모드 신호의 수신에 대응하여 상기 제1 노드의 전위에 기초한 상기 제1 발광 신호 또는 상기 제2 노드의 전위에 기초한 상기 제2 발광 신호를 출력하는 제2 모드 제어부와, 스타트 신호, 제1 클록 신호 및 제2 클록 신호 중 적어도 하나를 이용하여 상기 제1 노드 및 상기 제2 노드의 전위를 제어하는 제어부를 포함할 수 있다.
본 명세서의 실시예에 따라, 운송 수단의 적어도 일부에 배치되어 적어도 하나의 컨텐츠를 제공하는 표시 장치는, 복수의 화소 회로와, 상기 복수의 화소 회로 각각에게 제1 발광 신호와 제2 발광 신호를 제공함에 기초하여 상기 복수의 화소 회로의 구동을 제어하는 게이트 구동회로를 포함하고, 상기 게이트 구동회로는, 제1 모드(mode) 신호의 수신에 대응하여, 제1 노드의 전위에 기초한 제1 발광 신호 또는 제2 노드의 전위에 기초한 제2 발광 신호을 출력하는 제1 모드 제어부와, 제2 모드 신호의 수신에 대응하여 상기 제1 노드의 전위에 기초한 상기 제1 발광 신호 또는 상기 제2 노드의 전위에 기초한 상기 제2 발광 신호를 출력하는 제2 모드 제어부와, 스타트 신호, 제1 클록 신호 및 제2 클록 신호 중 적어도 하나를 이용하여 상기 제1 노드 및 상기 제2 노드의 전위를 제어하는 제어부를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시패널 TC: 타이밍 컨트롤러
DD: 데이터 드라이버 GD: 게이트 드라이버
PA: 화소 영역 PU: 전원 유닛
AA: 표시 영역 BZ: 비표시 영역
310: 제1 발광 소자 320: 제2 발광 소자

Claims (15)

  1. 표시 장치의 화소 회로의 구동을 제어하는 게이트 구동회로에 있어서,
    제1 모드(mode) 신호의 수신에 대응하여, 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 제1 발광 신호를 제1 출력 라인으로 출력하는 제1 모드 제어부와,
    제2 모드 신호의 수신에 대응하여 상기 제1 노드의 전위와 상기 제2 노드의 전위 중 적어도 하나에 기초한 제2 발광 신호를 제2 출력 라인으로 출력하는 제2 모드 제어부와,
    스타트 신호, 제1 클록 신호 및 제2 클록 신호 중 적어도 하나를 이용하여 상기 제1 노드 및 상기 제2 노드의 전위를 제어하는 노드 제어부를 포함하는, 게이트 구동회로.
  2. 제1항에 있어서,
    상기 제1 모드 제어부는,
    상기 제1 출력 라인과 제1 값의 전압을 제공하는 제1 전압 라인 사이에 연결되는 제1 트랜지스터와,
    상기 제2 노드의 전위에 의해 제어되고, 상기 제1 출력 라인과 상기 제1 값 보다 높은 제2 값의 전압을 제공하는 제2 전압 라인 사이에 연결되는 제2 트랜지스터와,
    상기 제1 모드 신호를 제공하는 제1 모드 신호 라인과 연결되는 제1 모드 제어 트랜지스터를 포함하는, 게이트 구동회로.
  3. 제2항에 있어서,
    상기 제1 모드 제어부는,
    리셋 전압에 의해 제어되어 상기 제1 모드 제어부의 상기 제1 출력 라인을 초기화하는 제3 트랜지스터와,
    상기 제1 트랜지스터의 게이트 전극에 연결되는 제1 커패시터와,
    상기 제2 트랜지스터의 게이트 전극에 연결되는 제2 커패시터를 더 포함하는, 게이트 구동회로.
  4. 제3항에 있어서,
    상기 제1 커패시터의 제1 전극은 상기 제2 트랜지스터의 제1 전극과 연결되고, 상기 제1 커패시터의 제2 전극은 상기 제2 트랜지스터의 제2 전극과 연결되는, 게이트 구동회로.
  5. 제1항에 있어서,
    상기 제2 모드 제어부는,
    상기 제2 모드 신호를 제공하는 제2 모드 신호 라인과 연결되는 제2 모드 제어 트랜지스터와,
    제1 값의 전압을 제공하는 제1 전압 라인과 연결되는 제4 트랜지스터와,
    상기 제1 값 보다 높은 제2 값의 전압을 제공하는 제2 전압 라인과 연결되는 제5 트랜지스터를 포함하는, 게이트 구동회로.
  6. 제1항에 있어서,
    상기 제2 모드 제어부는,
    리셋 전압에 의해 제어되어 상기 제2 모드 제어부의 상기 제2 출력 라인을 초기화하는 제6 트랜지스터와,
    상기 제4 트랜지스터의 게이트 전극에 연결되는 제3 커패시터와,
    상기 제5 트랜지스터의 게이트 전극에 연결되는 제4 커패시터를 더 포함하는, 게이트 구동회로.
  7. 제1항에 있어서,
    상기 제1 모드 제어부는 화소 회로에서 제1 발광 소자와 연결된 제1 발광 제어 트랜지스터를 제어하고, 상기 제2 모드 제어부는 상기 화소 회로에서 제2 발광 소자와 연결된 제2 발광 제어 트랜지스터를 제어하는, 게이트 구동회로.
  8. 제7항에 있어서,
    상기 제1 발광 소자 상에는 제1 렌즈가 배치되고 상기 제2 발광 소자 상에는 제2 렌즈가 배치되는, 게이트 구동회로.
  9. 제8항에 있어서,
    상기 제1 렌즈에 의해 상기 제1 발광 소자가 배치된 영역의 시야각은 제1 값에 대응하고, 상기 제2 렌즈에 의해 상기 제2 발광 소자가 배치된 영역의 시야각은 상기 제1 값 보다 작은 제2 값에 대응하는, 게이트 구동회로.
  10. 제1항에 있어서,
    상기 제1 노드의 전위와 상기 제2 노드의 전위에 기초하여 공통 발광 신호를 제3 출력 라인으로 출력하는 공통 신호 제어부를 더 포함하는, 게이트 구동회로.
  11. 제10항에 있어서,
    상기 공통 신호 제어부는,
    상기 제1 노드의 전위를 기초로 제어되며 상기 제3 출력 라인과 연결되는 제7 트랜지스터와,
    상기 제2 노드의 전위를 기초로 제어되며 상기 제3 출력 라인과 연결되는 제8 트랜지스터를 포함하는, 게이트 구동회로.
  12. 제1항에 있어서,
    상기 스타트 신호는, 전단의 스테이지에서 출력되는 적어도 하나의 발광 신호를 포함하는, 게이트 구동회로.
  13. 제1항에 있어서,
    상기 게이트 구동회로는, 스캔 신호를 출력하는 스캔 출력부를 더 포함하는, 게이트 구동회로.
  14. 복수의 화소 회로와,
    상기 복수의 화소 회로 각각에게 제1 발광 신호와 제2 발광 신호를 제공함에 기초하여 상기 복수의 화소 회로의 구동을 제어하는 게이트 구동회로를 포함하고,
    상기 게이트 구동회로는,
    제1 모드(mode) 신호의 수신에 대응하여, 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 제1 발광 신호를 제1 출력 라인으로 출력하는 제1 모드 제어부와,
    제2 모드 신호의 수신에 대응하여 상기 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 상기 제2 발광 신호를 제2 출력 라인으로 출력하는 제2 모드 제어부와,
    스타트 신호, 제1 클록 신호 및 제2 클록 신호 중 적어도 하나를 이용하여 상기 제1 노드 및 상기 제2 노드의 전위를 제어하는 제어부를 포함하는, 표시 패널.
  15. 운송 수단의 적어도 일부에 배치되어 적어도 하나의 컨텐츠를 제공하는 표시 장치에 있어서,
    복수의 화소 회로와,
    상기 복수의 화소 회로 각각에게 제1 발광 신호와 제2 발광 신호를 제공함에 기초하여 상기 복수의 화소 회로의 구동을 제어하는 게이트 구동회로를 포함하고,
    상기 게이트 구동회로는,
    제1 모드(mode) 신호의 수신에 대응하여, 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 제1 발광 신호를 제1 출력 라인으로 출력하는 제1 모드 제어부와,
    제2 모드 신호의 수신에 대응하여 상기 제1 노드의 전위와 제2 노드의 전위 중 적어도 하나에 기초한 상기 제2 발광 신호를 제2 출력 라인으로 출력하는 제2 모드 제어부와,
    스타트 신호, 제1 클록 신호 및 제2 클록 신호 중 적어도 하나를 이용하여 상기 제1 노드 및 상기 제2 노드의 전위를 제어하는 제어부를 포함하는, 표시 장치.
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