CN118155693A - 一种移位寄存器、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、显示面板及显示装置，移位寄存器包括输入模块、复位模块、节点控制模块和输出模块；其中输出模块包括第一输出晶体管、第二输出晶体管和第一电容；第一输出晶体管的栅极与第一节点电连接，第一输出晶体管的第一极与第一时钟端电连接，第一输出晶体管的第二极与信号输出端电连接；第二输出晶体管的栅极与第二节点电连接，第二输出晶体管的第一极与第一电平端电连接，第二输出晶体管的第二极与信号输出端电连接；第一电容的第一极板与第一节点电连接，第一电容的第二极板与信号输出端电连接。本发明提供的技术方案，以解决现有的移位寄存器结构复杂的问题，使移位寄存器的结构更加简单，降低成本。

Description

一种移位寄存器、显示面板及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、显示面板及显示装置。

背景技术

随着的显示技术的要求越来越高，显示面板的结构越来越复杂，其中，栅极驱动电路结构越复杂越不利于显示面板的窄边框设计，同时导致显示面板的制备成本很高，降低产品市场竞争力。

发明内容

本发明提供一种移位寄存器、显示面板及显示装置，以解决现有的移位寄存器结构复杂的问题，使移位寄存器的结构更加简单，降低成本。

第一方面，本发明实施例提供了一种移位寄存器，包括输入模块、复位模块、节点控制模块和输出模块；

所述输入模块分别与第一信号输入端和第一节点电连接；所述输入模块用于响应所述第一信号输入信号端的第一输入信号，控制所述第一节点的电位；

所述复位模块分别与第二信号输入端和所述第一节点电连接；所述复位模块用于响应所述第二信号输入端的第二输入信号，对所述第一节点的电位进行复位；

所述节点控制模块分别与所述第一节点、第一时钟端、第一电平端电连接；所述节点控制模块包括第二节点，所述第二节点用于响应所述第一时钟端的第一时钟信号，控制所述第一电平端与所述第一节点之间的接通状态，以及所述节点控制模块用于响应所述第一节点的电位，控制所述第一电平端与所述第二节点之间的接通状态；

所述输出模块包括第一输出晶体管、第二输出晶体管和第一电容；所述第一输出晶体管的栅极与所述第一节点电连接，所述第一输出晶体管的第一极与所述第一时钟端电连接，所述第一输出晶体管的第二极与信号输出端电连接；所述第二输出晶体管的栅极与所述第二节点电连接，所述第二输出晶体管的第一极与所述第一电平端电连接，所述第二输出晶体管的第二极与所述信号输出端电连接；所述第一电容的第一极板与所述第一节点电连接，所述第一电容的第二极板与所述信号输出端电连接。

第二方面，本发明实施例提供了一种显示面板，包括：阵列排布的多个像素电路和N个级联的如第一方面所述的移位寄存器，N为大于2的正整数；

第i个所述移位寄存器的第一信号输入端接收的信号为第i-1个所述移位寄存器的信号输出端输出的信号；第j个所述移位寄存器的第二信号输入端接收的信号为第j+1个所述移位寄存器的信号输出端输出的信号；其中1＜i≤N，1≤j＜N，且i和j均为整数。。

第三方面，本发明实施例提供了一种显示装置，包括如第二方面所述的显示面板。

本发明提供的方案，通过设置移位寄存器包括输入模块、复位模块、节点控制模块和输出模块，其中输出模块包括第一输出晶体管、第二输出晶体管和第一电容，仍能保证信号输出端能够稳定地输出第一电平端的第一电平信号或第一时钟端的第一时钟信号的，相较于现有技术中输出模块至少包括三个输出晶体管和一个电容的结构，具有结构简单、晶体管器件较少，成本较低，进而利于包括该移位寄存器的显示面板的窄边框设计。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图虽然是本发明的一些具体的实施例，对于本领域的技术人员来说，可以根据本发明的各种实施例所揭示和提示的器件结构，驱动方法和制造方法的基本概念，拓展和延伸到其它的结构和附图，毋庸置疑这些都应该是在本发明的权利要求范围之内。

图1为本发明实施例提供的一种移位寄存器的结构示意图；

图2为本发明实施例提供的另一种移位寄存器的结构示意图；

图3为本发明实施例提供的又一种移位寄存器的结构示意图；

图4为本发明实施例提供的又一种移位寄存器的结构示意图；

图5为图4的驱动时序图；

图6为本发明实施例提供的又一种移位寄存器的结构示意图；

图7为本发明实施例提供的一种显示面板的结构示意图；

图8为本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例所揭示和提示的基本概念，本领域的技术人员所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明实施例提供的一种移位寄存器的结构示意图，如图1所示，移位寄存器01包括输入模块10、复位模块20、节点控制模块30和输出模块40。

输入模块10分别与第一信号输入端IN1和第一节点PU电连接；输入模块10用于响应第一信号输入信号端IN1的第一输入信号Vin1，控制第一节点PU的电位。

复位模块20分别与第二信号输入端IN2和第一节点PU电连接；复位模块20用于响应第二信号输入端IN2的第二输入信号Vin2，对第一节点PU的电位进行复位。

节点控制模块30分别与第一节点PU、第一时钟端CKB、第一电平端VGL电连接；节点控制模块20包括第二节点PD，第二节点PD用于响应第一时钟端CKB的第一时钟信号Ckb，控制第一电平端VGL与第一节点PU之间的接通状态，以及节点控制模块30用于响应第一节点PU的电位，控制第一电平端VGL与第二节点PD之间的接通状态。

输出模块40包括第一输出晶体管T1、第二输出晶体管T2和第一电容C1；第一输出晶体管T1的栅极与第一节点PU电连接，第一输出晶体管T1的第一极与第一时钟端CKB电连接，第一输出晶体管T1的第二极与信号输出端OUT电连接；第二输出晶体管T2的栅极与第二节点PD电连接，第二输出晶体管T2的第一极与第一电平端VGL电连接，第二输出晶体管T2的第二极与信号输出端OUT电连接；第一电容C1的第一极板与第一节点PU电连接，第一电容C1的第二极板与信号输出端OUT电连接。

可以理解的是，本实施例中所提及的电连接可以是直接连接，也可以是中间连接其他的元件，例如电容、开关等器件，在能够实现本发明实施例的核心发明点的前提下，本发明实施例对电连接的定义不做具体限定。

其中，第一时钟信号Ckb可以为高电平信号和低电平信号交替进行的脉冲信号，通常一个高电平信号和与其连续的一个低电平信号构成一个脉冲周期。第一电平端VGL提供的第一电平信号可以为固定信号，可以是低电平信号，也可以是高电平信号，可根据实际情况进行设置。在本实施例中，第一电平端VGL提供的第一电平信号Vgl为低电平信号。

继续参考图1，输出模块40中第一输出晶体管T1和第二输出晶体管T2可以均为P沟道薄膜晶体管，也可以均为N沟道薄膜晶体管，本发明实施例对此不做具体限定，图1示例性的示出第一输出晶体管T1和第二输出晶体管T2均未能N沟道薄膜晶体管的结构示意图。

具体的，输入模块10可以响应第一信号输入端IN1的第一输入信号Vin1控制第一节点PU的电位，与此同时，复位模块20通过响应第二信号输入端IN2的第二输入信号Vin2，无法对第一节点PU的电位进行复位。而当复位模块20响应响应第二信号输入端IN2的第二输入信号Vin2对第一节点PU的电位进行复位时，第一节点PU的电位不受输入模块10的控制。节点控制模块30中的第二节点PD可以响应第一时钟端CKB的第一时钟信号Ckb，控制第一电平端VGL与第一节点PU之间的接通状态，当在第一电平端VGL与第一节点PU之间接通时，可使得第一电平端VGL提供的第一电平信号Vgl提供至第一节点PU，同时，节点控制模块30还响应第一节点PU的电位，控制第一电平端VGL与第二节点PD之间的接通状态，当在第一电平端VGL和第二节点PD之间的接通状态为导通状态时，可使得第一电平端VGL提供的第一电平信号Vgl提供至第二节点PD。输出模块40中的第一输出晶体管T1可在第一节点PU的电位的控制下导通或关断，当第一节点PU的电位为高电平时，可控制第一输出晶体管T1导通，使得第一时钟端CKB提供的第一时钟信号Ckb通过导通的第一输出晶体管T1传输至信号输出端OUT，而当第一节点PU的电位为低电平时，可控制第一输出晶体管T1关断，第一时钟信号Ckb无法提供至信号输出端OUT。同理，第二输出晶体管T2可在第二节点PD的电位的控制下导通或关断，当第二节点PD的电位为高电平时，可控制第二输出晶体管T2导通，使得第一电平端VGL提供的第一电平信号Vgl可以通过导通的第二输出晶体管T2传输至信号输出端OUT，而当第二节点PD的电位为低电平时，第一电平信号Vgl无法传输至信号输出端OUT。

进一步的，当第一节点PU的电位为高电平控制第一输出晶体管T1导通时，同时还会控制第一电平端VGL与第二节点PD之间的接通状态为导通状态，使得第一电平端VGL的第一电平信号Vgl(即低电平)传输至第二节点PD，从而控制第二输出晶体管T2关断。同理，当第二节点PD的电位为高电平控制第二输出晶体管T2导通时，同时还会控制第一电平端VGL与第一节点PU之间的接通状态为导通状态，使得第一电平端VGL的第一电平信号Vgl(即低电平)传输至第一节点PU从而控制第一输出晶体管T1关断，如此，第一输出晶体管T1和第二输出晶体管T2不会同时导通。其中，当第一输出晶体管T1导通时，第一电容C1的第一极板的电位即为第一节点PU的电位，保持为高电平，第一电容C1的第二极板的电位与第一时钟端CKB提供的第一时钟信号Ckb的电位保持相同，如此可在第一时钟信号Ckb由低电平跳变为高电平时，通过第一电容C1的自举作用，可维持信号输出端OUT稳定的输出第一时钟信号Ckb的电位。而当第一输出晶体管T1关断时，由于第一输出晶体管T1自身存在寄生电容，第一时钟信号Ckb由低电平跳变为高电平时容易对信号输出端OUT的电位造成噪声影响，而此时由于第二输出晶体管T2已处于导通状态，第一电平端VGL的第一电平信号Vgl持续传输至信号输出端OUT，如此保证信号输出端OUT稳定的输出第一电平信号Vgl的电位。因此，该移位寄存器中的输出模块40可以保证信号输出端OUT能够稳定地输出第一电平信号Vgl或第一时钟信号Ckb，且该输出模块40结构简单，晶体管器件较少，成本较低。

本实施例中，通过设置移位寄存器包括输入模块、复位模块、节点控制模块和输出模块，其中输出模块包括第一输出晶体管、第二输出晶体管和第一电容，仍能保证信号输出端能够稳定地输出第一电平端的第一电平信号或第一时钟端的第一时钟信号的，相较于现有技术中输出模块至少包括三个输出晶体管和一个电容的结构，具有结构简单、晶体管器件较少，成本较低，进而利于包括该移位寄存器的显示面板的窄边框设计。

可选的，图2为本发明实施例提供的另一种移位寄存器的结构示意图，如图2所示，节点控制模30包括第一控制晶体管T3、第二控制晶体管T4和第二电容C2；第一控制晶体管T3的栅极与第二节点PD电连接，第一控制晶体管T3的第一极与第一电平端VGL电连接，第一控制晶体管T3的第二极与第一节点PU电连接；第二控制晶体管T4的栅极与第一节点PU电连接，第二控制晶体管T4的第一极与第一电平端VGL电连接，第二控制晶体管T4的第二极与第二电容C2的第一极板电连接，第二电容C2的第二极板与第一时钟端CKB电连接。

具体的，图2示出了第一控制晶体管T3和第二控制晶体管T4可以为N沟道薄膜晶体管，如此，当第二节点PD为高电平时，第二输出晶体管T2和第二控制晶体管T4导通，第一电平端VGL提供的第一电平信号Vgl通过导通的第二输出晶体管提供至信号输出端OUT，同时通过导通的第二控制晶体管T4提供至第一节点PU，使得第一输出晶体管T1和第一控制晶体管T3均关断，保证第二节点PD能够稳定的维持高电平。当第一节点PU为高电平时，第一输出晶体管T1和第一控制晶体管T3均导通，使得第一时钟端CKB的第一时钟信号Ckb通过导通的第一输出晶体管T1提供至信号输出端OUT，由于第二电容C2的自举作用，当第一时钟信号Ckb由高低平跳变为低电平时，可通过第二电容C2耦合拉低第二节点PD的电位，同时，第一电平端VGL的第一电平信号通过导通第一控制晶体管T3提供至第二节点PD，使得第二节点PD的电位保持为低电平，从而控制第二输出晶体管T2关断，保证信号输出端OUT输出的信号的稳定。

可选的，图3为本发明实施例提供的又一种移位寄存器的结构示意图，如图3所示，移位寄存器01还包括重置模块50；重置模块50分别与第一节点PU、信号输出端OUT、第一电平端VGL和复位信号端RESET电连接；重置模块50用于响应复位信号端RESET的复位信号Reset控制第一电平端VGL和第一节点PU之间的接通状态，以及控制第一电平端VGL和信号输出端OUT之间的接通状态。

具体的，重置模块50可根据复位信号端RESET的复位信号Reset控制第一电平端VGL和第一节点PU之间的接通状态为导通状态时，将第一电平端VGL的第一电平信号Vgl(低电平)提供至第一节点PU，以对第一节点PU的电位进行复位，使第一节点PU的电位为低电平。由于移位寄存器01工作之前，第一节点PU的电位不能确定，如此可通过重置模块50对第一节点PU的电位进行复位，避免出现开机紊乱的问题。同理，在控制第一电平端VGL和信号输出端OUT之间的接通状态为导通状态时，将第一电平端VGL的第一电平信号Vgl(低电平)提供至信号输出端OUT，使信号输出端OUT输出信号的电位为低电平，以在移位寄存器01工作之前，对输出端Gout的输出信号进行复位，避免出现输出絮乱的问题。

可选的，继续参考图3，重置模块50包括第一重置晶体管T5和第二重置晶体管T6；第一重置晶体管T5的栅极与复位信号端RESET电连接，第一重置晶体管T5的第一极与第一电平端VGL电连接，第一重置晶体管T5的第二极与第一节点PU电连接；第二重置晶体管T6的栅极与复位信号端RESET电连接，第二重置晶体管T6的第一极与第一电平端VGL电连接，第一重置晶体管T6的第二极与信号输出端OUT电连接。

具体的，图3示例性的示出了第一重置晶体管T5和第二重置晶体管T6可以均为N沟道薄膜晶体管的结构示意图，复位信号端RESET提供的复位信号Reset在移位寄存器01工作之前为高电平，以控制第一重置晶体管T5和第二重置晶体管T6导通，将第一电平端VGL的第一电平信号Vgl分别传输至第一节点PU和信号输出端OUT，以对第一节点PU和信号输出端OUT进行复位，保证移位寄存器01的正常工作。

可选的，图4为本发明实施例提供的又一种移位寄存器的结构示意图，如图4所示，输入模块10包括输入晶体管T7；输入晶体管T7的栅极和第一极均与第一信号输入端IN1电连接，输入晶体管T7的第二极与第一节点PU电连接。

具体的，图4示例的示出了输入晶体管T7可以为N沟道薄膜晶体管的结构示意图，第一信号输入端IN1的第一输入信号Vin1为高电平时，可控制输入晶体管T7导通，从而将第一输入信号Vin1写入到第一节点PU，而当第一输入信号Vin1为低电平时，输入晶体管T7关断，第一输入信号Vin1无法再写入到第一节点PU。

可选的，继续参考图4，复位模块20包括复位晶体管T8；复位晶体管T8的栅极与第二信号输入端IN2电连接，复位晶体管T8的第一极与第一电平端VGL电连接，复位晶体管T8的第二极与第一节点PU电连接。

具体的，图4示例性的示出了复位晶体管T8可以为N沟道薄膜晶体管的结构示意图，当第二信号输入端IN2接收到的第二输入信号Vin2为高电平时，可控制复位晶体管T8导通，使得第一电平端VGL的第一电平信号Vgl(低电平)通过导通的复位晶体管T8传输至第一节点PU，以对第一节点PU的电位进行复位。

图5为图4的驱动时序图，结合参考图4和图5所示，该移位寄存器01的驱动过程主要包括第一时段t1、第二时段t2、第三时段t3和第四时段t4。

在第一时段t1，第一信号输入端IN1接收的第一输入信号Vin1为高电平，进而控制输入晶体管T7导通，使得第一输入信号Vin1通过导通的输入晶体管T7写入到第一节点PU，即第一节点PU的电位高电平。然后第一节点PU控制第一输出晶体管T1导通，使得信号输出端OUT的输出信号Out为第一时钟端CKB的第一时钟信号Ckb(低电平)。同时，第一节点PU还控制第一控制晶体管T3导通，使得第一电压端VGL的第一电压信号Vgl(低电平)写入到第二节点PD，即第二节点PD的电位为低电平，从而第二输出晶体管T2关断，维持信号输出端OUT输出信号的稳定性，同时第二节点PD还控制第二控制晶体管T4关断，保证第一节点PU持续维持为高电平。此外，第一电容C1的第一极板为高电平，第二极板为低电平，对第一电容C1进行充电。

在第二时段t2，由于第一电容C1充电之后的保持作用，其第一极板保持为高电平，即第一节点PU为高电平，从而控制第一输出晶体管T1仍处于导通状态，此时第一时钟信号Ckb由低电平跳变为高电平，并输出至信号输出端OUT，即信号输出端OUT的输出信号Out由低电平跳变为高电平。同时，第一电容C1的第二极板的电位变为高电平，通过第一电容C1的耦合作用，使得第一极点PU的电位在高电平的基础上被继续抬高。由于第一节点PU的电位变为更高的高电平信号，因而与第一节点PU电连接的第一控制晶体管T3继续保持导通状态，使得第二节点PD保持为第一电平信号(低电平)。

在第三时段t3，第二信号输入端IN2接收到的第二输入信号Vin2由低电平跳变为高电平，控制复位晶体管T8导通，使得第一电平端VGL的第一电平信号Vgl(低电平)写入到第一节点PU，对第一节点PU进行复位，使得第一节点PU的电位由高电平跳变为低电平，使得与第一节点PU电连接的第一控制晶体管T3关断。此时，第一时钟端CKB的第一时钟信号Ckb由高电平跳变为低电平，即第二电容C2的第一极板的电位为低电平，通过第二电容C2的耦合作用，第二节点PD仍为低电平。此外，可使复位信号端RESET的复位信号Reset为高电平，控制第一重置晶体管T5和第二重置晶体管T6导通，使得第一电平端VGL的第一电平信号Vgl传输至第一节点PU和信号输出端OUT，在维持第一节点PU的低电平的同时，使得信号输出端OUT的输出信号Out为低电平。

在第四时段t4，第一时钟端CKB的第一时钟信号Ckb由低电平跳变为高电平，由于第二电容C2的耦合作用，第二电容C2的第二极板的电位被抬升至高电平，即第二节点PD的电位变为高电平，从而控制第二控制晶体管T4导通，使得第一节点PU与第一电平端VGL之间接通，使得第一节点PU的电位仍为低电平。同时，第二节点PD控制第二输出晶体管T2导通，使得第一电平端VGL的第一电平信号Vgl(低电平)传输至信号输出端OUT，即输出信号Out为低电平。需要注意的是，由于第一输出晶体管T1自身存在寄生电容，第一时钟信号Ckb由低电平跳变为高电平时容易对信号输出端OUT的电位造成噪声影响，而此时由于第二输出晶体管T2已处于导通状态，第一电平端VGL的第一电平信号Vgl持续传输至信号输出端OUT，如此保证信号输出端OUT稳定的输出第一电平信号Vgl的电位。

可选的，图6为本发明实施例提供的又一种移位寄存器的结构示意图，如图6所示，输入模块10包括输入晶体管T7；输入晶体管T7的栅极与第一信号输入端IN1电连接，输入晶体管T7的第一极与第一电压端DIR1电连接，输入晶体管T7的第二极与第一节点PU电连接。

具体的，图6示例的示出了输入晶体管T7可以为N沟道薄膜晶体管的结构示意图，第一信号输入端IN1的第一输入信号Vin1为高电平时，可控制输入晶体管T7导通，从而将第一电压端DIR1的第一电压信号V1写入到第一节点PU，而当第一输入信号Vin1为低电平时，输入晶体管T7关断，第一电压信号V1无法再写入到第一节点PU。

可选的，继续参考图6，复位模块20包括复位晶体管T8；复位晶体管T8的栅极与第二信号输入端IN2电连接，复位晶体管T8的第一极与第二电压端DIR2电连接，复位晶体管T8的第二极与第一节点PU电连接。

具体的，图6示例性的示出了复位晶体管T8可以为N沟道薄膜晶体管的结构示意图，当第二信号输入端IN2接收到的第二输入信号Vin2为高电平时，可控制复位晶体管T8导通，使得第二电压端DIR2的第二电压信号V2通过导通的复位晶体管T8传输至第一节点PU，以对第一节点PU的电位进行复位。

其中，第一电压端DIR1的第一电压信号V1与第二电压端DIR2的第二电压信号V2不同，本实例中，第一电压端DIR1的第一电压信号V1可以为高电平，第二电压端DIR2的第二电压信号V2可以为低电平。具体的驱动时序可继续参考图5，此处不再详细赘述。当该移位寄存器01的信号输出端OUT输出的信号用于作为显示面板的扫描信号时，可实现移位寄存器01的正向扫描和反向扫描功能。

此外，还需要说明的是，图4和图6中所有的晶体管还也可以均为P沟道薄膜晶体管，如此，第一电平端VGL的信号为高电平信号，第一电压端DIR1的第一电压信号V1为低电平信号，第二电压端DIR2的第二电压信号V2为高电平信号。

基于同一发明构思，本发明实施例还提供了一种显示面板，图7为本发明实施例提供的一种显示面板的结构示意图，如图7所示，显示面板100包括：阵列排布的多个像素电路P和N个级联的如上述任意一实施例提供的移位寄存器01，N为大于2的正整数；第i个移位寄存器01的第一信号输入端IN1接收的信号为第i-1个移位寄存器01的信号输出端OUT输出的信号；第j个移位寄存器01的第二信号输入端IN2接收的信号为第j+1个移位寄存器01的信号输出端OUT输出的信号；其中1＜i≤N，1≤j＜N，且i和j均为整数。

具体的，显示面板100还可以包括多条扫描线S和多条数据线D，阵列排布的像素电路P中同一行像素电路P与同一扫描线S电连接，同一列像素电路P与同一数据线D电连接，每个移位寄存器01的信号输出端与一条扫描线S电连接。

继续参考图7，第1个移位寄存器01的第一信号输入端IN1与起始信号线STP电连接，用于接收起始脉冲信号。第2个移位寄存器01的第一信号输入端IN1接收的信号为第1个移位寄存器的信号输出端OUT输出的信号；第2个移位寄存器01的第二信号输入端IN2接收的信号为第3个移位寄存器01的信号输出端OUT输出的信号。此外，奇数级上述移位寄存器01的第一时钟端CKB与第一信号线L1电连接，偶数级上述移位寄存器01的第一时钟端CKB与第二信号线L2电连接，以实现移位寄存器01的正常工作。由于该移位寄存器01的输出模块只包括两个输出晶体管，相较于现有的移位寄存器中输出模块包括三个晶体管的结构，晶体管器件较少，成本较低，且有利于节约移位寄存器的制作空间，利于显示面板的窄边框设计。

此外，本发明实施例还提供了一种显示装置，图8为本发明实施例提供的一种显示装置的结构示意图，如图8所示，该显示装置200包括本发明任一实施例提供的显示面板100，本发明实施例提供的显示装置200可以手机，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种移位寄存器，其特征在于，包括输入模块、复位模块、节点控制模块和输出模块；

所述输入模块分别与第一信号输入端和第一节点电连接；所述输入模块用于响应所述第一信号输入信号端的第一输入信号，控制所述第一节点的电位；

所述复位模块分别与第二信号输入端和所述第一节点电连接；所述复位模块用于响应所述第二信号输入端的第二输入信号，对所述第一节点的电位进行复位；

所述节点控制模块分别与所述第一节点、第一时钟端、第一电平端电连接；所述节点控制模块包括第二节点，所述第二节点用于响应所述第一时钟端的第一时钟信号，控制所述第一电平端与所述第一节点之间的接通状态，以及所述节点控制模块用于响应所述第一节点的电位，控制所述第一电平端与所述第二节点之间的接通状态；

所述输出模块包括第一输出晶体管、第二输出晶体管和第一电容；所述第一输出晶体管的栅极与所述第一节点电连接，所述第一输出晶体管的第一极与所述第一时钟端电连接，所述第一输出晶体管的第二极与信号输出端电连接；所述第二输出晶体管的栅极与所述第二节点电连接，所述第二输出晶体管的第一极与所述第一电平端电连接，所述第二输出晶体管的第二极与所述信号输出端电连接；所述第一电容的第一极板与所述第一节点电连接，所述第一电容的第二极板与所述信号输出端电连接。

2.根据权利要求1所述的移位寄存器，其特征在于，所述节点控制模包括第一控制晶体管、第二控制晶体管和第二电容；

所述第一控制晶体管的栅极与所述第二节点电连接，所述第一控制晶体管的第一极与所述第一电平端电连接，所述第一控制晶体管的第二极与所述第一节点电连接；

所述第二控制晶体管的栅极与所述第一节点电连接，所述第二控制晶体管的第一极与所述第一电平端电连接，所述第二控制晶体管的第二极与所述第二电容的第一极板电连接，所述第二电容的第二极板与所述第一时钟端电连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括输入晶体管；

所述输入晶体管的栅极和第一极均与所述第一信号输入端电连接，所述输入晶体管的第二极与所述第一节点电连接。

4.根据权利要求3所述的移位寄存器，其特征在于，所述复位模块包括复位晶体管；

所述复位晶体管的栅极与所述第二信号输入端电连接，所述复位晶体管的第一极与所述第一电平端电连接，所述复位晶体管的第二极与所述第一节点电连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括输入晶体管；

所述输入晶体管的栅极与所述第一信号输入端电连接，所述输入晶体管的第一极与第一电压端电连接，所述输入晶体管的第二极与所述第一节点电连接。

6.根据权利要求5所述的移位寄存器，其特征在于，所述复位模块包括复位晶体管；

所述复位晶体管的栅极与所述第二信号输入端电连接，所述复位晶体管的第一极与第二电压端电连接，所述复位晶体管的第二极与所述第一节点电连接。

7.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括重置模块；

所述重置模块分别与所述第一节点、所述信号输出端、所述第一电平端和复位信号端电连接；所述重置模块用于响应所述复位信号端的复位信号控制所述第一电平端和所述第一节点之间的接通状态，以及控制所述第一电平端和所述信号输出端之间的接通状态。

8.根据权利要求7所述的移位寄存器，其特征在于，所述重置模块包括第一重置晶体管和第二重置晶体管；

所述第一重置晶体管的栅极与所述复位信号端电连接，所述第一重置晶体管的第一极与所述第一电平端电连接，所述第一重置晶体管的第二极与所述第一节点电连接；

所述第二重置晶体管的栅极与所述复位信号端电连接，所述第二重置晶体管的第一极与所述第一电平端电连接，所述第一重置晶体管的第二极与所述信号输出端电连接。

9.一种显示面板，其特征在于，包括：阵列排布的多个像素电路和N个级联的如权利要求1-8任一项所述的移位寄存器，N为大于2的正整数；

第i个所述移位寄存器的第一信号输入端接收的信号为第i-1个所述移位寄存器的信号输出端输出的信号；第j个所述移位寄存器的第二信号输入端接收的信号为第j+1个所述移位寄存器的信号输出端输出的信号；其中1＜i≤N，1≤j＜N，且i和j均为整数。

10.一种显示装置，其特征在于，包括：权利要求9所述的显示面板。