FR2833396A1 - Affichage a cristaux liquides, ainsi qu'un registre a decalage, un circuit de commande de balayage et un generateur de donnees integres pour un tel affichage - Google Patents
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Abstract
Un panneau d'affichage à cristaux liquides muni d'une matrice de cellules comprend un circuit de commande de balayage et un circuit de génération de données contrôlant les lignes de données de l'affichage.Le circuit de commande de balayage comporte sur un étage (ST1) : un registre à décalage muni d'un tampon de sortie (54) contrôlé par des tensions à des noeuds (QB); un premier contrôleur (50), un deuxième contrôleur (52) et comprend sur un circuit de contrôle de décalage de niveau (LS1) : un troisième contrôleur (58) et une partie de sortie (60).Application aux panneaux d'affichage à cristaux liquides utilisant des transistors à film mince.
Description
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AFFICHAGE A CRISTAUX LIQUIDES AINSI QU'UN REGISTRE
A DECALAGE, UN CIRCUIT DE COMMANDE DE BALAYAGE
ET UN GENERATEUR DE DONNEES INTEGRES DANS UN TEL AFFICHAGE
La présente invention se rapporte à un circuit de registre à décalage, et plus particulièrement à un registre à décalage qui utilise uniquement des transistors à film mince à canal de même type et qui comporte un circuit intogré de décalage de niveau. La présente invention concerne également un circuit de balayage, un 0 générateur de données intégré dans un affichage à cristaux liquides comportant le
registre à décalage.
D'une manière générale, un affichage à cristaux liquides (LCD) affche une image en utilisant un champ électrique pour contrôler la transmittance lumineuse de cristaux liquides. A cette fin, l'affichage à cristaux liquides (LCD) comprend un panneau d'affichage à cristaux liquides comportant des cellules à cristaux liquides agencces selon une matrice, et un circuit de commande qui excite le panneau d'affichage à cristaux liquides. Dans le panneau d'affichage à cristaux liquides, les lignes de porte et les lignes de données sont agencées de façon à se croiser mutuellement, et les cellules à cristaux liquides sont positionnces aux intersections entre les lignes de porte et les lignes de données. Le panneau d'affichage à cristaux liquides est muni d'une électrode de pixcl et d'une électrode commune qui appliquent le champ électrique à chacune des cellules à cristaux liquides. Chaque électrode de pixel est reliée, via les bornes de source et de drain d'un transistor à film mince agissant comme un dispositif de commutation, vers les lignes de données. La
borne de porte du transistor à film mince est relice aux lignes de porte.
Le circuit d'excitation comprend un circuit de commande de porte qui excite les lignes de porte, et un circuit de commande de données qui excite les lignes de donnces. Le circuit de porte applique séquentiellement un segment de balayage aux lignes de porte pour exciter séquentiellement les cellules à cristaux liquides sur le panneau d'affichage à cristaux liquides. Si l'on fournit à l'une quelcouque des lignes de porte un signal de porte, le circuit de commande de donnces applique un signal vidéo aux lignes de données correspondantes parmi les lignes de données. Une image est affichée en appliquant un champ électrique entre l'électrode de pixel et l'électrode commune en correspondance à un signal vidéo pour chacun des cristaux
liquides dans l'affichage à cristaux liquides LCD.
Les transistors à film mince utilisés dans les affichages à cristaux liquides LCD sont classés en types à silicium amorphe et en types à silicium polycristallin, selon \\HtRSCH6\BREYETS\Brevets\20600\20602.doc. t2 décembre 2002 - 1/58
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que la couche semiconductrice dans le transistor est réalisce en silicium amorphe ou
en silicium polycristallin.
La densité de pixels dans les affichages à cristaux liquides LCD utilisant des transistors à film mince du type à silicium amorphe est relativement faible car le silicium amorphe présente une mobilité de charge relativement faible. En outre, l'utilisation d'un transistor à film mince du type à silicium amorphe présente des inconvénients en ce qu'elle conduit à des coûts de fabrication élevés de l'affichage à cristaux liquides LCD du fait que des circuits d' excitation périphériques tels que le circuit de commande de porte et le cTrcuit de commande de données doivent étre o fabriqués séparément et montés ensuite dans le panneau d'affichage à cristaux liquides. Par ailleurs, les affichages à cristaux liquides LCD peuvent être fabriqués à un coût relativement faible en utilisant des transistors à film mince du type à silicium polycristallin. Les transistors à film mince du type à silicium polycristallin présentent une mobilité de charge élevoe et sont en conséquence utilisés pour créer des densités de pixels relativement élevées dans des affichages à cristaux liquides LCD. Les transistors à film mince du type à silicium polycristallin peuvent également étre formés avec des circuits d'excitation périphériques qui sont noyés et montés dans le panneau d'affichage à cristaux liquides. En conséquence, à affichage à cristaux liquides LCD utilisant un transistor à film mince du type à silicium polycristallin sera
utilisé dans l'exposé qui suit.
La figure 1 illustre schématiquement une configuration d'un affichage à cristaux liquides LCD utilisant des transistors à film mince classiques du type
utilisant du silicium polycristallin.
En se référant à la figure 1, l'affichage à cristaux liquides LCD comprend un panneau 10 d'affichage à cristaux liquides muni d'une zone d'affichage d'image 12, de registres de décalage de porte et de données 14 et 16, respectivement, d'un agencement ou matrice de commutation d'échantillon 1S, d'une carte de circuit imprimé PCB 20 comportant une puce de contrôle 22 intégrée avec un circuit de contrôle et un circuit d' excitation de données IC et un agencement ou matrice de décalage de niveau 24 monté dessus, et un film FPC 18 de circuit imprimé flexible reliant le panneau d'affichage 10 à cristaux liquides à la carte à circuit imprimé PCB 20. La zone 12 d'affichage d'image affiche une image à l'aide d'une matrice de cellules LC à cristaux liquides. Chacune des cellules LC à cristaux liquides constitue 3s un dispositif de commutation relié à une intersection entre une ligne de porte GL et une ligne de données DL, qui comporte un transistor à film mince TFT réalisé en silicium polycristallin. Comme le transistor à film mince TFT est réalisé en silicium polycristallin présentant une mobilité de charge élevée (une centaine de fois plus I\HIRSCH6\EREVETS\Brevetsl20600120602.doc - 12 décernbre 2002 - 2/58
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importante que le silicium amorphe), assurant une vitesse de réponse élevée, les
cellules à cristaux liquides LC sont excitées selon une manière à séquence de points.
Les lignes de données DL reçoivent des signaux vidéo en provenance de la matrice
de commutation d'échantillonnage excité par le registre 14 à décalage de donnces.
s Les lignes de porte GL reçoivent des signaux de balayage en provenance du registre
16 de décalage de porte.
Le registre 14 de décalage de données comprend une pluralité d'étages, dont les bornes de sortie sont relices aux commutateurs d'échantillonnage de la matrice de commutation d'échantillonnage, respectivement. Les étages tels qu'ils sont o représentés à la figure 2 sont reliés en cascade et décalent une impulsion de départ de source à partir de la puce de contrôle 22 pour appliquer séquentiellement des signaux
d'échantillonnage aux interrupteurs d'échantillonnage.
De façon plus spécifique, les étages ST1 à STn, représentés sur la figure 2, sont reliés à une ligne d'entrce d'une impulsion de départ SP en cascade, et sont reliés respectivement à trois lignes de fourniture de signaux d'horloge des lignes (C1 à C4) fournissant les signaux d'horloge à quatre phases. Les signaux d'horloge des quatre phases C1 à C4 sont fournis séquentiellement selon un mode à retard de phase par une horloge, comme représenté à la-figure 3. Chacun des étages ST1 à STn décale l'impulsion de départ SP- d'un signal d'horloge à l'aide des trois impulsions d'horloge en provenant des signaux d'horloge C1 à C4 pour les fournir en sortie. Les signaux SO1 à SOn fournis en sortie à partir de chacun des étages ST1 à STn du registre à décalage, sont appliqués comme signaux d'échantillonnage et sont
appliqués comme impulsions de départ de l'étage suivant.
Le registre de décalage de porte 16 comprend une pluralité d'étages, dont les 2s bornes de sortie sont reliées respectivement aux lignes de porte GL. Les étages, tels que représentés à la figure 2, sont reliés en cascade et décalent une impulsion de départ à partir de la puce de contrôle 22 pour appliquer séquentiellement des
impulsions de balayage aux lignes de porte GL.
L'agencement ou matrice 15 de commutation d'échantillonnage comporte une borne de sortie reliée à chacune des lignes de donnces DL et comprend une pluralité de commutateurs d'échantillonnage (non représentés) excités par un signal d'échantillonnage en provenance du registre 14 de décalage de données. Les commutateurs d'échantillonnage échantillonnent séquentiellement les signaux vidéo en provenance de la puce de contrôle 22 en réponse audit signal d'échantillonnage
3s pour les appliquer aux lignes de donnces DL.
De cette façon, la zone 12 d'affichage d'image et le registre 14 de décalage de données, l'agencement ou matrice 15 de commatation d'échantillonnage et le registre 16 de décalage de porte, qui sont inclus dans le panneau 10 d'affchage à cristaux \\HIRSCH6U3REVETS\Brevets\20600\20602.doc - 12 décembre 2002 - 3158
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liquides, sont formés au cours du même processus car on utilise du silicium polycristallin. Dans ce cas, si les transistors TFT à film mince dans le panneau 10 d'affichage à cristaux liquides sont composés uniquement de kansistors du même type, c'est-à-dire des transistors à film mince NMOS ou PMOS, on peut réduire les s frais de fabrication de façon plus importante que lorsque les transistors sont composés de transistors à flm mince du type CMOS. Comme sont inclus à la fois des canaux P et N dans le cas d'utilisation de transistors CMOS à film mince, il est avantageux que la tension d'excitation s'étende sur une large gamme et il est plus facile de réaliser un circuit intégré, cependant, on rencontre l'inconvénient que les 0 coûts de fabrication sont élevés et que la fiabilité est faible car un certain nombre de processus sont nocessaires. De façon correspondante, les panneaux 10 d'affichage à cristaux liquides tendent à être développés en utilisant uniquement des transistors PMOS ou NMOS à film mince qui réduisent le nombre de processus et réduisent en même temps les coûts de fabrication tout en présentant une fiabilité relativement plus importante. Un circuit de contrô le (non représ enté) inclus dans la puce de contrô le 22 émet des données vidéo appliquces de l' extérieur au circuit d' excitation de données IC (non représenté) et fournit des signaux de contrôle d' excitation nocessaires pour le registre 14 à décalage de données etle registre 16-à décalage de porte. Le circuit d'excitation de données IC (non représenté) convertit les données vidéo en provenance du circuit de contrôle (non représenté) en un signal vidéo agissant comme un signal analogique pour l'appliquer, via le film FPC 18, à la matrice 15 de
commutateur d'échantillonnage.
L'agencement ou matrice 24 de décalage de niveau augmente les largeurs de 2s balayage des signaux de contrôle d' excitation (par exemple le signal d'horloge, etc.) fournis en entrée en provenance du circuit de contrôle et les applique au registre 14 de décalage de données et au registre 16 de décalage de porte. Par exemple, la matrice 24 de décalage de niveau permet un signal d'horloge, qui est généré depuis le circuit de contrôle et qui présente une tension de balayage inférieure à 10 V, d'être décalée en niveau, de façon à présenter une largeur de balayage de 10 V ou plus (comprenant une tension négative) et le fournit en sortie. Ceci est dû au fait qu'une impulsion présentant une largeur de balayage de 10 V ou plus doit être fournie afin d'exciter le transistor à film mince formé dans le panneau 10 d'affichage à cristaux liquides. En d'autres termes, si le panneau 10 d'affchage à cristaux liquides comprend des transistors PMOS à film mince, une impulsion d'excitation pour exciter les transistors PMOS à film mince incluse dans la matrice 15 de commutation d'échantillonnage et la zone de pixels 12 est nécessaire pour obtenir une largeur de \U{IRSCH6NBREVETS\Brevets\2060020602.doc -12 décernbre 2002 - 4/58
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balayage de 10 V ou plus dans une direction négative. Afin de fournir une telle impulsion d'excitation, une impulsion présentant une largeur de balayage de 10 V ou plus dans une direction négative doit être appliquce à la porte et aux registres 14 et 16 de décalage de porte et de données comme signal d'horloge. Si le circuit extérieur est mis en _uvre avec une puce de signal telle que la puce de contrôle 22, on peut facilement produire un signal d'horloge présentant une largeur de balayage à l'intérieur des 10 V, mais une tension présentant une largeur de balayage supérieure à 10 V ou avec une valeur négative n'est produite qu'avec difficulté. En d'autres termes, il est difficile d' assurer les caractéristiques du dispositif tout en générant une o tension présentant une largeur de balayage supérieure à 10 V ou une tension négative, et, en conséquence, de fabriquer une carte à circuit imprimé IC sur une seule puce. En conséquence, dans l'art antérieur, la matrice 24 de décalage de niveau utilisoe pour le décalage de niveau d'une impulsion d'excitation de lOV pour présenter une largeur de balayage de 10 V ou plus comprenant une tension négative est mise en _uvre en utilisant une puce séparée montée sur le PCB 20. Cette configuration présente des inconvénients dans le sens qu'un circuit extérieur monté
sur le PCB 20 ne peut étre réalisé de façon compacte qu'avec de grandes difficultés.
En outre, comme un signal d'horloge comprenant des tensions positive et négative et présentant une largeur de balayage de 10 V ou plus doit être appliqué à partir du circuit extérieur au registre 14 de décalage de données et au registre 16 de décalage de porte du panneau 10 d'affichage à cristaux liquides, on rencontre le problème
d'une plus grande consommation de puissance.
En conséquence, la présente invention concerne un registre à décalage qui utilise uniquement un transistor à film mince du même type de canal et qui présente
un circuit intégré de décalage de niveau.
Un avantage de la présente invention consiste à proposer un registre à décalage qui utilise uniquement un transistor à film mince du même type de canal et qui comporte un circuit intégré de décalage de niveau, qui peut diminuer le niveau de
tension minimale d'un signal d'entrée.
Un autre avantage de la présente invention consiste à proposer un registre à
décalage muni d'un circuit intogré de décalage de niveau.
Un autre avantage encore de la présente invention consiste à proposer un circuit d' excitation de données comprenant un registre à décalage muni d 'un circuit
intogré de décalage de niveau.
Un autre avantage encore de la présente invention consiste à proposer un affichage à cristaux liquides comprenant un registre à décalage muni d'un circuit
intogré de décalage de niveau.
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Afin d'obtenir ces avantages de l'invention ainsi que d'autres, un registre à décalage muni d'un circuit intogré de décalage de niveau selon la présente invention comporte une pluralité d'étages reliés en cascade pour décaler une impulsion de départ fournie en entrée, via une borne d'entrée et pour fournir en sortie essentiellement l'impulsion décalée; et une pluralité de circuits de décalage de niveau pour le décalage d'un niveau de tension de l'impulsion décalée appliquce à
partir de chacun des étages pour la fournir en sortie.
Un circuit de commande de balayage pour appliquer une impulsion de balayage à des lignes de balayage d'un panneau d'affichage selon la présente o invention comporte un registre à décalage qui comprend une pluralité d'étages reliés en cascade pour décaler une impulsion de départ fournie en entrce par une borne d'entrce et pour fournir séquentiellement en sortie l'impulsion décalée; et une pluralité de circuits de décalage de niveau pour décaler le niveau d'un niveau de tension de l'impulsion décalée appliquée à partir de chacun des étages et pour la fournir en sortie comme impulsion de balayage. Un circuit de commande de donnces pour appliquer un signal vidéo à des lignes de données d'un panneau d'affichage selon la présente invention comporte un agencement ou matrice de commatation d'échantillonnage pour échantillonner et fournir en sortie le signal vidéo en réponse à un signal d'échantillonnage d'entrce; et un registre à décalage qui comprend: une pluralité d'étages reliés en cascade pour décaler une impulsion de départ fournie en entrée via une borne d'entrce et pour fournir séquentiellement en sortie l'impulsion décalée; et une pluralité de circuits de décalage de niveau pour décaler le niveau d'un niveau de tension de l'impulsion décalée appliquée à partir de chacun des étages et la fournir en sortie comme signal
d'échantillonnage.
Un affichage à cristaux liquides selon la présente invention comprend un panneau d'affichage à cristaux liquides comprenant une matrice de cellules à cristaux liquides pour afficher une image; un circuit de commande de balayage pour appliquer une impulsion de balayage à des lignes de balayage du panneau d'affichage à cristaux liquides; et un circuit de commande de donnces pour appliquer un signal vidéo à des lignes de données du panneau d'affichage à cristaux liquides. Le circuit de commande de balayage comporte ici un premier registre à balayage comprenant: une pluralité de premiers étages reliés en cascade pour décaler une impulsion de départ fournie en entrée par une borne d'entrée et pour fournir séquentiellement en sortie l'impulsion décalée; et une pluralité de premiers circuits de décalage de niveau pour décaler le niveau d'un niveau de tension de l'impulsion décalée appliquée à partir de chacun des premiers étages et la fournir en sortie comme impulsion de balayage. Le circuit de commande de données comporte un \\HIRSCH6\BREVETS\Brevets\20600\20602.doc - 12 décembre 2002 - 6/58
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agencement ou matrice de commutation d'échantillonnage pour échantillonner et fournir en sortie le signal vidéo en réponse à un signal d'échantillonnage d'entrée, et un deuxième registre à décalage comprenant: une pluralité de deuxièmes étages reliés en cascade pour décaler une impulsion d'entrée fournie en entrée par une borne d'entrée et pour fournir séquentiellement en sortie 1'impulsion décalée; et une pluralité de circuits de décalage de deuxième niveau pour décaler le niveau d'un niveau de tension de l'impulsion décalée appliquée à partir de chacun des deuxièmes
étages et la fournir en sortie comme signal d'échantillonnage.
Les registres à décalage sont composés de transistors à film mince comprenant
o des canaux d'un seul et même type.
Les registres à décalage sont en particulier composés de transistors en film mince comprenant uniquement le canal P. Les registres à décalage abaissent le niveau de la tension minimale de
l'impulsion décalée jusqu'à une tension négative et la fournit en sortie.
Chacun des premiers étages et des deuxièmes étages comprend un tampon de sortie pour sélectionner et fournir en sortie soit un premier signal d'horloge soit une première tension d'alimentation en correspondance avec les tensions d'un premier n_ud et d'un deuxième n_ud; un premier contrôleur pour contrôler le premier n_ud en correspondance avec l'impulsion de départ; et un deuxième contrôleur pour contrôler le deuxième n_ud en correspondance- à l'impulsion de départ et un deuxième signal d'horloge. Le premier contrôleur comporte un premier transistor présentant un circuit de conduction ou passant entre l'impulsion de départ et le premier n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en
correspondance à l'impulsion de départ.
Le premier contrôleur comporte en outre un deuxième transistor muni d'un circuit de conduction ou passant entre une borne de sortie du premier transistor et le premier n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en
correspondance à un troisième signal d'horloge.
Le premier contrôleur comprend en outre un troisième transistor présentant un circuit de conduction entre le premier n_ud et une ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de
conduction en correspondance à la tension du deuxième n_ud.
Le deuxième contrôleur comporte un quatrième transistor présentant un circuit de conduction entre une ligne d'entrce d'une deuxième tension d'alimentation et le deuxième n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge; et un cinquième transistor présentant un circuit de conduction entre le deuxième n_ud et la ligne d'entrée de la première \\HIRSCH6\BREVETSU3revas\2060020602.doc -]2 dêcembre 2002 - 7/58
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tension d'alimentation et une électrode de contr81e qui contrôle le circuit de
conduction en correspondance à l'impulsion de départ.
Le tampon de sortie comprend un sixième transistor présentant un circuit de conduction entre une ligne d'entrée du premier signal d'horloge et une ligne de sortie d'étage, et une électrode de contr81e qui conk81e le circuit de conduction en correspondance à la tension du premier n_ud; et un septième transistor présentant un circuit de conduction enke la ligne de sortie de l'étage et une ligne d'entrée de la première tension d'alimentation et une éleckrode de contrôle qui contr81e le circuit de
conduction en correspondance à la tension du deuxième n_ud.
lo Le tampon de sortie comporte en outre un premier condensateur relié entre l'électrode de contrôle et le sixTème transistor et la ligne de sortie de l'étage pour
l'amorçage d'une tension de l'électrode de contrôle.
Chacun des circuits de décalage de niveau comporte une partie de sortie pour sélectionner et fournir en sortie soit la première tension d'alimentation soit une koisième tension d'alimentation en correspondance à une tension sur le koisième n_ud; et un troisième contrôleur pour conkôler le troisième n_ud en
correspondance à un quatrième signal d'horloge et au premier n_ud.
- Le troisième contr81eur comprend un huitième transistor présentant un circuit de conduction entre le troisième n_ud et une ligne de sortie du circuit à décalage de niveau, et une électrode de contrôle qui conk81e le circuit de conduction en correspondance au quatrième signal d'horloge; et un neuvième transistor présentant un circuit de conduction enke une ligne d'entrée de la troisième tension d'alimentation et le troisième n_ud, et une électrode de contrôle qui conkôle le
circuit de conduction en correspondance à la tension du koisième n_ud.
La partie de sortie comporte un dixième transistor présentant un circuit de conduction entre la ligne d'enkée de la koisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau et une éleckode de conkôle qui contrôle le circuit de conduction en correspondance à la tension du koisième n_ud; et un ouzième kransistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'enkée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en
correspondance au quakième signal d'horloge.
Le circuit de décalage de niveau comporte en outre un douzième transistor présentant un circuit de conduction enke la ligne de sortie du circuit de décalage de niveau et la ligne d'entrce de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud afin d'empêcher la tension de sortie de la ligne de sortie du circuit de
décalage de niveau d'êke soumise à une distorsion par un bruit extérieur.
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Le circuit de décalage de niveau comporte en outre un treizième transistor présentant un circuit de conduction entre le troisième n_ud et le circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud afm d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un courant de fuite du dixième transistor lorsque le troisième n_ud est dans un
état flottant.
Le circuit de décalage de niveau comprend en outre un quatorzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de o niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au troisième signal d'horloge afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion lorsque le dixième transistor est passant, ce qui est provoqué par le fait que le neuvième transistor est rendu passant en correspondance à la tension au premier n_ud dans un intervalle lorsque
l'impulsion de départ est fournie en entrée.
Le circuit de décalage de niveau comprend en outre un quinzième transistor présentant un circuit de conduction entre la ligne d'entrée de la troisième tension de la ligne d'alimentation et une ligne de sortie du neuvième transistor, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la troisième tension afn d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion du fait d'un courant de ffiite du
neuvième transistor.
La partie de sortie comprend en outre un deuxième condensateur relié entre l'électrode de contrôle du dixième transistor et la ligne de sortie du circuit de
décalage de niveau pour l'amorçage de la tension de l'électrode de contrôle.
C'est la troisième tension d'alimentation qui présente le niveau de tension le plus élevé, suivi de la deuxième tension d'alimentation et la première tension
d'alimentation présente le niveau de tension le plus faible.
Les premier à quatrième signaux d'horloge présentent des phases retardées par un signal d'horloge dans l'ordre du 1er du 4ième du 2ième et du 3ième signal dhorloge
et le troisième signal d'horloge présente la même phase que l'impulsion de départ.
Le troisième contrôleur comprend: un huitième transistor présentant un circuit de conduction entre le troisième n_ud et une ligne de sortie du circuit de décalage de 3s niveau, et une électrode de contr81e qui contr81e le circuit de conduction en correspondance au deuxième signal d'horloge; et un neuvième transistor présentant un circuit de conduction entre une ligne d'entrée de la troisième tension d'alimentation et le troisième neud, et une électrode de contr81e qui contrôle le \\HIRSCH6\EtREVETS\Brevets\20600\20602.doc -12 décembre 2002 - 9/58
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circuit de conduction en correspondance à la tension au premier n_ud, et la partie de sortie comprend: un dixième transistor présentant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction s en correspondance à la tension du troisième n_ud; et un onzième transistor présentant un circuit de conduction entre la ligne de sortie du décalage de niveau et la ligne d'entrée de la première tension d'alimentation, etune électrode de contrôle qui
contrôle le circuit de conduction en correspondance au deuxième signal d'horloge.
Une impulsion de sortie en provenance du circuit de décalage de niveau o recouvre partiellement une impulsion de sortie du précédent circuit de décalage de mveau. Un transistor à film mince qui est inclus dans le panneau d'affichage à cristaux liquides, le circuit de commande de balayage et le circuit de commande de données, comporte du silicium polycristallin utilisé pour une couche semiconductrice, et le circuit de commande de balayage ainsi que le circuit de commande de données sont
intégrés dans le panneau d'affichage à cristaux liquides.
La présente invention concerne également un registre à décalage muni d'un organe intégré de décalage de niveau comprenant: une pluralité d'étages reliés en -cascade pour décaler une impulsion de départ fournie en entrée via une borne d'entrée et pour fournir séquentiellement en sortie l'impulsion décalée; et une pluralité de circuits de décalage de niveau pour décaler le niveau d'un niveau de tension de l'impulsion décalée appliquée à partir de chacun des étages et pour la fournir en sortie. Les étages et les circuits de décalage de niveau comportent des transistors à film mince présentant uniquement le même type de canal. Les étages et 2s le circuit de décalage de niveau comportent de préférence des transistors à film mince présentant uniquement le canal de type P. Le circuit de décalage de niveau décale le niveau de tension minimale de l'impulsion décalée vers une tension négative et la fournit en sortie. Chacun des étages comprend: un tampon de sortie pour sélectionner et fournir en sortie soit un premier signal d'horloge soit une première tension d' alimentation en correspondance aux tensions d' un premier neud et d'un deuxième n_ud; un premier contrôleur pour contrôler le premier nceud en correspondance avec l'impulsion de départ, et un deuxième contrôleur pour contrôler le deuxième n_ud en correspondance à l'impulsion de départ et un deuxième signal d'horloge. 3s Le premier contrôleur comprend: un premier transistor présentant un circuit de conduction entre l'impulsion de départ et le premier nceud, et une électrode de commande qui contrôle le circuit de conduction en correspondance à l'impulsion de départ. Le premier contrôleur comprend en outre: un deuxième transistor présentant \\HIRSCH6\BREVETS\Brevets\2060020602.doc- 12décerbre2002- 10/58 un circuit de conduction entre une borne de sortie du premier transistor et le premier n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à un troisième signal d'horloge. Le premier contrôleur comprend en outre: un troisième transistor présentant un circuit de conduction pour le premier s n_ud et une ligne d' entrée de la première tension d' alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud. Le deuxième contrôleur comprend: un quatrième transistor présentant un circuit de conduction entre une ligne d'entrée d'une deuxième tension d'alimentation et le deuxième n_ud et une électrode de contrôle qui contrôle le o circuit de conduction en correspondance au deuxième signal d'horloge; et un cinquième transistor présentant un circuit de conduction entre le deuxième n_ud et la ligne d' entrée de la première tension d' alimentation, et une électrode de contrôle qui
contrôle le circuit de conduction en correspondance à l'impulsion de départ.
Le tampon de sortie comprend un sixième transistor présentant un circuit de conduction entre une ligne d'entrée du premier signal d'horloge et une ligne de sortie de l'étage, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du premier n_ud; et un septième transistor présentant un circuit de conduction entre la ligne de sortie de l'étage et une ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du-deuxième n_ud. Le tampon de sortie comporte en outre un premier condensateur relié entre l'électrode de contrôle du sixième transistor et la ligne de sortie de l'étage pour amorcer la tension de l'électrode de contrôle. A chacun des circuits de décalage de niveau comprend: une partie de sortie pour sélectionner et fournir en sortie soit la première tension d'alimentation soit une troisième tension d'alimentation en correspondance à la tension d'un troisième n_ud; et un troisième contrôleur pour contrôler le troisième
n_ud en correspondance à un quatrième signal de tension et au premier n_ud.
Le troisième contrôleur comprend: un huitième transistor présentant un circuit de conduction entre le troisième n_ud et une ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au quatrième signal d'horloge; et un neuvième transistor présentant un circuit de conduction entre une ligne d'entrée de la troisième tension d'alimentation et le troisième n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du premier n_ud. La partie de sortie comprend: un dixième transistor présentant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du troisième n_ud; et un onzième transistor \\HIRSCH6\BREVETS\Breve\20600\20602.doc -]2 décembre 2002 - I 1/5B i2 2833396 présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au quatrième signal d'horloge. Le circuit de décalage de niveau comprend en outre: un douzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contr81e qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud afin d'empêcher la tension de sortie de la ligne de sortie du circuit de o décalage de niveau d'être soumise à une distorsion par le bruit extérieur. Le circuit de décalage de niveau comporte en outre: un treizième transistor présentant un circuit de conduction enke le troisième n_ud et le circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un courant de
fuite du dixième transistor lorsque le troisième n_ud est dans un état flottant.
- Le circuit de décalage de niveau comporte en outre: un quatorzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au troisième signal d'horloge afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion du fait que le dixième transistor est rendu passant, ce qui est provoqué par le fait que le neuvième transistor est rendu passant en correspondance à la tension du premier n_ud dans un intervalle lorsque l'impulsion de départ est fournie en entrée. Le circuit de décalage de niveau comporte en outre: un quinzième transistor présentant un circuit de conduction entre la ligne d'entrce de la troisième tension d'alimentation et une ligne d'entrée du neuvième transistor, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la troisième tension d' alimentation afin d' empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une
distorsion par un courant de fuite du neuvième transistor.
La partie de sortie comporte en outre: un deuxième condensateur relié entre l'électrode de contrôle du dixième transistor et la ligne de sortie du circuit de décalage de niveau pour l'amorçage de la tension de l'électrode de contr81e. C'est la troisième tension d'alimentation qui présente la tension la plus élevée, ensuite la deuxième tension d'alimentation et la première tension d'alimentation présente le
niveau de tension le plus faible.
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Les premier à quatrième signaux d'horloge ont leurs phases retardées par un signal d'horloge dans l'ordre des premier, quatrième, deuxième, troisième signaux d'horloge et le troisième signal d'horloge présente la même phase que l'impulsion de départ. Le troisième contrôleur comprend: un huitième transistor présentant un circuit de conduction entre le troisième n_ud et une ligne de sortie du circuit de décalage de niveau et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge; et un neuvième transistor présentant un circuit de conduction entre une ligne d'entrée de la troisième tension d'alimentation et le troisième n_ud, et une électrode de contrôle qui contrôle le lo circuit de conduction en correspondance à la tension du premier n_ud, et la partie de sortie comprend: un dixième transistor présentant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contr81e le circuit de conduction en correspondance à la tension du troisième n_ud; et un onzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en- correspondance au deuxième signal d'horloge. L'impulsion de sortie du circuit de décalage de niveau recouvre
partiellement une impulsion de sortie du précédent circuit de décalage de niveau.
L' invention concerne également un circuit de commande de balayage pour appliquer une impulsion de balayage à des lignes de balayage d'un panneau d'affichage, comprenant un registre à décalage qui comprend: une pluralité d'étages reliés en cascade pour décaler une impulsion de départ fournie en entrée à une borne d'entrée et fournissant séquentiellement en sortie l'impulsion décalée; et une pluralité de circuits de décalage de niveau pour décaler en niveau un niveau de tension de l'impulsion décalée appliquée à partir de chacun des étages et la fournir en sortie comme impulsion de balayage. Le registre à décalage comprend des transistors à film mince d'un seul et même type de canal. Le registre à décalage comprend notamment des transistors à film mince à un seul canal de type P. Le circuit de décalage de niveau décale le niveau de tension minimale de l'impulsion décalée vers une tension négative et la fournit en entrée. Chacun des étages comprend: un tampon de sortie pour sélectionner et fournir en sortie soit un premier signal d'horloge soit une première tension d'alimentation en correspondance aux tensions d'un premier mode et d'un deuxième mode; un premier contrôleur pour contrôler le premier n_ud en correspondance à 1'impulsion de départ; et un deuxième contrôleur pour contrôler le deuxième n_ud en correspondance à
l'impulsion de départ et à un deuxième signal d'horloge.
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Le premier contrôleur comprend: un premier transistor présentant un circuit de conduction entre l'impulsion de départ et le premier n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à l'impulsion de départ. Le premier contr81eur comprend en outre: un deuxième transistor présentant un circuit de conduction entre une borne de sortie du premier transistor et le premier n_ud et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à un deuxième signal d'horloge. Le premier contrôleur comprend en outre: un troisième transistor présentant un circuit de conduction entre le premier n_ud et une ligne d'entrée de la première tension d'alimentation, et une électrode de o contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud. Le deuxième contrôleur comprend: un quatrième transistor présentant un circuit de conduction entre une ligne d'entrée d'une deuxième tension d'alimentation et le deuxième n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge; et un cinquième kansistor présentant un circuit de conduction entre le deuxième n_ud et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui
contrôle le circuit de conduction en correspondance à l'impulsion de départ.
Le tampon de sortie comprend-: un sixième transistor présentant un circuit de - conduction entre une ligne d'entrée du premier signal d'horloge et une ligne de sortie de l'étage, et une électrode de contrôle qui-contrôle le circuit de conduction en correspondance à la tension du premier n_ud; et un septième transistor présentant un circuit de conduction entre la ligne de sortie de l'étape et une ligne d'entrce de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud. Le tampon de sortie comprend en outre: un premier condensateur connocté entre l'électrode de contrôle du sixième transistor et la ligne de sortie de l'étage pour amorcer la tension
de l'électrode de contrôle.
Chacun des circuits de décalage de niveau comprend: une partie de sortie pour sélectionner et fournir en sortie soit la première tension d'alimentation soit une troisième tension d'alimentation en correspondance à la tension du troisième n_ud; et un troisième contrôleur pour contrôler le troisième n_ud en correspondance à un quatrième signal d'horloge et au premier n_ud. Le troisième contrôleur comprend: un huitième transistor présentant un circuit de conduction entre le troisième n_ud et une ligne de sortie du circuit de décalage de niveau, et l'électrode de contrôle qui 3s contrôle le circuit de conduction en correspondance au quatrième signal d'horloge; et un neuvième transistor présentant un circuit de conduction entre une ligne d'entrce de la troisième tension d'alimentation et le troisième n_ud, et une électrode de \\HlRSCH6\BRÉVETS\Brevets\20600\20602. doc -1 2 décembre 2002 -1 4/58
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contrôle qui contrôle le circuit de conduction en correspondance à la tension du
premier n_ud.
La partie de sortie comprend un disième transistor comportant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du troisième n_ud; et un onzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en
lo correspondance au quatrième signal d'horloge.
Le circuit de décalage de niveau comprend en outre: un douzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un bruit extérieur. Le circuit de décalage de niveau comprend en outre: un treizième transistor présentant un circuit de conduction entre le troisième n_ud et le circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un courant de
ffiite du dixième transistor lorsque le troisième n_ud est dans un état flottant.
Le circuit de décalage de niveau comprend en outre: un quatorzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au troisième signal d'horloge afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion du fait que le dixième transistor est rendu passant, ce qui est provoqué par le fait que le neuvième transistor est rendu passant en correspondance à la tension du premier n_ud dans un intervalle lorsque
l'impulsion de départ est fournie en entrée.
Le circuit de décalage de niveau comprend en outre: un quinzième transistor présentant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et une ligne d'entrée du neuvième transistor, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la troisième tension d'alimentation afin d'empécher la tension de sortie de la ligne de sortie du circuit de décalage de niveau soumise à une distorsion par le courant de fuite du
neuvième transistor.
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La partie de sortie comprend en outre: un deuxième condensateur connecté entre l'électrode de contrôle du dixième transistor et la ligne de sortie du circuit de décalage de niveau pour amorcer la tension de l'électrode de contr81e. C'est la troisième d'alimentation qui présente le niveau de tension le plus élevé, la première s tension d'alimentation présentant le niveau de tension le plus faible et la deuxième tension d'alimentation étant comprise entre les troisième et première tensions d'alimentation. Les phases des premier à quatrième signaux d'horloge sont retardées par un signal d'horloge dans l'ordre du premier, du quatrième, du deuxième et du troisième o signal d'horloge, et le troisième signal d'horloge présente la même phase que
l'impulsion de démarrage.
Le troisième contrôleur comprend un huitième transistor présentant un circuit de conduction entre le troisième neud et une ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le cTrcuit de conduction en 1S correspondance au deuxième signal d'horloge; et un neuvième transistor présentant un circuit de conduction entre une ligne d'entrée de la troisième tension d'alimentation et le troisième n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du premier nceud, et la partie de sortie comprend: un dixième transistor présentant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du troisième n_ud; et un onzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de 2s contr81e qui contr81e le circuit de conduction en correspondance au deuxième signal d'horloge. Le circuit de décalage de niveau recouvre partiellement une impulsion de sortie
du circuit de décalage de niveau précédent.
L'invention concerne également un générateur de donnces pour appliquer un signal vidéo à des lignes de données d'un panneau d'affichage, comprenant: un agencement ou matrice de commutation d'échantillonnage pour échantillonner et fournir en sortie le signal vidéo en réponse à un signal d'entrce d'échantillonnage; et un registre à décalage qui comprend une pluralité d'étages reliés en cascade pour décaler une impulsion de départ fournie en entrée par une borne d'entrce et pour 3s fournir séquentiellement en sortie l'impulsion décalée; et une pluralité de circuits de décalage de niveau pour décaler en niveau le niveau de tension de l'impulsion décalée appliquée à partir de chacun des étages et pour la fournir en sortie du signal d'échantillonnage. Le registre à décalage comprend des transistors à film mince \\HIRSCH6\BREVETS\BreYets\20600\20602.doc - t2 décembre 2002 - 16/58
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présentant uniquement le même type de canal. Le registre à décalage comprend de préférence des transistors à film mince présentant uniquement le canal de type P. Le regiske à décalage décale le niveau d' impulsion minimal de l' impulsion décalée vers
une tension négative et la fournit en sortie.
s Chacun des étages comprend: un tampon de sortie pour sélectionner et fournir en sortie soit un premier signal d'horloge soit une première tension d'alimentation en correspondance aux tensions d'un premier noeud et d'un deuxième n_ud; un premier contrôleur pour contrôler un premier n_ud en correspondance à l'impulsion de tension; et un deuxième contrôleur pour contrôler le deuxième n_ud en
o correspondance à l'impulsion de sortie et à un deuxième signal d'horloge.
Le premier contrôleur comprend: un premier transistor présentant un circuit de conduction entre l'impulsion de départ et le premier n_ud et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à l'impulsion de départ. Le premier contrôleur comprend en outre: un deuxième transistor présentant un circuit de conduction enke la borne de sortie du premier transistor et le premier n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à un troisème signal d'horloge. Le premier contrôleur comprend en outre: un troisième kansistor présentant un circuit de conduction entre le premier n_ud et une ligne d'entrée de la première tension d'alimentation, et une éleckode de 2G contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud. Le deuxième contrôleur comprend: un quatrième transistor présentant un circuit de conduction entre une ligne d'entrée d'une deuxième tension d'alimentation et le deuxième n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge; et un cinquième transistor présentant un circuit de conduction enke le deuxième n_ud et la ligne d' entrée de la première tension d' alimentation et une électrode de contrôle qui
contrôle le circuit de conduction en correspondancé à l'impulsion de départ.
Le tampon de sortie comprend: un sixième transistor présentant un circuit de conduction entre une ligne d'entrée du premier signal d'horloge et une ligne de sortie d'étage, et une électrode de conkôle qui contrôle le circuit de conduction en correspondance à la tension du premier n_ud; et un septième transistor présentant un circuit de conduction entre la ligne de sortie de l'étage et la ligne d'entrce de la première tension d'alimentation, et une éleckode de contrôle qui conkôle le circuit de conduction en correspondance à la tension du deuxième n_ud. Le tampon de sortie comprend en outre un premier condensateur connecté entre l'électrode de conkôle du septième kansistor et la ligne de sortie de l'étage pour amorcer la tension
de l'électrode de contrôle.
\\HIRSCH6\BREVETS\Brevets\20600\20602.doc- 12décembre2002- 17/58 l 2333396 Chacun des circuits de décalage de niveau comprend: une partie de sortie pour sélectionner et fournir en sortie soit la première tension d'alimentation soit une troisième tension d'alimentation en correspondance à la tension d'un troisième n_ud; et un troisième contrôleur pour contrôler le troisième n_ud en s correspondance à un quatrième signal d'horloge et au premier n_ud. Le troisième contrôleur comprend: un huitième transistor présentant un circuit de conduction entre le troisième n_ud et une ligne de sortie du circuit de décalage de niveau et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au quatrième signal d'horloge; et un neuvième transistor présentant un circuit de lo conduction entre la ligne d'entrce de la troisième tension d'alimentation et le troisième n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en fonction de la tension du premier n_ud. La partie de sortie comprend: un dixième transistor présentant un circuit de conduction entre la ligne d'entrce de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du troisième n_ud; et un ouzième- transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne dentrée de la première tension d'alimentation, et une électrode de contrôle qui
- contrôle-le circuit de conduction en correspondance au quatrième signal d'horloge.
2G Le circuit de décalage de niveau comprend en outre: un douzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un bruit extérieur. Le circuit de décalage de niveau comprend en outre: un treizième transistor présentant un circuit de conduction entre le troisième n_ud et le circuit de décalage de niveau et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un courant de
fuit du dixième transistor lorsque le troisième n_ud est dans un état flottant.
Le circuit de décalage de niveau comprend en outre: un quatorzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au troisième signal d'horloge afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion du fait que le dixième transistor est passant, ce qui est provoqué par le fait que le neuvième transistor est passant en \\HIRSC}16\BREVETS\Brevets\20600\20602.doc - l2 décembre 2002 -18158
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correspondance à la tension du premier n_ud dans un intervalle lorsque l'impulsion de départ est fournie en entrée. Le circuit de décalage de niveau comprend en outre: un quinzième transistor présentant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et une ligne d'entrée du neuvième transistor, et une électrode de contrôlequi contrôle le circuit de conduction en correspondance à la troisième tension d'alimentation afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par le courant
de fuite du neuvième transistor.
La partie de sortie comprend en outre: un deuxième condensateur connecté o entre l'électrode de contrôle du dixième transistor et la ligne de sortie du circuit de
décalage de niveau pour amorcer la tension de l'électrode de contrôle.
La troisième tension d'alimentation présente le niveau de tension le plus élevé, la première tension d'alimentation présente le niveau de tension le plus faible et la deuxième tension d'alimentation est situce entre les troisième et première tensions d'alimentation. Les phases des premier à quatrième signaux d'horloge sont retardées d'un signal d'horloge dans l'ordre du premier, quatrième, deuxième, troisième signal d'horloge, et le troisième signal d'horloge présente la même phase que l'impulsion
de départ.
-- Le troisième contrôleur comprend: un huitième transistor présentant un circuit de conduction entre le troisième n_ud et une ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge; un neuvième transistor présentant un circuit de conduction entre une ligne d'entrée de la troisième tension d'alimentation et le troisième n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du premier n_ud, et la partie de sortie comprend: un dixième transistor présentant un circuit de conduction entre une ligne d'entrée de la troisième tension d'alimentation et le troisième n_ud, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du premier n_ud, et la partie de sortie comprend: un dixième transistor présentant un circuit de conduction entre la ligne d'entrce de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du troisième n_ud; et un onzième transistor présentant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge. Une impulsion de sortie du première circuit de décalage de niveau recouvre partiellement une impulsion de sortie du
précédent circuit de décalage de niveau.
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On comprendra que la description générale qui précède et la description
détaillée qui suit sont données à titre d' exemple et d' explication et ne sont pas
considérées comme limitant la portée de la présente invention.
D'autres buts, avantages et caractéristiques de l'invention appara^tront à la
lecture de la description de divers modes de réalisation de l'invention faite à titre non
limitatif et en regard du dessin annexé dans lequel: - la figure 1 représente schématiquement sous la forme d'un schéma à blocs une configuration d'un affchage à cristaux liquides de l'art antérieur utilisant du silicium polycristallin; 0 - la figure 2 représente un détail sous forme d'un schéma à blocs du registre à décalage représenté sur la figure 1; - la figure 3 représente des formes d'onde d'entrée et de sortie du registre à décalage représenté sur la figure 2; - la figure 4 est un schéma à blocs représentant une configuration d'un registre à décalage muni d'un circuit de décalage de niveau selon un mode de réalisation de
la présente invention; -
- les figures SA à 5C illustrent les formes d'onde d'entrce et de sortie du registre à décalage représenté sur la figure 4; - la figure 6 représente un circuit en détail d'un registre à décalage muni d'un circuit de décalage de niveau selon le premier mode de réalisation de la présente invention; - la figure 7 illustre les formes d'onde d'entrée et de sortie du registre à décalage représenté sur la figure 6; - la figure 8 illustre le circuit détaillé d'un registre à décalage muni d'un circuit de décalage de niveau selon un deuxième mode de réalisation de la présente invention, - la figure 9 illustre les formes d'onde d'entrée et de sortie du registre à décalage représenté sur la figure 8; - la figure 10 illustre schématiquement un circuit détaillé d'un registre à décalage muni d'un circuit de décalage de niveau selon un troisième mode de réalisation de la présente invention; et - la figure 11 est un schéma à blocs représentant une configuration d'un affichage à cristaux liquides du type à silicium polycristallin comprenant un registre à décalage muni d'un circuit de décalage de niveau selon un mode de réalisation de
3s la présente invention.
On va maintenant faire référence en détails aux modes de réalisation de la
présente invention dont les exemples sont illustrés sur les figures du dessin annexé.
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En se rétérant à la figure 4, on a représenté un schéma à blocs d'un registre à décalage muni d'un circuit intégré de décalage de niveau selon un mode de
réalisation de la présente invention.
Le registre à décalage muni du circuit intégré de décalage de niveau comporte une matrice 32 d'étage de décalage se composant de n étages de décalage ST1 à STn reliés à une ligne d'entrée d'une impulsion de départ SP en cascade et une matrice 34 de circuit de décalage de niveau se composant des circuits de décalage de niveau LS1
à LSn reliés à chaque borne de sortie des étages ST1 à STn.
Dans la matrice 32 du registre à décalage, l'impulsion de départ SP est fournie o en entrée au premier étage ST1, et les signaux de sortie de chacun des étages précédents sont fournis en entrée au deuxième à nièmeS étages ST2 à STn, respectivement. Les étages ST1 à STn reçoivent trois signaux d'horloge des premier à quatrième signaux d'horloge C1 à C4. Chacun des premier à quatrième signaux d'horloge C1 à C4 comporte une phase retardée séquentiellement comrne représenté sur la figure 5A. Les étages ST1 à STn décalent l'impulsion de départ SP à l'aide des trois signaux d'horloge reçus pour fournir séquentiellement en sortie des signaux de décalage SO1, S02,... SOn comme représenté sur la figure 5B. Dans ce cas, les étages ST1 à STn fournissent en sortie les signaux de sortie SO1, S02,... SOn présentant une tension de balayage de 10 V ou moins à l'aide des signaux d'horloge - 20 d'entrce C1 à C4 et de l'impulsion de démarrage SP. Chacun des signaux d'horloge reçus présente également une tension de balayage de 10 V. Chacun des signaux de décalage de niveau LS1 à LSn reçoit un signal d'horloge restant parmi les quatre signaux d'horloge C1 à C4, comrne présenté à la figure 4. Les circuits de décalage de niveau LS1 à LSn décalent le niveau des signaux de décalage SO1, S02,..., SOn 2s fournis en sortie à partir des étages ST1 à STn vers les signaux de sortie LO1, L02,
LOn comme représenté sur la figure 5C. Les signaux de sortie LO1, L02,...
LOn présentent une tension de balayage de 10 V ou plus. En particulier, les circuits de décalage de niveau LS 1 à LSn abaissent le niveau (ou produisent un décalage vers un niveau de tension négative) de la tension minimale des signaux de décalage SO1, S02,..., SOn fournis en sortie à partir des étages ST1 à STn vers une tension
négative, et ensuite fournissent en sortie les niveaux de tension modifiés.
présentant une tension de balayage de 10 V ou moins à l'aide des signaux d'horloge d'entrce C1 à C4 et de l'impulsion de démarrage SP. Chacun des signaux d'horloge reçus présente également une tension de balayage de 10 V. Chacun des 3s signaux de décalage de niveau LS1 à LSn reçoit un signal d'horloge restant parrni les quatre signaux d'horloge C1 à C4, comme présenté à la figure 4. Les circuits de décalage de niveau LS1 à LSn décalent le niveau des signaux de décalage SO1, S02, SOn fournis en sortie à partir des étages ST1 à STn vers les signaux de sortie I\HIRSCH6\BREVETS\Brevets\20600\20602.doc - 12 décerrbre 2002 - 21/58
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LO1, L02,..., LOn comme représenté sur la figure 5C. Les signaux de sortie LO1, L02,... LOn présentent une tension de balayage de 10 V ou plus. En particulier, les circuits de décalage de niveau LS1 à LSn abaissent le niveau (ou produisent un décalage vers un niveau de tension négative) de la tension minimale des signaux de s décalage SO1, S02,..., SOn fournis en sortie à partir des étages ST1 à STn vers une
tension négative, et ensuite fournissent en sortie les niveaux de tension modifiés.
Les signaux émis en sortie LO1, L02,...., LOn du registre à décalage avec un circuit de décalage de niveau sont utilisés comme impulsions de balayage appliquées à partir d'un circuit de balayage (porte) vers les lignes de balayage (porte), pour o exciter séquentiellement les lignes de balayage (porte) d'un panneau d'affichage. On utilise également les signaux émis en sortie LO1, L02,... LOn à partir du registre à décalage avec un circuit intégré de décalage de niveau, comme signaux d'échantillonnage appliqués aux interrapteurs d'échantillonnage à partir du circuit de fourniture de données pour échantillonner des signaux vidéo et les fournir aux lignes de donnces du panneau d'affichage. La figure 6 représente une configuration détaillée de circuit des premier et
deuxième étages ST1 et ST2 et des premier et deuxième circuits de décalage de-
niveau LS 1 et LS2 représentés à la figure 4.
- En se référant à la figure 6, le premier étage ST1 comporte un premier contrôleur 50 contrôlant un n_ud Q en correspondance avec l'impulsion de départ SP et avec le quatrième signal d'horloge CL4; un deuxième contrôleur 52 contrôlant un n_ud QB en correspondance avec l'impulsion de départ SP et le troisième signal d'horloge CL3; et un tampon 54 sélectionnant soit le premier signal d'horloge C1 soit la première tension d'alimentation VSS et le fournissant en sortie en
correspondance à la tension du n_ud Q et du n_ud QB.
Le premier contrôleur 50 contrôle un sixième transistor PMOS T6 du tampon 54 via le n_ud Q pour obtenir le premier signal d'horloge C1 appliqué comme signal de sortie SO1 via la ligne de sortie. A cette fin, le premier contrôleur 50 comporte un premier transistor PMOS T1 connecté pour servir de diode à la ligne d'entrée de l'impulsion de départ SP, et un deuxième transistor PMOS T2 connecté au premier transistor PMOS T1, une ligne d'entrée fournissant le quatrième signal d'horloge C4 et le n_ud Q. Le deuxième contrôleur 52 contrôle un septième transistor PMOS T7 du tampon 54 via le n_ud QB pour obtenir la première tension d'alimentation VSS appliquée comme signal de sortie SO1 via la ligne de sortie. A cette fin, le deuxième contrôleur 52 comporte un quatrième transistor PMOS T4 connecté entre une ligne d'entrée alimentant la deuxième tension d'alimentation VDD, une ligne d'entrce alimentant le troisième signal d'horloge C3 et le n_ud QB, et un cinquième \\EIIRSCH6\BREVETS\Brevets\20600\20602.doc - 12 décernbre 2002 - 22158
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transistor PMOS T5 connecté entre le quatrième transistor PMOS T4, la ligne d' entrée fournissant l 'impulsion de départ SP et la ligne d' entrée fournissant la
première tension d'alimentation VSS.
Le tampon 54 comprend un sixième transistor T6 sélectionnant le premier s signal d'horloge C1 en correspondance avec la tension du n_ud Q et l'appliquant à la ligne de sortie, et un septième transistor PMOS T7 sélectionnant la première tension d'alimentation VSS en correspondance à la tension du n_ud QB et
l'appliquant à la ligne de sortie.
Le premier contrôleur 50 comprend en outre un troisième transistor PMOS T3 0 connecté entre le n_ud Q. le n_ud QB et la ligne d'entrée de la première tension d' alimentation VS S. qui contrôle avec le septième transistor PMOS T7 le n_ud Q en
*même temps.
Le premier étage ST1 comprend également en outre un premier condensateur CQ connecté entre la borne de porte et la borne de source du sixième transistor PMOS T6, c'est-à-dire entre le n_ud Q et la ligne de sortie, et un deuxième condensateur CQB connecté entre la borne de porte et la borne de source du septième transistor PMOS T7, c'est-à-dire entre le n_ud QB et la première tension
d'alimentation VSS.
Le premier circuit de décalage de niveau SLl comprend un troisième contrôleur 58 contrôlant un n_ud QL en correspondance avec l'état du deuxième signal d'horloge C2 et avec le n_ud Q. une partie de sortie 60 sélectionnant soit une tension négative VNEG soit la première tension d'alimentation VSS pour la fournir en sortie en correspondance à la tension du deuxième signal d'horloge C2 et du n_ud QL. 2s Le troisième contrôleur 58 dirige la tension négative VNEG appliquce à la ligne de sortie du premier circuit de décalage de niveau LS1, via le n_ud Q en correspondance à l'état du deuxième signal d'horloge C2 et du n_ud Q. A cette fn, le troisième contrôleur 58 comprend un huitième transistor PMOS T8 connecté entre la ligne d'entrée fournissant le deuxième signal d'horloge C2 et le n_ud QL, un neuvième transistor PMOS T9 connecté entre la ligne de sortie de la tension négative VNEG, le n_ud Q du premier étage ST1 et le n_ud QL du premier circuit de
décalage de niveau LS 1.
La partie de sortie 60 comprend un dixième transistor PMOS T10 sélectionnant la tension d'alimentation négative VNEG en correspondance à la tension du QL pour 3s le fournir à la ligne d'alimentation et un ouzième transistor PMOS T11 sélectionnent la première tension d'alimentation VSS pour les mettre en sortie vers la ligne de
sortie en correspondance au deuxième signal d'horloge C2.
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Le premier circuit de décalage de niveau LS1 comprend en outre un douzième transistor PMOS T12 connocté entre la ligne de sortie du premier circuit de décalage de niveau SL1, le n_ud QB du premier étage ST1 et la ligne d'entrce de la première tension d'alimentation VSS pour empécher la distorsion du signal de sortie LO1 sur la ligne de sortie. Le premier circuit de décalage de niveau SL1 comprend également en outre un troisième condensateur CQL connocté entre la borne de porte et la borne de source du dixième transistor PMOS T10, c'est-à-dire entre le n_ud QL et la ligne
de sortie du premier circuit de décalage de niveau LO 1.
Le premier étage ST1 et le circuit de décalage de niveau LS1 présentant la configuration telle que décrite ci-dessus, reçoivent les premier à quatrième signaux d'horloge C1 à C4 présentant une forme de phase séquentiellement retardée d'un signal d'horloge comme représenté à la figure 7. Ici, la phase du quatrième signal d'horloge C4 est synchronisée avec l'impulsion de départ SP. Les premier à quatrième signaux d'horloge C1 à C4 comprenant l'impulsion de départ SP sont appliqués cornme une impulsion de polarité négative présentant une tension de balayage ou variante de 10 V ou moins. Dans ce cas, on suppose que le niveau de
- 10 V doit être à un état bas tandis que le niveau 0 V doit être à un état haut.
En référence à une telle forme d'onde d'excitation, on va décrire cidessous le fonctionnement et les fonctions du premier étage ST1 et du circuit de décalage de
- 20 niveau LS1.
A l'intervalle de temps tl, si l'impulsion de départ SP et le quatrième signal d'horloge C4 sont synchronisés à l'état haut, les premier et deuxième transistors PMOS T1 et T2 sont alors rendus passants, de manière à charger une tension d' environ 2 V dans le n_ud Q. Ainsi, les sixième et neuvième transistors PMOS T6 2s et T9 dont les bornes de porte sont reliées au n_ud Q sont progressivement rendus passants. En outre, le cinquième transistor PMOS T5 est rendu passant par l'état haut de l'impulsion de départ SP de manière à charger une tension de 10 V à partir de la ligne d'entrée de la première tension d'alimentation (VSS) dans le n_ud QB. De façon correspondante, les troisième et septième transistors PMOS T3 et T7 dont les bornes de porte sont reliées au n_ud QB sont rendus non passants ou sont bloqués. Il en résulte qu'une tension de 10 V du premier signal d'horloge C1 restant à un état bas est appliquée à la ligne de sortie du premier étage ST1, via le sixième transistor PMOS T6 rendu passant, pour charger la ligne de sortie à un état bas (c'est-à-dire, V). Une tension négative VNEG de -8 V est également chargée dans le n_ud QL 3s via le neuvième transistor PMOS T9 rendu passant pour rendre faiblement passant le dixième transistor PMOS T10, mais du fait que le n_ud QB est à l'état haut, le douzième transistor PMOS T12 est rendu passant pour charger la tension de 10 V
dans la ligne de sortie du premier circuit de décalage de niveau LS 1.
\WRSCH6\BREVETS\BreYets\20600\20602.doc -12 décembre 2002 - 24158 2s 2833396 A l'intervalle de temps t2, si l'impulsion de départ SP et le quatrième signal d'horloge C4 passent à l'état bas, tandis que le premier signal d'horloge C1 passe à l'état haut, une capacité parasite interne Cgs (non représentée) définie entre la borne de porte et la borne de source du sixième transistor PMOS T6 et le premier s condensateur CQ induisent un phénomène d'amorçage. Ainsi le n_ud Q charge une tension jusqu'à un état haut de -7 V. Un tel phénomène d'amorçage est possible du fait que les premier à troisième transistors PMOS T1 à T3 sont bloqués, de manière à
permettre au n_ud Q d'exister de se trouver à l'état flottant.
De façon correspondante, le sixième transistor PMOS T6 est rendu passant et 0 charge rapidement une tension élevée de 0 V du premier signal d'horloge C1 dans la ligne de sortie du premier étage ST1 pour permettre à la ligne de sortie d'être à un état haut de 0 V. Et le neuvième transistor PMOS T9 est rendu passant et charge rapidement une tension négative (VNEG) de -8 V dans la ligne de sortie du premier circuit de décalage de niveau LS1, via le dixième transistor PMOS T10 rendu passant. Dans ce cas, une capacité parasite interne Cgs (non représentée) défnie à l'intérieur du dixième transistor PMOS T10 et le troisième condensateur CQL - provoquent un phénomène d'amorçage au n_ud QL, qui à son tour, induit un état - haut montant jusqu'à -18 V de manière à charger rapidement une tension négative
VNEG dans la ligne de sortie du circuit de décalage de niveau LS 1.
A l'intervalle de temps t3, si le premier signal d'horloge C1 passe à l'état bas tandis que le deuxième signal d'horloge C2 passe à l'état haut, la tension au n_ud Q chute alors à nouveau à environ 2 V et une tension d'état bas (c'est-à-dire 10 V) du premier signal d'horloge C1 est chargée via le sisième transistor PMOS T6 rendu passant, dans la ligne de sortie du premier étage ST1. En outre, le onzième transistor 2s PMOS T11 est rendu passant par un état haut du deuxième signal d'horloge C2 pour charger la première tension d'alimentation VSS d'environ 10 V à la ligne de sortie du premier circuit de décalage de niveau LS1. Dans ce cas, le huitième transistor PMOS T8 est rendu passant par un état haut du deuxième signal d'horloge C2 pour charger une tension d'environ 7,2 V dans le n_ud QL, de manière à rendre bloquant
le dixième transistor PMOS T10.
A l'intervalle de temps t4, si le troisième signal d'horloge C3 passe à l'état haut, le quatrième transistor PMOS T4 est alors rendu passant pour charger la deuxième tension d'alimentation VDD de 0 V dans le n_ud QB, de manière à rendre passant les troisième, septième, et douzième transistors PMOS T3, T7 et T12. Une tension d'environ 2 V chargée au n_ud Q est transformée en une tension de 10 V via le troisième transistor PMOS T3 tendu passant, et la ligne de sortie du premier étage ST1 reste à 10 V via le septième transistor T7 rendu passant. En outre, du fait que le douzième transistor PM-OS T12 est rendu passant, la ligne de sortie du premier \\HIRSCH6\BREVETS\Brevels\2060020602.doc -12 décembre 2002 - 25158
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circuit de décalage de niveau LS1 reste à 10 V. Dans ce cas, le deuxième condensateur CQB empêche la tension au n_ud QB d'être soumise à une distorsion par un courant de fuite en provenance des troisième et septième transistors PMOS T3
et T7.
A l'intervalle de temps t5, si le quatrième signal d'horloge passe à l'état haut, le deuxième transistor PMOS T2 est alors rendu passant. Cependant, comme les premier et cinquième transistors PMOS T1 et T5 restent à l'état bloqué, le n_ud QB reste à O V. Ainsi, les transistors PMOS T3, T7 et T12 maintiennent continuellement un état bloqué, de sorte que la ligne de sortie du premier étage ST1 et la ligne de o sortie du premier circuit de décalage de niveau LS 1 restent à 10 V. Le deuxième étage ST2 et le deuxième circuit de décalage de niveau LS2 présentent la même configuration que le premier étage ST1 et le premier circuit de décalage de niveau LS1, comme mentionné ci-dessus, à l'exception du fait que le deuxième étage ST2 et le deuxième circuit de décalage de niveau LS2 sont actionnés, comme décrit ci-dessus, en utilisant le signal de sortie du premier étage ST1 à l'impulsion de départ SP et que les signaux d'horloge présentent une différence de phase d'un signal d'horloge par eomparaison avec les signaux d'horloge utilisés dans le premier étage ST1 et le circuit de - décalage de niveau LS1. De façon correspondante, le deuxième étage ST2 et le deuxième circuit de décalage de niveau LS2 émettent en sortie le signal de niveau décalé L02 et le signal S02 décalés d'uT signal d'horloge par comparaison avec le premier étage ST1 et le circuit de décalage
de niveau LS1.
La figure 8 représente un registre à décalage muni d'un circuit intégré de décalage de niveau selon un autre mode de réalisation de la présente invention et s représente le détail du circuit du premier étage ST1 et le premier circuit de décalage
de niveau LS 1.
Un premier étage ST1 représenté à la figure 8 présente la même configuration que le premier étage ST1 représenté à la figure 6. Le premier circuit de décalage de niveau LS1, comparé avec le premier circuit de décalage de niveau LS1 représenté à la figure 6, comprend en outre un treizième transistor PMOS T13 empêchant la distorsion du signal de sortie LS1 provoquce par le courant de fuite du dixième transistor PMOS T10 et un quatorzième transistor PMOS T14 empêchant la distorsion du signal de sortie LS1 par la précharge du n_ud QL. A cette fin, le treizième transistor PMOS T13 est connecté entre le n_ud LQ, le n_ud QB et la ligne de sortie du premier circuit de décalage de niveau LS1, et le quatorzième transistor PMOS T14 est connecté entre la ligne de sortie du premier circuit de décalage de niveau LS1, la borne de porte du second transistor PMOS T2 et la ligne
d'entrce de la première tension d'alimentation VSS.
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On va décrire ci-après le fonctionnement et les fonctions du premier étage ST1 et du premier registre de décalage de niveau LS 1 présentant le configuration telle que mentionnce ci-dessus, en liaison avec les formes d'onde d'excitation représentées à
la figure 9.
A l'intervalle de temps tl, si l'impulsion de départ SP et le quatrième signal d'horloge C4 sont synchronisés à l'état haut, les premier et deuxième transistor PMOS T1 et T2 sont ensuite rendus passants, de manière à charger une tension d'environ 2 V dans le n_ud Q. Ainsi, les sixième et neuvième transistors PMOS T6 et T9 dont les borne de sortie sont connectées au n_ud Q sont progressivement 0 rendus passants. En outre, le cinquième transistor PMOS T5 est rendu passant par l'état haut de l'impulsion de départ SP de manière à charger une tension de 10 V à partir de la ligne d' entrée de la première tension d' alimentation (VSS) dans le n_ud QB. De façon correspondante, les troisième et septième transistors PMOS T3 et T7 dont les bornes de porte sont connectées au n_ud QB, sont bloqués. I1 en résulte une tension de 10 V du premier signal d'horloge C1 restant à l'état bas est appliquée à la ligne de registre à décalage 56, via le sixième transistor PMOS T6 rendu passant, pour charger la ligne de sortie à l'état bas (c'est-à-dire 10V). Ici, une tension négative VEG de -8 V est préchargée dans le n_ud QL via le dixième transistor PMOS T10 rendu passant pour provoquer une entrée de la tension de -8 V dans la ligne de sortie du premier circuit de décalage de niveau LS 1, de manière à corriger la distorsion du signal de sortie LO1 soumis à une distorsion. Le quatorzième transistor PMOS T14 empêche la sortie LO1 du premier circuit de décalage de niveau LS1 d'étre soumise à une distorsion dans l'intervalle de temps tl. A cette fin, la borne de porte du quatorzième transistor PMOS T14 est reliée à la borne de porte du deuxième transistor PMOS T2, tandis que sa borne de source et sa borne de drain sont reliées respectivement à la ligne de sortie du premier circuit de décalage de niveau LS 1 et à la ligne d'entrée de la première tension d'alimentation VSS. Un tel quatorzième transistor PMOS T14 est rendu passant par un état haut au quatrième signal d'horloge C4, de manière à maintenir la ligne de sortie du premier circuit de décalage de niveau LS1 à 10 V, même lorsque le n_ud QL est préchargé dans l'intervalle de
tl, de sorte que le dixième transistor PMOS T10 soit rendu passant.
A l'intervalle de temps t2, si l'impulsion de départ SP et le quatrième signal d'horloge C4 passent à l'état bas tandis que le premier signal d'horloge C1 passe à l'état haut, une capacité parasite interne Cgs (non représentée) définie entre la porte 3s et la source du sixième transistor PMOS T6 et le premier condensateur CQ induit un phénomène d'amorçage. Ainsi, le n_ud Q se charge à une tension pouvant atteindre un état haut de -7 V. De façon correspondante, le sixième transistor PMOS T6 est rendu passant et charge une tension élevée, (c'est-à-dire 0V) du premier signal \IHIRSCH6\BREVETS\Brevets\20600\20602.dcc - 12 décerr,bre 2002 - 27/58
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d'horloge dans la ligne de sortie du premier étage ST1, rapidement, en permettant à sa ligne de sortie d'être à un état haut de 0 V. Le neuvième transistor PMOS T9 est ainsi rendu passant pour charger une tension négative (VNEG) de -8 V dans la ligne de sortie du premier circuit de décalage de niveau LS1, via le dixième transistor s PMOS T10 rendu passant. Dans ce cas, une capacité parasite interne Cgs (non représentée) formoe à l'intérieur du onzième transistor PMOS Tll et du deuxième condensateur CQL provoque un phénomène d'amorçage au n_ud QL, qui à son tour, induit un état haut montant jusqu'à -18 V, de manière à charger une tension négative VNEG de -8 V sur la ligne de sortie du premier circuit de décalage de niveau LS1,
0 rapidement.
A l'intervalle de temps t3, si le premier signal d'horloge C1 devient un état bas tandis que le deuxième signal d'horloge C2 devient un état haut, la tension au n_ud Q chute à nouveau à environ 2 V et une tension d'état bas (c'est-à-dire 10 V) du premier signal d'horloge C1 est chargée, via lesixième transistor PMOS T6 rendu passant, dans la ligne de sortie du premier étage ST1. En oube, le ouzième transistor PMOS Tll est rendu passant par un état du-deuxième signal d'horloge C2 pour charger la première tension d'alimentation VSS d'environ 10V dans la ligne de sortie du premier circuit de décalage de niveau LS1. Dans ce cas, le huitième - transistor PMOS T8 est rendu passant-par un état haut du deuxième signal d'horloge - 20 C2 pour charger une tension d'environ 7,2 V dans le n_ud QL, de manière à bloquer
le dixième transistor PMOS T10.
A l'intervalle de temps t4, si le troisième signal d'horloge C3 passe à l'état haut, le quatrième transistor PMOS T4 rendu passant pour charger la deuxième tension d'alimentation VDD de 0 V dans le n_ud QB, de manière à rendre passant 2s les troisième, septième et douzième transistor PMOS T3, T7 et T12. Une tension d'environ 2V est chargée au n_ud Q et déchargée en 10 V via le troisième transistor PMOS T3 rendu passant et la ligne de sortie du premier étage ST1 reste à 10 V via le septième transistor T7 rendu passant. En outre, à l'aide du douzième transistor PMOS T12 rendu passant, la ligne de sortie du premier circuit de décalage de niveau LS1 reste à 10 V. Ici, comme le neuvième transistor PMOS T9 passe à l'état bloqué, le n_ud QL se trouve à l'état flottant. Dans ce cas, le n_ud QL passe progressivement d'une tension d' environ 7 V à un état haut, c' est-à-dire -8 V à la suite d'un courant de fuite en provenance du dixième transistor PMOS T10. De façon correspondante, le 3s dixième transistor T10 est progressivement rendu passant, de sorte qu'une tension à la ligne de sortie du premier circuit de décalage de niveau LS1 peut étre soumise à une distorsion. Le treizième transistor PMOS T13 empéche la ligne de sortie LO1 du premier circuit de décalage de niveau LS1 d'être soumise à une distorsion dans \\HIRSCH6\BREV ETS\Etrevets\2060020602. doc -1 2 décerribre 2002 - 28158
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l'intervalle t4. A cette fin, le treizième transistor PMOS T13 présente une borne de porte connoctée au n_ud QB tout en ayant une borne de source et une borne de drain connectée au n_ud QL et respectivement à la ligne de sortie du premier circuit de décalage de niveau LS1. Un tel treizième transistor PMOS T13 est rendu passant par s un état haut du n_ud QB provoqué par le fait que le quatrième transistor PMOS T4 est rendu passant. Ainsi, le n_ud QL est relié électriquement au premier circuit de décalage de niveau LS1 pour empêcher de générer une gamme flottante. En outre, une tension d'état bas de 10 V à la ligne de sortie du premier circuit de décalage de niveau LS1 est appliquce au n_ud QL de manière à maintenir le dizième transistor 0 PMOS T10 à l'état bloqué, de sorte que la ligne de sortie du premier circuit de décalage de niveau LS1 puisse restée à l'état bas de 10 V. A l' intervalle de temps t5, si le quatrième signal d 'horloge C4 passe à l' état haut, le deuxième transistor PMOS T2 est alors rendu passant. Cependant, comme les premier et cinquième transistors PMOS T1 et T5 restent à l'état bloqué, le n_ud QB reste à 0 V. Ainsi, les transistors PMOS T3, T7 et T12 maintiennent continuellement un état bloqué, de sorte que la ligne de sortie du premier étage ST1 et la ligne de sortie du premier circuit de décalage de niveau LS 1 restent à 10 V. - La figure 10 représente un registre à décalage selon encore un autre mode de réalisation de la présente invention et représente en particulier une configuration détaillée de circuit d'un premier étage ST1 et d'un premier circuit de décalage de
niveau LS 1.
Un premier étage ST1 représenté à la figure 10 présente la même configuration que le premier étage LS1 représenté à la figure 8. Le premier circuit de décalage de niveau LS1 comparé avec le premier circuit de décalage de niveau LS1 représenté à la figure 8, comprend en outre un quinzième transistor PMOS T15 pour empêcher la distorsion du signal de sortie LO1 provoquée par un courant de fuite du neuvième transistor PMOS T9 provoquant une distorsion de la tension au n_ud QL. A cette fin, le quinzième transistor PMOS T15 est connecté pour fonctionner comme une diode 66 entre la ligne d'entrée de tension négative VNEG et une borne de source du
dixième transistor PMOS T10.
On va décrire ci-après le fonctionnement et les fonctions du premier étage ST1 et du premier circuit de décalage de niveau LS 1 présentant la configuration mentionnce ci-dessus, en liaison avec les formes d'onde d'excitation représentées à
la figure 9.
A l'intervalle de temps tl, si l'impulsion de départ SP et le quatrième signal d'horloge C4 sont synchronisés à l'état haut, le premier et deuxième transistor PMOS T1 et T2 sont alors rendus passants, de manière à charger une tension d'environ 2 V au n_ud Q. Ainsi, les sixième et neuvième transistors PMOS T6 et T9 dont les \WRSCH6\BREVETS\Brevas\20600\20602.doc -12 décembre 2002 - 29158
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bornes de sortie sont connectées au n_ud Q sont progressivement rendus passants.
En outre, le cinquième transistor PMOS T5 est rendu passant par un état haut de l'impulsion de départ SP de manière à charger une tension de 10 V à partir de la ligne d' entrce de la première tension d' alimentation (VSS) dans le n_ud QB. De s façon correspondante, les troisième et septième transistor PMOS T3 et T7 dont les bornes sont reliées au n_ud QB sont bloqués. Il en résulte qu'une tension de 10 V du premier signal d'horloge C1 restant à un état bas est appliquée à la ligne de sortie du premier étage ST1, via le sisième transistor PMOS T6 rendu passant, pour charger la ligne de sortie à un état bas (par exemple 10V). La quatrième transistor PMOS T14 0 est rendu passant par un état haut du quatrième signal d'horloge C4 de manière à maintenir la ligne de sortie du premier circuit de décalage de niveau LS1 à 10V même lorsque le dixième transistor PMOS T10 est rendu passant en préchargeant le
n_ud QL.
A l'intervalle de temps t2, si l'impulsion de départ SP et le quatrième signal d'horloge C4 passent à l'état bas tandis que le premier signal d'horloge C1 passe à l'état haut, une capacité parasite interne Cgs (non représentée) définie entre la porte - et la source du sixième transistor PMOS T6 et le premier condensateur CQ induit un phénomène d'amorçage. Ainsi, le n_ud Q se charge jusqu'à un état haut de -7 V. De façon correspondante, le sixième transistor PMOS T6 est rendu passant et charge une tension élevée (par exemple 0 V) du premier signal d'horloge C1 dans la ligne de sortie du premier étage ST1, rapidement, de manière à permettre à la ligne de sortie du premier étage ST1 d'être à un état haut de 0 V. Le neuvième transistor PMOS T9 est ainsi rendu passant pour charger une tension négative (VNEG) de -8 V sur la ligne de sortie du premier circuit de décalage de niveau LS 1, via le dixième transistor
2s PMOS T10 rendu passant.
Par ailleurs, la tension au n_ud QL dépend largement de la tension de seuil Vh d'un transistor PMOS. De façon correspondante, du fait d'une différence de tension de seuil Vth, une tension d'état haut chargée dans la ligne de sortie du premier circuit de décalage de niveau LS1 peut être soumise à une distorsion. De façon plus spécifique, lorsque le n_ud Q monte jusqu'à environ -7 V, le n_ud QL génère également un phénomène d'amorçage du fait que la capacité parasite Cgs du neuvième transistor PMOS T9 rendu passant et le troisième condensateur CQL pour obtenir une tension croissant jusqu'à environ -18 V. Ici, lorsque la tension de seuil Vth du transistor PMOS est de -3 V, le neuvième transistor PMOS T9 passe à l'état bloqué à condition que Vgs = 1 V et Vds = -10 V, de sorte qu'une tension de -18 V chargée au n_ud QL puisse être conservoe pour maintenir une tension de -8 V appliquée à la ligne de sortie du premier circuit de décalage de niveau LS1 sans aucune distorsion, via le dixième transistor PMOS T10 rendu passant. Par ailleurs, \\HIRSCH6\BREVETSIEtrevets\20600120602.doc - 12 decembre 2002 - 30158
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lorsque la tension de seuil Vth du transistor PMOS est de -1 V, une tension de -18 V chargée au n_ud QL est déchargé en -8 V par un courant de fuite en provenance du neuvième transistor PMOS T9, de sorte qu'un phénomène de distorsion de tension se produise, en obligeant la tension à la ligne de sortie du premier circuit de décalage de s niveau LS1 à tomber jusqu'à -6,9V. Afin de couper une telle fuite de courant en provenance du neuvième transistor PMOS T9, le quinzième transistor PMOS T15 est en outre introduit pour fonctionner comme une diode 66, entre la ligne d'enkrée à
tension négative (VNEG) et le neuvième kansistor PMOS T9.
A l'intervalle de temps t3, si le premier signal d'horloge C1 passe à l'état bas o tandis que le deuxième signal d'horloge C2 passe à l'état haut, la tension au n_ud Q tombe à nouveau à 2 V et une tension d'état basse (c'est-à-dire 10 V) du premier signal d'horloge C1 est chargée, via le sixième transistor PMOS T6 rendu passant, dans la ligne de sortie du premier étage ST1. En outre, le huitième transistor PMOS T8 est rendu passant par un état haut du deuxième signal d'horloge C2 pour charger une tension d'environ 7,2 V dans le n_ud QL, de manière à bloquer le dixième transistor PMOS T10. En méme temps, le onzième transistor PMOS Tll rendu passant par un état haut du deuxième signal d'horloge C2, de manière à charger la première tension d'alimentation VSS d'e;viron 1 0V sur la ligne de sortie du premier
circuit de décalage de niveau LS 1.
-- 20 A l'intervalle de temps t4, si Ie troisième signal d'horloge C3 passe à l'état haut, le quatrième transistor PMOS T4 est alors rendu passant pour charger la deuxième tension d'alimentation VDD à 0 V sur le n_ud QB, de manière à rendre passants les troisième, septième et treizième transistors PMOS T3, T7 et T13. Une tension d'environ 2 V chargée au n_ud Q est transformée en une tension de 10 V via 2s le troisième transistor PMOS T3 rendu passant, et la ligne de sortie du premier étage ST1 reste à 10 V via le septième kansistor T7 rendu passant. En outre, à l'aide du treizième kansistor PMOS T13 rendu passant, la ligne de sortie du premier circuit de décalage de niveau LS1 reste à l'état bas de 10 V. A l'intervalle de temps tS, si le quatrième signal d'horloge C4 passe à l'état haut, le deuxième transistor PMOS T2 est rendu passant. Cependant, comme les premier et cinquième transistors PMOS T1 et T5 restent à l'état bloqué, le neud QB reste à 0 V. Ainsi, les kansistors PMOS T3, T7 et T12 maintiennent continuellement un état bloqué, de sorte que la ligne de sortie du premier étage ST1 et la ligne de sortie du premier circuit de décalage de niveau LS1 restent à l'état bas de 10 V. 3s Comme décrit ci-dessus, le regiske à décalage muni du circuit intégré de décalage de niveau selon la présente invention fournit en sortie un signal de décalage avec une tension flottante de 10V ou plus au cours de l'utilisation d'un signal
d'horloge et d'une impulsion de départ avec une tension flottante de 10 V ou moins.
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En particulier, le registre à décalage muni du circuit intégré de décalage de niveau selon la présente invention peut présenter le niveau de tension minimale dans une direction négative en utilisant uniquement des transistors PMOS. Le registre à décalage avec un circuit intégré à décalage de niveau peut être appliqué à une excitation de porte (balayage) et à une excitation de données de l'affichage à cristaux liquides représenté à la figure 11 ainsi qu'à un dispositif d'affichage à
électroluminescence EL.
Ici, lorsque le registre à décalage mentionné ci-dessus muni du circuit intégré de décalage de niveau est appliqué à une excitation de données, il est nécessaire 0 d'utiliser une fonction du circuit présentant une vitesse plus grande. Cependant, si le circuit de décalage de niveau LS présente une mauvaise caractéristique de temps de chute, le troisième signal d'horloge C3, à la place du deuxième signal d'horloge C2, doit être fourni en entrée aux huitième et ouzième transistors PMOS T8 et T11 inclus dans le circuit de décalage de niveau LS afin de réaliser une commande à recouvrement. De façon plus spécifique, lorsque le deuxTème signal d'horloge C2, comme décrit ci-dessus, est fourni en entrée aux huitième et ouzième transistors - - PMOS T8 et T11, ces huitième et onzième transistors PMOS T8 et T11 sont rendus passants par un état haut du deuxième signal d?horloge C2 à 1'intervaile de temps t3, et ils chargent la ligne de sortie du cTrcuit de décalage de niveau LS à un état has de 20 10 V. D'autre part, lorsque le troisième signal d'horloge C3 est fourni en entrce aux huitième et onzième transistors PMOS T8 et T11, ces huitième et ouzième transistors PMOS sont bloqués par un état bas du deuxième signal d'horloge C2 à l'intervalle de temps t3, pour maintenir la ligne de sortie du circuit de décalage de niveau à un état haut de-8 V. Les huitième et onzième transistors T8 et T11 sont rendus passants par un état haut au troisième signal d'horloge C3 à l'intervalle de temps t4 et chargent la ligne de sortie du circuit de décalage de niveau LS à un état bas de 10V. En conséquence, le circuit de décalage de niveau reste à un état haut pendant les intervalles t3 et t4. Dans ce cas, la forme d' onde de sortie au cours de l' intervalle de temps t3 qui présente la caractéristique de chute défavorable est recouverte par la forme d'onde de sortie de l'étage précédent du circuit de décalage de niveau afin d'empécher de l'utiliser, tandis que la forme d'onde de sortie à l'intervalle de temps
t4 qui reste à un état haut stable est utilise comme signal d'échantillonnage.
La figure 11 représente schématiquement une configuration d'un affichage à cristaux liquides LCD du type à silicium polycristallin selon un mode de réalisation
de la présente invention.
En se référant à la figure 11, l'affichage LCD comprend un panneau 30 d'affichage à cristaux liquides muni d'une zone 39 d'affichage d'image, d'un registre 51 à décalage de données, d'un registre 53 à décalage de porte et d'un agencement \WRSCH6\BREVETS\Brevets\20600\20602.doc -12 décerrbre 2002 - 32!58
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ou matrice de commutation d'échantillonnage, d'une carte de circuit imprimé PCB avec une puce de contrôle 42 intégrée avec le circuit de contrôle et une excitation ou commande de données IC montée sur la carte PCB, et un flm 44 de circuit imprimé flexible FPC pour relier électriquement le panneau 30 d'affichage à cristaux
s liquides à la carte PCB 40.
La zone 39 d'affchage d'image, le registre 51 à décalage de données, la makice 35 de commutation d'échantillonnage et le registre 53 de décalage de porte inclus dans le panneau 30 d'affchage à cristaux liquides sont réalisés au cours du méme processus. Dans ce cas, chacun des transistors à flm mince inclus dans le 0 panneau 30 d'affichage à cristaux liquides présente seulement la configuration de transistors à film mince NMOS ou PMOS, de façon à minimiser le nombre de
processus de fabrication et à améliorer la fiabilité de l'affchage LCD.
La zone 39 d'aff1chage d'image comprend des cellules à cristaux liquides LC agencés selon un réseau de matrice pour afficher une image et est excitée selon un mode de séquence par points. Chacune des cellules à cristaux liquides LC comprend un dispositif de commutation relié aux points de croisement entre une ligne de porte - GL et une ligne de données DL. Chaque dispositif de commutation comporte un transistor à flm mince TFT réalisé en silicium polycristallin. Le silicium en flrn mince T1FT réalisé en silicium polycristallin présente une mobilité de charge cent fois
- plus grande que le silicium amorp-he, ce qui assure une grande vitesse de réponse.
Les lignes de données DL reçoivent des signaux vidéo via la matrice 35 de commutation d'échantillonnage. Les lignes de porte DL reçoivent des impulsions de
balayage via le registre 53 de décalage de porte.
Le registre 53 de décalage de porte comprend un agencement ou matrice 36 2s d'étages de décalage se composant d'une pluralité d'étages, comme décrit ci-dessus, et d'une matrice 38 de circuits de décalage de niveau se composant de circuits de décalage de niveau connectés chacun entre les étages de décalage et les lignes de
porte GL.
Les étages de la matrice d'étages de décalage décalent l'impulsion de départ SP à partir de la puce de commande 42 pour fournir séquentiellement 1'impulsion
décalée aux circuits de décalage de niveau.
Les circuits de décalage de niveau de la makice 38 de circuits de décalage de niveau augmentent la tension balancée de l'impulsion décalée à partir de l'étage pour appliquer l'impulsion décalée présentant une tension de balayage accrue aux lignes de porte GL comme impulsion de balayage. Par exemple, la matrice 38 de circuits de décalage de niveau provoque un décalage de niveau d'un signal décalé présentant une tension de balayage de 10 V ou moins fournie en enkée à partir de la matrice 36 d'étages de décalage de façon à présenter une largeur d'oscillation de 10 V ou plus \[IRSCH6\BREVETS\Brevets\20600\20602.doc -12 décembre 2002 - 33/5B
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comprenant une tension négative, et fournit en sortie le signal de niveau décalé
comme impulsion de balayage.
Le registre 51 de décalage de données comprend une matrice 31 d'étages de décalage se composant d'une pluralité d'étages, comme décrit ci-dessus, et une s matrice 33 de circuits de décalage de niveau se composant de circuits de décalage de niveau connoctés chacun entre les étages de décalage et les commutateurs
d' échantillonnage de la matrice 3 5 d'interrupteurs d' échantillonnage.
Les étages de la matrice 31 d'étages de décalage décalent l'impulsion de départ SP à partir de la puce de contrôle 42 de façon à fournir séquentiellement l'impulsion
o décalée aux circuits de décalage de niveau.
Les circuits de décalage de niveau de la matrice 33 des circuits de décalage de niveau augmentent la tension d'oscillation de l'impulsion décalée à partir de l'étage pour appliquer l'impulsion décalée présentant une tension oscillante accrue vers les interrupteurs d' échantillonnage comme signal d' échantillonnage. Par exemple, la matrice 33 de circuits de décalage de niveau provoque un décalage du niveau d'un signal décalé présentant une tension oscillante de 10 V ou moins fournie en entrce à partir de la matrice 31 d'étages de décalage pour présenter une largeur d'oscillation de 10 V ou plus comprenant une tension négative et fournit en sortie le signal décalé
en niveau comme signal d'échantillonnage.
La matrice 35 d'interrupteurs d'échantillonnage comprend une pluralité d'interrupteurs d'échantillonnage (non représentés) dont les bornes de sortie sonl: reliées aux lignes de données DL et sont excitées par le signal d'échantillonnage fourni en entrée par le registre 51 de décalage de données. Les interrupteurs d'échantillonnage échantillonnent des signaux vidéo fournis en entrée à partir de la 2s puce de contrôle 42 séquentiellement en réponse au signal d'échantillonnage pour
appliquer les signaux vidéo échantillonnés aux lignes de données DL.
Un circuit de contrôle (non représenté) inclus dans la puce de contrôle 42 émet des données vidéo appliquées depuis l'extérieur à la puce à une commande de données IC (non représentée) et fournit des signaux de contrôle d'excitation nécessaires pour le registre 51 de décalage de donnces et le registre 53 de décalage de porte, via le film FPC 44. Dans ce cas, chacun des signaux d'horloge appliqués depuis la puce de contrôle 42 au registre 51 de décalage de données et au registre 53 de décalage de porte présentent une tension oscillante de 10 V ou moins, de sorte qu'il soit possible de réduire la consommation de puissance ou d'énergie. La commande de données IC convertit les données vidéo fournies en entrée à partir du circuit de contrôle en signaux analogiques et les applique, via le film FPC 44, à la
matrice 35 d'interrupteurs d'échantillonnage.
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Comme décrit ci-dessus, le registre de décalage muni du cTrcuit intégré de décalage de niveau selon la présente invention peut comporter un circuit intégré de décalage de niveau utilisant uniquement des transistors à film mince en silicium polycristallin de même type, de sorte qu'il soit possible de diminuer le niveau de la tension minimale du signal d'entrée dans une direction négative et de l'émettre comme un signal de décalage. En conséquence, les largeurs d'oscillation des signaux d'horloge et de l'impulsion de départ appliquée au registre à décalage sont réduites
de manière à réduire la consommation d'énergie.
Le registre à décalage muni du circuit intégré de décalage de niveau selon la o présente invention peut 8tre appliqué à des dispositifs d'affichage à électroluminescence (EL) utilisant le silicium polycristallin ou les excitations de porte (balayage) et de donnces du panneau d'affichage de l'affichage à cristaux liquides. Dans ce cas, on peut le former selon le même processus qu'une matrice de pixel, à intégrer dans le panneau d'affichage, de sorte qu'il soit possible de réduire la largeur de balayage des signaux d'horloge et des impulsions de départ fournis au
panneau d' affichage, de manière à réduire la consommation d' énergie.
I1 est évident pour l'homme de l'art que diverses modifications et variations peuvent 8tre réalisées dans la présente invention sans sortir de l'esprit et de la portée de l 'invention. Bien entendu, la présente invention n' est pas limitée aux modes de
réalisation décrits et représentés et la présente description couvre les diverses
modifications et variantes aisément accessibles à l 'homme de l' art.
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Claims (78)
1. Affichage à cristaux liquides comprenant: - un panneau d'affichage à cristaux liquides comportant une matrice de cellules s à cristaux liquides pour afficher une image; - un circuit d' excitation de balayage pour appliquer une impulsion de balayage à des lignes de balayage du panneau à cristaux liquides; et - un générateur de données pour appliquer un signal vidéo à des lignes de données du panneau d'affichage à cristaux liquides, 0 et dans lequel le circuit de balayage comporte un premier registre à décalage comprenant une pluralité de premiers étages (ST1 à STn) connectés en cascade pour décaler une impulsion de départ (SP) fournie en entrée à travers une borne d'entrée et pour fournir séquentiellement en sortie l'impulsion décalée; et une pluralité de premiers circuits de décalage de niveau (LS1 à LSn) pour décaler le niveau d'un niveau de tension de l'impulsion décalée appliquée à partir de chacun des premiers À - étages et la fournir en sortie comme impulsion de balayage, - et dans lequel le générateur de données comporte une matrice d'interrupteurs d'échantillonnage pour échantillonner et fournir en sortie le signal vidéo en réponse à un signal d'échantillonnage d'entrée, et un deuxième registre à décalage comprenant: une pluralité de deuxièmes étages (ST2 à STn) connectés en cascade pour décaler une impulsion de départ fournie en entrée à travers une borne d'entrce et pour fournir séquentiellement en sortie l'impulsion décalée; et une pluralité de deuxièmes circuits de décalage de niveau (LS2 à LSn) pour décaler le niveau d'un niveau de tension de l'impulsion décalée appliquée à partir de chacun des deuxièmes
étages et le fournir en sortie comme signal d'échantillonnage.
2. Affichage à cristaux liquides selon la revendication 1, dans lequel les premier et deuxième registres à décalage comprennent des transistors (T) à film
mince présentant uniquement le même type de canal.
3. Affichage à cristaux liquides selon la revendication 1 ou 2, dans lequel les premier et deuxième registres à décalage comprennent des transistors (T) à film 3s mince présentant uniquement le canal de type P. 4. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 3, dans lequel les premier et deuxième circuits de décalage de
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niveau (LS1, LS2) décalent le niveau de tension minimale de l'impulsion décalée
vers une tension négative et la fournit en sortie.
5. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 4, dans lequel chacun des premiers étages et de deuxièmes étages
comprend: - un tampon de sortie (54) pour sélectionner et fournir en sortie soit un premier signal d'horloge soit une première tension d'alimentation (VSS) en fonction des tensions d'un premier n_ud (Q) et d'un deuxième n_ud (QB); o - un premier contrôleur (50) pour contrôler le premier n_ud (Q) en correspondance avec l'impulsion de départ; et -un deuxième contrôleur (52) pour contrôler le deuxième n_ud (QB) en
correspondance à l'impulsion de départ et un deuxième signal d'horloge (C2).
6. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 5, dans lequel le premier contrôleur (50) comprend
un premier transistor présentant un circuit de conduction entre l'impulsion de départ et le premier n_ud (Q) et une électrode de contrôle qui contrôle le circuit de
- conduction en correspondance à l'impulsion de départ.
7. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 6, dans lequel le premier contrôleur (50) comprend en outre:
- un deuxième transistor (T2) présentant un circuit de conduction entre une borne de sortie du premier transistor et le premier n_ud (Q), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à une troisième
signal d'horloge (C3).
8. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 7, dans lequel le premier contrôleur comprend en outre:
- un troisième transistor (T3) comportant un circuit de conduction entre le premier n_ud (Q) et une ligne d' entrée de la première tension d' alimentation (VSS) et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à
la tension du deuxième n_ud (QB).
9. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 8, dans lequel le deuxième contrôleur (52) comprend:
- un quatrième transistor (T4) comportant un circuit de conduction entre une ligne d'entrée d'une deuxième tension d'alimentation (VDD) et le deuxième n_ud \\HIRSCH6\BREVETS\Brevets\20500\20602.drJc - 12 décembre 2002 - 37/56
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(QB), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge (C2); et - un cinquième transistor (T5) comportant un circuit de conduction entre le deuxième n_ud (QB) et la ligne d'entrée de la première tension d'alimentation, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à
l'impulsion de départ.
10. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 9, dans lequel le tampon de sortie (54) comprend:
0 - un sixième transistor (T6) comportant un circuit de conduction entre une ligne d'entrce du premier signal d'horloge (C1) et une ligne de sortie de l'étage, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à une première tension sur le premier n_ud (Q); et - un septième transistor (T7) comportant un circuit de conduction entre la ligne de sortie de l'étage et une ligne d'entrée de la première tension d'alimentation et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la
- tension d'un deuxième n_ud (QB).
..... 11. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 10, dans lequel le tampon de sortie (54) comporte en outre:
- un premier condensateur (CQ) connecté entre l'électrode de contrôle du sixième transistor (T6) et la ligne de sortie de l'étage pour amorcer la tension de
l'électrode de contrôle.
2s 12. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 11, dans lequel chacun des circuits de décalage de niveau (LS)
comprend: - une partie de sortie (60) pour sélectionner et fournir en sortie soit la première tension (VSS) d'alimentation, soit une troisième tension d'alimentation en correspondance à la tension d'un troisième n_ud (QL); et -un troisième contrôleur (58) pour contrôler le troisième n_ud (QL) en
correspondance à un quatrième signal d'horloge (C4) et au premier n_ud (Q) .
13. Affichage à cristaux liquides selon la revendication 12, dans lequel le troisième contrôleur (58) comprend: - un huitième transistor (T8) comportant un circuit de conduction entre le troisième n_ud (QL) et une ligne de sortie du circuit de décalage de niveau, et une \\HIRSCH6\BREVETS\Brevets\20600\20602.doc - 12 décernbre 2002 - 38/58
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électrode de eontr81e qui contrôle le circuit de conduction en correspondance au quatrième signal d'horloge (C4); et - un neuvième transistor (T9) eomportant un eircuit de eonduction entre une ligne d'entrée de la troisième tension d'alimentation et le troisième n_ud, et une électrode de contrôle qui contr81e le circuit de conduction en correspondance à une
tension du premier n_ud (Q).
14. Affichage à eristaux liquides selon la revendication 12 ou 13, dans lequel la partie de sortie (60) comprend: o - un dixième transistor (T10) comportant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du cireuit de déealage de niveau, et une électrode de contrôle qui eontrôle le eircuit de eonduetion en correspondance à la tension au troisième n_ud (QL); et un ouzième transistor (Tll) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation (VSS) et une électrode de contrôle qui contrôle le cireuit de
eonduction en correspondance au quatrième signal d'horloge (C4).
15. Affichage à eristaux liquides selon l'une quelconque des
revendications 12 à 14, dans lequel le eircuit de décalage de niveau eomporte en
outre: - un douzième transistor (T12) eomportant un eircuit de eonduetion entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d' alimentation (VS S), et une éleckode de eontrôle qui contrôle le circuit de 2s conduction en correspondance à la tension au deuxième n_ud (QB) afin d'empêcher une tension de sortie de la ligne de sortie du eircuit de déealage de niveau d'être
soumise à une distorsion par un bruit extérieur.
16. Affiehage à eristaux liquides selon l'une quelconque des
revendications 12 à 15, dans lequel le circuit de déealage de niveau comprend en
outre: - un treizième transistor (T13) comportant un circuit de conduction entre le troisième n_ud (QL) et le circuit de décalage de niveau, et une électrode de eontrôle qui eontrôle le eircuit de conduetion en eorrespondanee à la tension au deuxième 3s n_ud (QB) afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un courant de fuite du
dixième transistor (T10) lorsque le troisième n_ud (QL) est dans un état flottant.
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17. Affichage à cristaux liquides selon l'une quelconque des
revendications 12 à 16, dans lequel le circuit de décalage de niveau comprend en
outre: - un quatorzième transistor (T14) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrce de la première tension d' alimentation (VS S), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au troisième signal d'horloge (C3) afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion du fait que le dixième transistor (T10) est passant, par le fait que le o neuvième transistor (T9) est rendu passant en correspondance à la tension au premier
n_ud (Q) dans un intervalle lorsque l'impulsion de départ est fournie en entrée.
18. Affichage à cristaux liquides selon l'une quelconque des
revendications 12 à 17, dans lequel le circuit de décalage de niveau comprend en
outre: - un quinzième transistor (T15) comportant un circuit de conduction entre la ligne d' entrée de la troisième tension d'alimentation et une ligne d' entrée du neuvième transistor (T9) et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la troisième tension d'alimentation afin d'empécher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être
soumise à une distorsion par un courant de fuite du neuvième transistor (T9).
19. Affichage à cristaux liquides selon l'une quelconque des
revendications 12 à 18, dans lequel la partie de sortie (60) comprend en outre:
- un deuxième condensateur (CQB) connecté entre l'électrode de contrôle et le dixième transistor (T10) et la ligne de sortie du circuit de décalage de niveau pour
amorcer une tension de l'électrode de contrôle.
20. Affichage à cristaux liquides selon l'une quelconque des
revendications 12 à 19, dans lequel la troisième tension d'alimentation présente le
niveau de tension le plus élevé, la première tension d'alimentation (VSS) présente le niveau de tension le plus bas et la deuxième tension d'alimentation (VDD) est
comprise entre les troisième et première tensions d'alimentation.
21. Affichage à cristaux liquides selon l'une quelconque des
revendications 12 à 20, dans lequel les premier à quatrième signaux d'horloge (C1 à
C4) comportent des phases retardées d'un signal d'horloge dans l'ordre des premier, \\HIRSCH6\BREVETS\Brevets\20600\20602.doc -12 decembrc 2002 40/58
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quatrième, deuxième, troisième signaux d'horloge, et le troisième signal d'horloge
(C3) présente la même phase que l'impulsion de départ.
22. Affchage à cristaux liquides selon l'une quelcouque des
s revendications 12 à 21, dans lequel le troisième contrôleur (58) comprend:
- un huitième transistor (T8) comportant un circuit de conduction entre le troisième n_ud (QL) et une ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge (C2); et o - un neuvième transistor (T9) comportant un circuit de conduction entre une ligne d' entrée de la troisième tension d' alimentation et le troisième n_ud (QL), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension au premier n_ud (Q), - et la partie de sortie (60) comprend: - un dixième transistor (T10) comportant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction - - en correspondance à la tension du troisième n_ud (QL); et - - -un ouzième transistor (T113 comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de
conduction en correspondance au deuxième signal d'horloge (C2).
23. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 22, dans lequel une impulsion de sortie en provenance du circuit
de décalage de niveau recouvre partiellement une impulsion de sortie du précédent
circuit à décalage de niveau.
24. Affichage à cristaux liquides selon l'une quelconque des
revendications 1 à 23, dans lequel un transistor à film mince (T1 à T15), qui est
inclus dans le panneau à cristaux liquides (3 5), le circuit d' excitation de balayage et le circuit de données comportent du silicium polycristallin utilisé pour une couche de semiconducteur, et le circuit de commande de balayage ainsi que le circuit de
données sont intégrés dans le panneau (30) d'affchage à cristaux liquides.
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25. Registre à décalage muni d'un circuit intégré de décalage de niveau, comprenant: - une pluralité d'étages (ST1 à STn) connecté en cascade pour décaler une impulsion de départ fournie en entrée via une borne d'entrée et pour fournir s séquentiellement en sortie l'impulsion décalée; et - une pluralité de circuits de décalage de niveau pour décaler le niveau d'un niveau de tension de l'impulsion décalée appliquce à partir de chacun des étages et la
fournir en sortie.
o 26. Registre à décalage muni d'un circuit intégré de décalage de niveau selon la revendication 25, dans lequel les étages (SP) et les circuits de décalage de niveau (LS) comprennent des transistors à film mince présentant uniquement le
même type de canal.
27. Registre à décalage muni d'un circuit intégré de décalage de niveau selon la revendication 25 ou 26, dans lequel les étages (SP) et les circuits de décalage de niveau (LS) comprennent des transistors à-film mince présentant uniquement le canal de type P. 28. Registre à décalage muni d'un circuit intégré de décalage de niveati
selon l'une quelconque des revendications 25 à 27, dans lequel le circuit de décalage
de niveau (LS) décale le niveau de tension minimale de l'impulsion décalée vers une
tension négative et la fournit en sortie.
2s 29. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelconque des revendications 25 à 28, dans lequel chacun des étages
(SP) comprend: - un tampon de sortie (54) pour sélectionner et fournir en sortie soit un premier signal d'horloge (C1) soit une première tension d'alimentation (VSS) en correspondance aux tensions d'un premier n_ud (Q) et d'un deuxTème n_ud (QB); - un premier contrôleur (50) pour contrôler le premier n_ud (Q) en correspondance à l'impulsion de départ; et - un deuxième contrôleur (52) pour contrôler le deuxième n_ud (QB) en
correspondance à l'impulsion de départ et un deuxième signal d'horloge (C2).
3s 30. Registre à décalage muni d'un circuit intogré de décalage de niveau selon la revendication 29, dans lequel le premier contrôleur comprend: \\HIRSCH6\BREVETS\Btevets\20600\20602.doc - 12 décembre 2002 - 42158
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- un premier transistor (T1) présentant un circuit de conduction entre l'impulsion de départ et le premier n_ud (Q) et une électrode de contrôle qui
contrôle le circuit de conduction en correspondance à l'impulsion de départ.
31. Registre à décalage muni d'un circuit intégré de décalage de niveau selon la revendication 29 ou 30, dans lequel le premier contrôleur (50) comprend en outre: - un deuxième transistor (T2) comportant un circuit de conduction entre une borne de sortie du premier transistor (T1) et le premier n_ud (Q), et une électrode de
o contrôle qui contrôle le circuit de conduction (C3).
32. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelconque des revendications 29 à 31, dans lequel le premier contrôleur
(50) comprend en outre: S -un troisième transistor (T3) comportant un circuit de conduction entre le premier n_ud (Q) et une ligne d' entrée de la première tension d' alimentation (VSS) et-une électrode de contrôle qui contrôle le circuit de-conduction en correspondance à
la tension du deuxième n_ud (QB).
33. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelconque des revendications 29 à 32, dans lequel le deuxième
contrôleur (52) comprend: - un quatrième transistor (T4) comportant un circuit de conduction entre une ligne d' entrée et une deuxième tension d' alimentation (VDD) et le deuxième n_ud (QB), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge (C2), et - un cinquième transistor (T5) comportant un circuit de conduction entre le deuxième n_ud et la ligne d'entrée de la première tension d'alimentation (VSS) et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à
l'impulsion de départ.
34. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelcouque des revendications 29 à 33, dans lequel le tampon de sortie
(54) comprend: 3s - un sixième transistor (T6) comportant un circuit de conduction entre une ligne d'entrce de premier signal d'horloge (C1) et une ligne de sortie de l'étage, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du premier n_ud (Q); et \\HI RSC H6\BREVliTS\Brevets\20600\20602. doc -1 2 decembre 2002 43/58
44 2833396
- un septième transistor (T7) comportant un circuit de conduction entre la ligne de sortie de l'étage et une ligne d'entrée de la première tension d'alimentation (VSS), et une électrode de contr81e qui contrôle le circuit de conduction en correspondance à
la tension du deuxième n_ud (QB).
35. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelconque des revendications 29 à 34, dans lequel le tampon de sortie
(54) comprend en outre: - un premier condensateur (CQ) connocté entre l'électrode de contrôle du o sixième transistor (T6) et la ligne de sortie de l'étage pour amorcer la tension de
l'électrode de contrôle.
36. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelconque des revendications 29 à 34, dans lequel chacun des circuits de
décalage de niveau (LS) comprend: - une partie de sortie pour sélectionner et fournir en sortie soit la première tension d'alimentation (VSS) soit une troisième - tension d'alimentation en correspondance à une tension d'un troisième n_ud (QL), et -un troisième contrôleur (58) pour contrôler le troisième n_ud (QL) en
- 20 correspondance à un quatrième signal d'horloge (C4) et au premier n_ud (Q).
37. Registre à décalage muni d'un circuit intégré de décalage de niveau selon la revendication 36, dans lequel le troisième contrôleur (58) comprend: - un huitième transistor (T8) comportant un circuit de conduction entre le troisième n_ud (QL) et une ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au quatrième signal d'horloge (C4) ; et - un neuvième transistor (T9) comportant un circuit de conduction entre une ligne d' entrée de la troisième tension d' alimentation et le troisième n_ud (QL), et 3 0 une électro de de contrôle qui contrô le le circuit de conduction en correspondance à
une tension sur le premier n_ud (Q).
38. Registre à décalage muni d'un circuit intégré de décalage de niveau selon la revendication 36 ou 37, dans lequel la partie de sortie (60) comprend: - un dixième transistor (T10) eomportant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une éleetrode de contrôle qui contrôle le cireuit de conduction en correspondance à la tension du troisième n_ud (QL); et \\HIRSCH6\BREVETS\Brevets\20600\20602. doc - 12 décembre 2002 - 44158 4s 2833396 -un onzième transistor (T11) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation (VSS) et une électrode de contr81e qui contrôle le circuit de
conduction en correspondance au quatrième signal d'horloge (C4).
s 39. Registre à décalage muni d'un circuit intégré dedécalage de niveau
selon l'une quelconque des revendications 27 à 38, dans lequel le circuit de décalage
de niveau comporte en outre: - un douzième transistor (T12) comportant un circuit de conduction entre la o ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation (VSS) , et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension au deuxième n_ud (QB) afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être
soumise à une distorsion par le bruit extérieur.
40. Registre à décalage muni d'un circuit intégré de décalage de niveau
-selon l'une quelconque des revendications 25 à 39, dans lequel le circuit de décalage
de niveau comporte en outre: - - un treizième transistor (T13) comportant un circuit de conduction entre le troisième n_ud (QL) et le circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension au deuxième n_ud (QB) afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un courant de fuite du
dixième transistor (T10) lorsque le troisième n_ud (QL) est dans un état flottant.
41. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelcouque des revendications 25 à 40, dans lequel le circuit de décalage
de niveau comprend en outre: - un quatorzième transistor (T14) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d' alimentation (VS S) et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au troisième signal d'horloge (C3) afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion du fait que le dixième transistor (T10) est passant, ce qui est provoqué par le fait que le neuvième transistor (T9) est rendu passant en correspondance à la tension au premier n_ud (Q) dans un intervalle lorsque
l'impulsion de démarrage est fournie en entrée.
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42. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelconque des revendications 25 à 41, dans lequel le circuit de décalage
de niveau comprend en outre: - un quinzième transistor (T15) comportant un circuit de conduction entre la ligne d' entrce de la troisième tension d ' alimentation et la ligne d' entrée du neuvième transistor (T9), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la troisième tension d' alimentation, afm d' empécher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une
distorsion par un courant de fuite du neuvième transistor (T9).
43. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelconque des revendications 36 à 42, dans lequel la partie de sortie (60)
comprend en outre: - un deuxième condensateur (CQL) connecté entre l'électrode de contrôle du dixième transistor (T10) à la ligne de sortie du circuit de décalage de niveau pour
I'amorçage de la tension de l'électrode de contrôle.
44. Registre à décalage muni d'un circuit intogré de décalage de niveau
selon 1?une quelconque des revendications 36 à 43, dans lequel la troisième tension
d'alimentation présente la tension la plus élevée, suivie de la deuxième tension d'alimentation (VDD) et la première tension d'alimentation (VSS) présente le plus
faible niveau de tension.
45. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelconque des revendications 36 à 44, dans lequel les premier à
quatrième signaux d'horloge (C1 à C4) présentent des phases retardées d'un signal d'horloge dans l'ordre du premier, quatrième, second, troisième signal d'horloge et le troisième signal d'horloge (C3) présente la même phase que l'impulsion de départ (SP). 46. Registre à décalage muni d'un circuit intégré de décalage de niveau
selon l'une quelconque des revendications 36 à 45, dans lequel le troisième
contrôleur (58) comprend: - un huitième transistor (T8) comportant un circuit de conduction entre le troisième n_ud (QL) et une ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge (C2); et \\HIRSCH6\BREVETS\Brevets\20600\20602.doc - 12 décernbre 2002 - 46/58
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- un neuvième transistor (T9) comportant un circuit de conduction entre une ligne d'entrée de la troisième tension d'alimentation et le troisième n_ud (QL), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension d'un premier n_ud (Q), et dans lequel la partie de sortie (60) comprend: - un dixième transistor (T10) comportant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuitde conduction en correspondance à la tension d'un troisième n_ud (QL); et o -un ouzième transistor (Tll) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrce de la première tension d'alimentation (VSS) et une électrode de contrôle qui contrôle le circuit de
conduction en correspondance au deuxième signal d'horloge (C2).
47. Registre à décalage muni d'un circuit intogré de décalage de niveau
selon l'une quelconque des revendications 25 à 46, dans lequel une impulsion de
sortie en provenance du cIrcuit de décalage de niveau recouvre partiellement une
irnpulsion de sortie du précédent circuit de décalage de niveau.
- 20 48. -Circuit de commande de balayage pour appliquer une impulsion de balayage à des lignes de balayage d'un panneau d'affichage, comprenant un registre à décalage qui comprend: - une pluralité d'étages (ST) connectés en cascade pour décaler une impulsion de départ (SP) fournie en entrée via une borne d'entrée et pour fournir 2s séquentiellement en sortie l'impulsion décalée; et - une pluralité de circuits de décalage de niveau (LS) pour décaler le niveau d'un niveau de tension de l'impulsion décalée appliquée à partir de chacun des étages
et la fournir en sortie comme impulsion de balayage.
49. Circuit de commande de balayage selon la revendication 48, dans lequel le registre à décalage comprend des transistors à film mince (T) présentant
uniquement le méme type de canal.
50. Circuit de commande de balayage selon la revendication 48 ou 49, 3s dans lequel le registre à balayage comporte des transistors à film mince comportant uniquement le canal de type P. \\HIRSCH6\BREVETS\Brevets\20600\20602 doc - 12 déccmbre 2002 - 47/58
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51. Circuit de commande de balayage selon l'une quelcouque des
revendications 48 à 50, dans lequel le circuit de décalage de niveau (LS) décale le
niveau de tension minimal de l'impulsion décalée vers une tension négative et la
fournit en sortie.
52. Circuit de commande de balayage selon l'une quelconque des
revendications 48 à 51, dans lequel chacun des étages (ST) comprend:
- un tampon de sortie (54) pour sélectionner et fournir en sortie soit un premier signal d'horloge (C1) soit une première tension d'alimentation (VSS) en o correspondance aux tensions d'un premier n_ud (Q) et d'un deuxième n_ud (QB); - un premier contrôleur (50) pour contrôler le premier n_ud (Q) en correspondance à l'impulsion de départ (SP); et - un deuxième contr81eur (52) pour contrôler le deuxième n_ud (QB) en correspondance à l'impulsion de départ (SP) et avec un deuxième signal d'horloge
(C2).
- 53. Circuit de commande de balayage selon la revendication 52, dans lequel le premier contrôleur (50) comprend: i - un premier transistor (T1) comportant un circuit de conduction entre l'impulsion de départ (SP) et un premier n_ud (Q), et une électrode de contrôle qui
contrôle le circuit de conduction en correspondance à l'impulsion de départ (SP).
54. Circuit de commande de balayage selon la revendication 52 ou 53, dans lequel le premier contrôleur (50) comprend: - un premier transistor (T1) comportant un circuit de liaison entre l'impulsion de départ (SP) et le premier n_ud (Q) et une électrode de contrôle qui contrôle le
circuit de conduction en correspondance à l'impulsion de départ (SP).
- un deuxième transistor (T2) comportant un circuit de conduction entre une borne de sortie du premier transistor (T1) et le premier n_ud (Q) et une électrode de 3 0 contrô le qui contrôle le circuit de conduction en correspond ance à un troisième
signal d'horloge (C3).
55. Circuit de commande de balayage selon l'une quelconque des
revendications 52 à 54, dans lequel le premier contrôleur (50) comprend en outre:
- un troisième transistor (T3) comportant un circuit de conduction entre le premier n_ud (Q) et une ligne d'entrée de la première tension d' alimentation (VS S), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à
la tension d'un deuxième n_ud (QB).
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56. Circuit de commande de balayage selon l'une quelcouque des
revendications 52 à 55, dans lequel le deuxième contrôleur (52) comprend:
- un quatrième transistor (T4) comportant un circuit de conduction entre une s ligne d'entrée d'une deuxième tension d'alimentation (VDD) et le deuxième n_ud (QB), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge (C2); et -un cinquième transistor (T5) comportant un circuit de conduction entre le deuxième n_ud (QB) et la ligne d'entrée de la première tension d'alimentation o (VSS), et une électrode de contrôle qui contrôle le circuit de conduction en
correspondance à l'impulsion de départ (SP).
57. Circuit de commande de balayage selon l'une quelconque des
revendications 52 à 56, dans lequel le tampon de sortie (54) comprend:
- un sixième transistor (T6) comportant un circuit de conduction entre une ligne d'entrée du premier signal d'horloge (C1) et une ligne de sortie de l'étage et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du premier n_ud (Q); et - un septième transistor (T7) comportant-un circuit de conduction entre la ligne de sortie de l'étage (ST) et une ligne d'entrée de la première tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de conduction en
correspondance à la tension du deuxième n_ud (QB).
58. Circuit de commande de balayage selon l'une quelconque des
revendications 52 à 57, dans lequel le tampon de sortie (54) comprend en outre:
-un premier condensateur (CQ) connocté entre l'électrode de contrôle du sixième transistor (T6) et la ligne de sortie de l'étage pour amorcer la tension de
l'électrode de contrôle.
59. Circuit de commande de balayage selon l'une quelconque des
revendications 48 à 58, dans lequel chacun des circuits de décalage de niveau (ST)
comprend: - une partie de sortie (60) pour sélectionner et fournir en sortie soit la première tension d' alimentation (VSS), soit une troisième tension d' alimentation en correspondance à la tension d'un troisième n_ud (QL); et -un troisième contrôleur (58) pour contrôler le troisième n_ud (QL) en
correspondance à un quatrième signal d'horloge (C4) et au premier n_ud (Q) .
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60. Circuit de commande de balayage selon la revendication 59, dans lequel le troisième contrôleur (58) comprend: - un huitième transistor (T8) comportant un circuit de conduction entre le troisième nceud (QL) et une ligne de sortie du circuit de décalage de niveau (LS) et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au quatrième signal d'horloge (C4); et - un neuvième transistor (T9) comportant un circuit de conduction entre une ligne d' entrée de la troisième tension d' alimentation et le troisième n_ud (QL), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la
lo tension du premier n_ud (Q).
61. Circuit de commande de balayage selon la revendication 59 ou 60, dans lequel la partie de sortie (60) comprend: - un dixième transistor (T10) comportant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud (QL); et un onzième transistor (T11) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première - 20 tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de
conduction en correspondance au quatrième signal d'horloge (C4).
62. Circuit de commande de balayage selon l'une quelconque des
revendications 48 à 61, dans lequel le circuit de décalage de niveau comprend en
outre: - un douzième transistor (T12) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud (QB) afm d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être
soumise à une distorsion par un bruit extérieur.
63. Circuit de commande de balayage selon l'une quelconque des
revendications 48 à 62, dans lequel le circuit de décalage de niveau comprend en
outre: - un treizième transistor (T13) comportant un circuit de conduction entre le troisième n_ud (QL) et le circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension sur le deuxième \\HIRSCH6\EtREVETS\Brevets\20600\20602.doe -12 décerrbre 2002 - 50/58
51 2833396
n_ud (QB) afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un courant de fuite du
dixième transistor (T10) lorsque le troisième n_ud (QL) est dans un état flottant.
64. Circuit de commande de balayage selon l'une quelcouque des
revendications 48 à 63, dans lequel le circuit de décalage de niveau comprend en
outre: - un quatorzième transistor (T14) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première lo tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au troisième signal d'horloge (C3) afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion du fait que le dixième transistor (T10) est rendu passant, ce qui est provoqué par le fait que le neuvième transistor (T9) est rendu passant en s correspondance à la tension du premier n_ud (Q) dans un intervalle lorsque
l'impulsion de départ (SP) est fournie en entrée.
.... ..
* 65. Circuit de commarde de balayage selon l'une quelconque des
revendications 48 à 64, dans lequel le circuit de décalage de niveau comprend en
outre: - un quinzième transistor (T15) comportant un circuit de conduction entre la ligne d' entrée de la troisième tension d' alimentation et une ligne d'entrce du neuvième transistor (T9), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la troisième tension d' alimentation afm d' empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être
soumise à une distorsion par un courant de fuite du neuvième transistor (T9).
66. Circuit de commande de balayage selon l'une quelconque des
revendications 59 à 65, dans lequel la partie de sortie (60) comprend en outre:
- un deuxième condensateur (CQB) connecté entre l'électrode de contrôle du dixième transistor (T10) et la ligne de sortie du circuit de décalage de niveau pour
amorcer la tension de 1 jélectrode de contrôle.
67. Circuit de commande de balayage selon l'une quelconque des
3s revendications 56 à 66, dans lequel la troisième tension d'alimentation présente le
niveau de tension le plus élevé, la première tension d'alimentation (VSS) présente le niveau de tension le plus faible et la deuxième tension d'alimentation (VDD) est
comprise entre les troisième et première tensions d'alimentation.
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68. Circuit de commande de balayage selon l'une quelconque des
revendications 52 à 67, dans lequel les premier à quatrième signaux d'horloge (C1 à
C4) ont leurs phases retardées d'un signal d'horloge dans l'ordre des premier, squatrième, deuxième, troisième signaux d'horloge, et le troisième signal d'horloge
(C3) présente la même phase que l'impulsion de départ (SP).
69. Circuit de commande de balayage selon l'une quelconque des
revendications 59 à 68, dans lequel le troisième contr81eur (58) comprend:
o- un huitième transistor (T8) comportant un cTrcuit de conduction entre le troisième n_ud (QL) et une ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge (C2); et - un neuvième transistor (T9) comportant un circuit de conduction entre une ligne d' entrée de la troisième tension d' alimentation et le troisième n_ud (QL), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du troisième n_ud (Q) et dans lequel la partie de sortie (60) -comprend: - - un dixième transistor (T10) comportant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du troisième n_ud (QL); et - un onzième transistor (T11) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de
conduction en correspondance au deuxième signal d'horloge (C2).
70. Circuit de commande de balayage selon l'une quelconque des
revendications 48 à 69, dans lequel une impulsion de sortie en provenance du circuit
de décalage de niveau (LS) recouvre partiellement une impulsion de sortie du
précédent circuit de décalage de niveau.
71. Générateur de données pour appliquer un signal vidéo à des lignes de données d'un panneau d'affchage (30), comprenant: - une matrice (39) d'interrupteurs d'échantillonnage pour échantillonner et fournir en sortie le signal vidéo en réponse à un signal d'échantillonnage d'entrée; et - un registre à décalage qui comprend une pluralité d'étages (ST) connectés en cascade pour décaler une impulsion de départ (SP) fournie en entrée via une borne \\HIRSCH6\BRBVBTS\Brevets\20600\20602.doc -]2 décerr, bre 2002 52/58
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d'entrée et pour fournir séquentiellement en sortie l'impulsion décalée; et une pluralité de circuits de décalage de niveau pour décaler le niveau de la tension de l'impulsion décalée appliquée à partir de chacun des étages et la fournir en sortie
comme signal d'échantillonnage.
72. Générateur de données selon la revendication 71, dans lequel le registre à décalage comprend des transistors à film mince (T) présentant uniquement
le même type de canal.
o 73. Générateur de données selon la revendication 71 ou 72, dans lequel le registre à décalage comprend des transistors à film mince (T) présentant uniquement le canal de type P.
74. Générateur de donnces selon l'une quelconque des revendications 71 à
73, dans lequel le circuit de décalage de niveau décale le niveau minimal de tension
de l'impulsion décalée vers une tension négative et la fournit en sortie.
. À.
75. Générateur de données selon l'une quelconque des revendications 71 à
-- 74, dans lequel chacun des étages (SP) comprend: - un tampon de sortie (54) pour sélectionner et fournir en sortie soit un premier signal d'horloge (C1), soit une première tension d'alimentation (VSS) en correspondance aux tensions d'un premier n_ud (Q) et d'un deuxième n_ud (QB); - un premier contrôleur (50) pour contrôler le premier n_ud (Q) en correspondance à l'impulsion de départ (SP); et - un deuxième contrôleur (52) pour contrôler le deuxième n_ud (QB) en
correspondance à l'impulsion de départ (SP) et à un deuxième signal d'horloge (C2).
76. Générateur de données selon la revendication 75, dans lequel le premier contrôleur (50) comprend: - un premier transistor (T1) comportant un circuit de conduction entre l'impulsion de départ (SP) et le premier n_ud (Q), et une électrode de contrôle qui
contrôle le circuit de conduction en correspondance à l'impulsion de départ.
77. Générateur de données selon la revendication 75 ou 76, dans lequel le premier contrôleur (50) comprend en outre: - un deuxième transistor (T2) comportant un circuit de conduction entre une borne de sortie du premier transistor (T1) et le premier n_ud (Q et une électrode de \\HIRSCH6\BREVBTS\Brevels\20600\20602.drc - 12 decerrebre 2002 - 53/58
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contr81e qui contrôle le circuit de conduction en correspondance à un troisième
signal d'horloge (C3).
78. Générateur de donnces selon l'une quelconque des revendications 75 à
77, dans lequel le premier contrôleur (50) comprend en outre: - un troisième transistor (T3) comportant un circuit de conduction entre le premier n_ud (Q) et une ligne d'entrée de la première tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à
la tension du deuxième n_ud (QB).
79. Générateur de données selon l'une quelconque des revendications 75 à
78, dans lequel le deuxième contrôleur (52) comprend: - un quatrième transistor (T4) comportant un circuit de conduction entre une ligne d'entrée d'une deuxième tension d'alimentation (VDD) et le deuxième n_ud (QB), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge (C2); et - un cinquième transistor (T5) comportant un circuit de conduction entre 1c - deuxième nceud (QB) et la ligne d' entrée de la première tension d' alimenl:ation (VSS), et une électrode de contrôle qui contrôle le circuit de conduction en
correspondance à l'impulsion de départ (SP). -
80. Générateur de données selon l'une quelconque des revendications 75 à
79, dans lequel le tampon de sortie (54) comprend: - un sixième transistor (T6) comportant un circuit de conduction entre une ligne d'entrce du premier signal d'horloge (C1) et une ligne de sortie de l'étage, et une électrode de contrôle qui conkôle le circuit de conduction en correspondance à la tension du premier n_ud (Q); et - un septième transistor (T7) comportant un circuit de conduction entre la ligne de sortie de l'étage et la ligne d'entrée de la première tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à
la tension du deuxième n_ud (QB).
81. Générateur de données selon l'une quelconque des revendications 75 à
, dans lequel le tampon de sortie (54) comprend en outre: 3s -un premier condensateur (CQ) connecté entre l'électrode de contrôle du sixième transistor (T6) et la ligne de sortie de l'étage pour amorcer la tension de
l'électrode de contrôle.
\\HIRSCH61BREYETS\Brevets\20600\20602.doc - 12 dkerrbre 2002 - 54158 s5 2833396
82. Générateur de donnces selon l'une des revendications 74 à 80, dans
lequel chacun des circuits de décalage de données comprend: - une partie de sortie (60) pour sélectionner et fournir en sortie soit la première tension d'alimentation (VSS) soit une troisième tension d'alimentation en correspondance à la tension d'un troisième n_ud (QL); et - un troisième contrôleur (58) pour contrôler le troisième n_ud (QL) en
correspondance à un quatrième signal d'horloge (C4) et au premier n_ud (Q) .
83. Générateur de données selon la revendication 82, dans lequel le o troisième contrôleur (58) comprend: - un huitième kansistor (T8) comportant un circuit de conduction entre le troisième n_ud (QL) et une ligne de sortie du circuit de commande de décalage, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au quatrième signal d'horloge (C4); et - un neuvième transistor (T9) comportant un circuit de conduction entre une ligne d'entrée de la troisième tension d'alimentation et le troisième n_ud (QL), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la
tension-du premier n_ud (Q).
. ... 84. Générateur de données selon la revendication 82 ou 83, dans lequel la partie de sortie (60) comprend: - un dixième transistor (T10) comportant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du troisième n_ud (QL); et un onzième transistor (Tll) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de
conduction en correspondance au quatrième signal d'horloge (C4).
85. Générateur de données selon l'une quelconque des revendications 71 à
84, dans lequel le circuit de décalage de niveau comprend en outre: - un douzième transistor (T12) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première 3 5 tension d' alimentation (VS S), et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension du deuxième n_ud (QB) afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être
soumis à une distorsion par un bruit extérieur.
\\HIRSCH6\BREVETS\Brevets\20600\20602.doc - 12 décembre 2002 - 55/58
56 2833396
86. Générateur de donnces selon l'une quelconque des revendications 71 à
, dans lequel le circuit de décalage de niveau comprend en outre: - un treizième transistor (T13) comportant un cTrcuit de conduction entre le troisième n_ud (QL) et le circuit de décalage de niveau, et une électrode de contrôle s qui contrôle le circuit de conduction en correspondance à la tension au deuxième n_ud (QB) afin d'empècher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion par un courant de fuite du
dixième transistor (T10) lorsque le troisième n_ud (QL) est dans un état flottant.
o 87. Générateur de données selon l'une quelconque des revendications 71 à
86, dans lequel le circuit de décalage de niveau comprend en outre: - un quatorzième transistor (T14) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrce de la première tension d'alimentation (VSS), et une électrode de contrôle qui contr81e le circuit de conduction en correspondance au troisième signal d'horloge (C3) afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une distorsion du fait que le dixième transistor (T103 est rendu passant, ce qui est provoqué par le fait que le neuvième transistor (T9) est devenu passant en correspondance à la tension au premier n_ud (Q) dans un intervalle lorsque
l'impulsion de départ (SP) est fournie en entrée.
88. Générateur de donnces selon l'une quelcouque des revendications 71 à
87, dans lequel le circuit de décalage de niveau comprend en outre: - un quinzième transistor (T15) comportant un circuit de conduction entre la 2s ligne d' entrée de la troisième tension d' alimentation et une ligne d' entrce du neuvième transistor (T9) et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la troisième tension afin d'empêcher la tension de sortie de la ligne de sortie du circuit de décalage de niveau d'être soumise à une
distorsion par un courant de fuite du neuvième transistor (T9).
89. Générateur de données selon l'une quelconque des revendications 82 à
88, dans lequel la partie de sortie (60) comprend en outre: - un deuxième condensateur (CQB) connecté entre l'électrode de contrôle du dixième transistor (T10) et la ligne de sortie du circuit de décalage de niveau pour
3s amorcer la tension de l'électrode de contrôle.
90. Générateur de données selon l'une quelcouque des revendications 82 à
89, dans lequel la troisième tension d'alimentation présente le niveau de tension le \\HIRSCH6\BREVETS\Brovels\20600\20602.doc - 12 décerrbre 2002 56158 s7 2833396 plus élevé, la première tension d'alimentation présente le niveau de tension le plus faible et la deuxième tension d'alimentation est comprise entre les troisième et
première tensions d'alimentation.
91. Générateur de données selon l'une quelconque des revendications 84 à
, dans lequel les premier à quatrième signaux d'horloge (C 1 à C4) ont leurs phases retardées d'un signal d'horloge dans l'ordre des premier, quatrième, deuxième, troisième signaux d'horloge, et le troisième signal d'horloge (C3) présente la même
phase que l'impulsion de départ (SP).
92. Générateur de données selon l'une quelconque des revendications 82 à
91, dans lequel le troisième contrôleur (58) comprend: - un huitième transistor (T8) comportant un circuit de conduction entre le troisième n_ud (QL) et une ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance au deuxième signal d'horloge (C2); et - un neuvième transistor (T9) comportant un circuit de conduction entre une ligne d' entrée de la troisième tension d' alimentation et le troisième n_ud (QL) et une - électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension sur le premier n_ud (Q), et la partie de sortie (60) comprend: - un dixième transistor (T10) comportant un circuit de conduction entre la ligne d'entrée de la troisième tension d'alimentation et la ligne de sortie du circuit de décalage de niveau, et une électrode de contrôle qui contrôle le circuit de conduction en correspondance à la tension au troisième n_ud (QL); et -un ouzième transistor (T11) comportant un circuit de conduction entre la ligne de sortie du circuit de décalage de niveau et la ligne d'entrée de la première tension d'alimentation (VSS), et une électrode de contrôle qui contrôle le circuit de
conduction en correspondance au deuxième signal d'horloge (C2).
93. Générateur de donnces selon l'une quelconque des revendications 71 à
92, dans lequel une impulsion de sortie du circuit de décalage de niveau recouvre
partiellement l'impulsion de sortie du précédent circuit de décalage de niveau.
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