CN114664214A - 栅极驱动电路和使用其的电致发光显示设备 - Google Patents

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Abstract

提供一种电致发光显示设备。电致发光显示设备包括由多个晶体管实现的像素电路、以及向像素电路提供扫描信号、初始化信号和发光信号的栅极驱动电路。栅极驱动电路包括：向多个晶体管中的至少一个晶体管的栅极电极提供扫描信号的扫描信号生成电路；向多个晶体管中的至少一个晶体管的源极电极或漏极电极提供初始化信号的初始化信号生成电路；以及向多个晶体管中的至少一个晶体管的栅极电极提供发光信号的发光信号生成电路。初始化信号生成电路接收扫描信号生成电路的输出信号和发光信号生成电路的输出信号。

Description

栅极驱动电路和使用其的电致发光显示设备
相关申请的交叉引用
本申请要求享有2020年12月23日在韩国提交的韩国专利申请10-2020-0181933的权益和优先权，该申请全部内容由此被明确地引入本申请以作为参考。
技术领域
本公开涉及一种简化的栅极驱动电路和使用该栅极驱动电路的电致发光显示设备。
背景技术
随着信息技术的发展，作为用户与信息之间的连接媒体的显示设备的市场持续增长。相应地，不同类型的显示设备，例如电致发光显示设备、液晶显示设备、有机发光显示设备以及量子点显示设备的用途也在不断增加。
其中，电致发光显示设备的优势在于响应速度快，发光效率高以及视角大。通常，电致发光显示设备使用扫描信号导通的晶体管来向驱动晶体管的栅极电极施加数据电压，并将施加于驱动晶体管的数据电压充入存储电容器中。然后，使用发光信号将充入存储电容器中的数据电压输出以使发光元件发光。发光元件可以包括有机发光元件、无机发光元件以及量子点元件。
在电致发光显示设备中，包含发光元件的每一个像素以矩阵形式布置，并且依照视频数据的灰度级调整像素的亮度。
每一个像素包括发光元件、用于根据栅极-源极电压控制流经发光元件的驱动电流的驱动晶体管、以及用于编程驱动晶体管的栅极-源极电压的至少一个开关晶体管。
随着持续驱动电致发光显示设备，会出现驱动晶体管的阈值电压Vth发生变化的滞后现象。为了减轻驱动晶体管的滞后现象，有必要对驱动晶体管施加导通偏置应力。为了对驱动晶体管施加导通偏置应力，即便在一个帧中，也有必要调整初始化信号的电压电平。
相应地，栅极驱动电路中应该包括单独的用于使初始化信号摆动的初始化信号生成电路。相应地，由于电致发光显示设备在栅极驱动电路中包含单独的用于施加导通偏置应力的电路，因此边框将会增大并且驱动功耗将会升高。
发明内容
电致发光显示设备包括作为用于显示图像的最小设备的显示面板、以及设置在显示面板中以显示图像的像素阵列。显示面板可分成显示图像的显示区域和不显示图像的非显示区域。像素阵列可设置在显示区域中，并且在非显示区域中可以设置用于向像素阵列提供至少一个发光信号和扫描信号的栅极驱动电路。
栅极驱动电路以膜上芯片或玻璃上芯片的形式附着于显示面板，或者可以通过组合作为显示面板的非显示区域的边框区域中的薄膜晶体管，以面板内栅极(以下将其称为GIP)的形式来实现栅极驱动电路。GIP形式的栅极驱动电路包含与栅极线的数量相对应的栅极信号生成电路，并且每一个栅极信号生成电路一对一地输出栅极脉冲以提供给与之对应的栅极线。栅极线向设置在显示区域中的像素阵列提供栅极信号以使发光元件可以发光。相应地，随着提供给像素阵列的栅极信号的数量增大，栅极驱动电路的配置将会复杂且具有很大的面积，由此会增大显示面板的边框。
并且，如上所述，为了向像素阵列施加导通偏置应力，栅极驱动电路的配置可能会很复杂并且边框可能会增大。
相应地，本公开的目的是提供一种能在允许减小显示面板的非显示区域的同时向驱动晶体管施加导通偏置应力的栅极驱动电路以及使用该栅极驱动电路的电致发光显示设备。
本公开的目的并不局限于上述目的，本领域技术人员可以从以下描述中清楚理解上文中没有提及的其他目的。
根据本公开的一个例示实施例的电致发光显示设备包括：由多个晶体管实现的像素电路、以及向所述像素电路提供扫描信号、初始化信号和发光信号的栅极驱动电路，其中所述栅极驱动电路包括：用于向所述多个晶体管中的至少一个晶体管的栅极电极提供扫描信号的扫描信号生成电路；用于向所述多个晶体管中的至少一个晶体管的源极电极或漏极电极提供初始化信号的初始化信号生成电路；以及用于向所述多个晶体管中的至少一个晶体管的栅极电极提供发光信号的发光信号生成电路，其中所述初始化信号生成电路接收所述扫描信号生成电路的输出信号以及所述发光信号生成电路的输出信号，其中所述初始化信号生成电路和所述发光信号生成电路包括n型晶体管和p型晶体管。相应地，通过简化栅极驱动电路，可以减小电致发光显示设备的边框。
根据本公开的一个例示实施例的栅极驱动电路包括：由Q节点控制的第一下拉单元；由QB节点控制的第一上拉单元；由Q'节点控制的第二上拉单元；由QB'节点控制的第二下拉单元；电连接到所述Q节点和所述QB节点以将Q节点的反相电压施加到所述QB节点的Q节点反相器；电连接到所述Q'节点和所述QB'节点以将Q'节点的反相电压施加到所述QB'节点的Q'节点反相器；以及电连接到所述Q'节点以将扫描信号或与发光信号反相的电压施加到所述Q'节点的发光信号反相器，其中第一下拉单元和第一上拉单元输出所述发光信号，并且第二上拉单元和第二下拉单元输出初始化信号。相应地，栅极驱动电路可被简化，由此允许减小设置栅极驱动电路的区域。
在具体实施方式和附图中包含了关于例示实施例的其他详细事项。
根据本公开的例示实施例，通过使用产生发光信号的发光信号生成电路，而不是包含单独的使初始化信号摆动以施加导通偏置应力的生成电路，可以简化栅极驱动电路，并且可以减小电致发光显示设备的边框。
并且，根据本公开的例示实施例，通过实现同时包含n型晶体管和p型晶体管的栅极驱动电路，可以简化栅极驱动电路，并且可以减小电致发光显示设备的边框。
并且，根据本公开的例示实施例，使用Q节点或Q'节点或发光信号反相器实现发光信号生成电路和初始化信号生成电路，由此可以简化栅极驱动电路，并且可以减小电致发光显示设备的边框。
根据本公开的效果并不局限于以上例示的内容，并且本说明书中包含更多的不同效果。
附图说明
图1是根据本公开的一个例示实施例的电致发光显示设备的框图。
图2A是示出了根据本公开的一个例示实施例的设置在电致发光显示设备的左侧的栅极驱动电路的框图。
图2B是示出了根据本公开的一个例示实施例的设置在电致发光显示设备的右侧的栅极驱动电路的框图。
图3是示出了根据本公开的一个例示实施例的电致发光显示设备的像素电路的电路图。
图4是提供给图3的像素电路的信号的波形图。
图5是示出了根据本公开的一个例示实施例的电致发光显示设备的栅极驱动电路的电路图。
图6是提供给图5的栅极驱动电路的信号的波形图。
图7A是根据本公开的一个例示实施例的处于图6中的时段①、⑤和⑦的栅极驱动电路的电路图。
图7B是根据本公开的一个例示实施例的处于图6中的时段②、④和⑥的栅极驱动电路的电路图。
图7C是根据本公开的一个例示实施例的处于图6中的时段③的栅极驱动电路的电路图。
具体实施方式
本公开的优点和特征以及实现这些优点和特征的方法将会通过以下参考附图详细描述的例示实施例来阐明。然而，本公开并不局限于这里公开的例示实施例，而是将会以不同的形式实施。这些例示实施例只作为示例提供，以使本领域技术人员能够充分理解本公开的公开内容以及本公开的范围。
为了描述本公开的例示实施例而在附图中示出的形状、尺寸、比例、角度和数量等等仅仅是示例，本公开不局限于此。在整个说明书中，相同的参考数字始终表示相同的元件。更进一步，在以下关于本公开的描述中，关于已知的相关技术的详细描述会被省略，以免不必要地与本公开的主题相混淆。除非与术语“仅”一起使用，否则这里使用的诸如“包括”、“具有”以及“包含”之类的术语通常应该允许添加其他组件。除非另有明确说明，否则任何对于单数的引用都可以包括复数。
即使没有明确说明，组件也被解释成包括一个常规的误差范围。
在使用诸如“在……之上”、“上方”、“下方”、“……之后”之类的术语来描述两个部分之间的位置关系时，除非这些术语与术语“紧接”或“直接”一起使用，否则在这两个部分之间可以放置一个或多个部分。
在将一个元件或层设置在另一元件或层“之上”时，在另一个元件上或者在它们之间可以直接插入别的层或别的元件。
虽然使用了“第一”、“第二”等术语来描述不同的组件，但是这些组件并不受限于这些术语。这些术语仅用于将一个组件与其他组件区分开来。因此，在本公开的技术理念中，下文中提及的第一组件可以是第二组件。
在说明书中，相同的参考数字通常始终都表示相同的元件。
附图所示的每一个元件的尺寸和厚度是为了便于描述而示出的，并且本公开并不局限于图示元件的尺寸和厚度。
本公开的不同实施例的特征彼此可以部分或完全依附或组合，在技术上可以以不同的方式互锁和操作，并且这些实施例可以以相互独立的方式实施，也可以以相互关联的方式实施。
以下将参考附图来详细描述本公开的实施例。
图1是根据本公开的一个例示实施例的电致发光显示设备100的框图。
参考图1，在根据本公开的一个例示实施例的电致发光显示设备100中设置有多条数据线DL和多条栅极线GL，并且根据本公开的一个例示实施例的电致发光显示设备100可以包括：设置有连接到多条数据线DL和多条栅极线GL的多个子像素PX的显示面板110；以及向显示面板110提供驱动信号的驱动电路。
虽然子像素PX被图示成以矩阵的形式布置以形成像素阵列，但是本公开并不局限于此，子像素PX可以以不同的形式布置。
驱动电路可以包括向多条数据线DL提供数据信号的数据驱动电路120、向多条栅极线GL提供栅极信号的栅极驱动电路GD、以及控制数据驱动电路120和栅极驱动电路GD的控制器130。
显示面板110可以包括显示图像的显示区域DA以及作为显示区域DA的外部区域的非显示区域NDA。在显示区域DA中可以设置多个子像素PX。在多个子像素中可以设置用于向多个子像素PX提供数据信号的数据线DL和提供栅极信号的栅极线GL。
在显示区域DA中设置的多条数据线DL可以延伸到非显示区域NDA，并且可以电连接到数据驱动电路120。数据线DL电连接子像素PX和数据驱动电路120，并且可以实现为单条线，或者可以使用连接线经由接触孔连接多条线来实现数据线DL。
在显示区域DA中设置的多条栅极线GL可以延伸到非显示区域NDA，并且可以电连接到栅极驱动电路GD。栅极线GL电连接子像素PX与栅极驱动电路GD。此外，在非显示区域NDA中可以设置供栅极驱动电路GD产生或驱动栅极信号所需的栅极驱动相关线路。例如，栅极驱动相关线路可以包括向栅极驱动电路GD提供高电平栅极电压的一条或多条高电平栅极电压线、向栅极驱动电路GD提供低电平栅极电压的一条或多条低电平栅极电压线、向栅极驱动电路GD提供多个时钟信号的多条时钟线、以及向栅极驱动电路GD提供一个或多个起始信号的一条或多条起始线等等。
在显示面板110中，在子像素PX中设置有多条数据线DL和多条栅极线GL。作为示例，多条数据线DL和多条栅极线GL中的每一条可以按行或按列布置。为了便于说明，假设多条数据线DL按列设置，并且多条栅极线GL按行设置。
控制器130根据在每一个帧中实现的时序而开始扫描，对从外部输入的输入图像数据进行转换以匹配数据驱动电路120使用的数据信号格式，输出经过转换的图像数据，并且依照该扫描而在恰当的时间控制数据驱动。
控制器130从外部接收包括垂直同步信号、水平同步信号、输入数据使能信号和时钟信号在内的时序信号以及输入图像信号。接收到时序信号的控制器130产生并输出用于控制数据驱动电路120和栅极驱动电路GD的控制信号。
举例来说，控制器130输出包括源极起始脉冲、源极采样时钟以及源极输出使能信号等等在内的各种数据控制信号以便控制数据驱动电路120。源极起始脉冲对构成数据驱动电路120的一个或多个数据信号生成电路的数据采样起始时序进行控制。源极采样时钟是控制每一个数据信号生成电路中的数据采样时序的时钟信号。源极输出使能信号控制数据驱动电路120的输出时序。
此外，控制器130输出包括栅极起始脉冲、栅极移位时钟、栅极输出使能信号等等在内的栅极控制信号以便控制栅极驱动电路GD。栅极起始脉冲对构成栅极驱动电路GD的一个或多个栅极信号生成电路的操作起始时序进行控制。栅极移位时钟是共同输入到一个或多个栅极信号生成电路的时钟信号并控制扫描信号(或栅极脉冲)的移位时序。栅极输出使能信号指定了一个或多个栅极信号生成电路的时序信息。
控制器130可以是典型的显示设备技术中使用的时序控制器，或者可以是包含时序控制器而能够进一步执行其他控制功能的控制设备。
控制器130既可以实现为与数据驱动电路120分离的组件，也可以通过与数据驱动电路120集成而实现为单个集成电路。
数据驱动电路120可以包含一个或多个数据信号生成电路。数据信号生成电路可以包括移位寄存器、锁存电路、数模转换器以及输出缓冲器等等。在一些情况中，数据信号生成电路可以进一步包括模数转换器。
数据信号生成电路可以通过带自动接合(TAB)方法、玻璃上芯片(COG)方法或面板上芯片(COP)方法连接到显示面板110的接合焊盘，直接设置在显示面板110上，或集成并设置在显示面板110上。此外，多个数据信号生成电路可以安装在与显示面板110相连的源极电路膜上而采用膜上芯片(COF)方法来实现。
栅极驱动电路GD按顺序向多条栅极线GL提供扫描信号，由此驱动与多条栅极线GL相连的子像素PX。栅极驱动电路GD可以包括移位寄存器以及电平移位器等等。
栅极驱动电路GD可以通过带自动接合(TAB)方法、玻璃上芯片(COG)方法或面板上芯片(COP)方法连接到显示面板110的接合焊盘，或者可以实现为GIP类型并设置成集成在显示面板110中。此外，多个栅极信号生成电路可以安装在与显示面板110相连的栅极电路膜上而采用膜上芯片(COF)方法来实现。为了便于说明，在下文中举例示出了其中栅极驱动电路GD包括多个栅极信号生成电路，并且多个栅极信号生成电路以GIP类型实现并设置在显示面板110的非显示区域NDA中的情况。
栅极驱动电路GD依照控制器130的控制按顺序向多条栅极线GL提供晶体管导通电压或晶体管关断电压的扫描信号。当特定栅极线被栅极驱动电路GD打开时，数据驱动电路120将从控制器130接收的图像数据转换成模拟格式的数据信号，并且将数据信号提供给多条数据线DL。
数据驱动电路120可以位于显示面板110的一侧。例如，数据驱动电路120可以位于显示面板110的上侧、下侧、左侧或右侧。并且，依照驱动方法和面板设计方法等等，数据驱动电路120可以同时位于显示面板110的两侧。例如，数据驱动电路120可以在显示面板110的上侧和下侧或左侧和右侧。
栅极驱动电路GD可以位于显示面板110的一侧。例如，栅极驱动电路GD可以位于显示面板110的上侧、下侧、左侧或右侧。并且，依照驱动方法和面板设计方法等等，数据驱动电路120可以同时位于显示面板110的两侧。例如，数据驱动电路120可以位于显示面板110的上侧和下侧，或者位于显示面板110的左侧和右侧。
在下文中以数据驱动电路120位于显示面板110的上侧，栅极驱动电路GD位于显示面板110的左右两侧的情况为例进行说明。在这种情况下，在显示面板110中，栅极驱动电路GD包括位于显示面板110的左侧的第一栅极驱动电路GDL和位于显示面板110的右侧的第二栅极驱动电路GDR。被第一栅极驱动电路GDL占据的区域的宽度可被称为第一宽度WL，被第二栅极驱动电路GDR占据的区域的宽度可被称为第二宽度WR。电致发光显示设备100的边框的尺寸可以依照第一栅极驱动电路GDL和第二栅极驱动电路GDR的相应宽度WL和WR而改变。由于电致发光显示设备100的美观效果会随着边框变小而提升，因此有利地简化栅极驱动电路GD以减小边框。
设置在显示面板110上的多条栅极线GL可以包括多条扫描线以及多条发光信号线等等。多条扫描线和多条发光信号线是将不同类型的栅极信号传送到不同晶体管的相应栅极节点的线路。
相应地，栅极驱动电路GD包括用于向作为一种类型的栅极线GL的多条扫描线输出扫描信号的多个扫描驱动电路、以及用于向作为另一种类型的栅极线GL的多条发光信号线输出发光信号的多个发光驱动电路。
图2A是示出了根据本公开的一个例示实施例的设置在电致发光显示设备100的左侧的第一栅极驱动电路GDL的框图。图2B是示出了根据本公开的一个例示实施例的设置在电致发光显示设备100的右侧的第二栅极驱动电路GDR的框图。
显示区域DA包括多个子像素PX，并且基于每一个子像素PX显示的灰度级来显示图像。各个子像素PX连接到沿着列线设置的数据线DL以及连接到沿着像素行设置的栅极线GL。在这种情况下，位于相同的行线上的子像素PX被称为像素行PG，并且位于相同的像素行上的子像素PX共用相同的栅极线GL并且同时接收栅极信号。相应地，连接到第一条栅极线的子像素PX可被称为第一像素行，连接到第n条栅极线的子像素PX可被称为第n像素行PG(n)。当设置在显示区域DA中的像素行的数量是n时，按照与栅极信号生成电路同步的方式按顺序驱动第一像素行到第n像素行。在这种情况下，栅极驱动电路GD由与像素行数量相对应的栅极信号生成电路组成。
如上所述，显示面板110包括基于子像素PX来显示图像的显示区域DA、以及信号线和驱动器等等所在的不显示图像的非显示区域NDA。
子像素PX包括发光元件和用于控制施加于发光元件的阳极的电流量的像素电路。像素电路可以包括用于对电流量进行控制而使预定电流能够流经发光元件的驱动晶体管。发光元件在发光时段中发光，并且在发光时段之外的时段中不发光。在发光时段之外的时段，像素电路可被初始化，扫描信号可被输入像素电路，并且可以实现编程时段和像素电路补偿时段。举例来说，像素电路补偿可以是驱动晶体管的阈值电压补偿。在发光时段之外的时段，由于没有恒定地提供能以特定亮度发光的电流，因此，发光元件不应该发光。举例来说，在使发光元件不发光的方法中，在发光元件的阳极与驱动晶体管之间可以连接发光控制晶体管。发光控制晶体管连接到发光信号线，并且被发光信号生成电路输出的发光信号控制。在发光时段中，发光信号可以是导通电压，并且在发光时段之外的时段中，发光信号可以是关断电压。
用于驱动显示面板110中包含的子像素PX的栅极信号包括扫描信号和发光信号。相应地，栅极驱动电路GD可以单独包括提供扫描信号的扫描驱动电路以及提供发光信号的发光驱动电路。扫描信号通过扫描线被施加于像素行PG，并且发光信号通过发光信号线被施加于像素行PG。
如上所述，为了施加导通偏置应力以减轻电致发光显示设备100的驱动晶体管的滞后，在一个帧中，可以将初始化信号从低电平提高到高电平。因此，在一些实施例中，栅极驱动电路GD可以包括单独的用于使初始化信号摆动的栅极信号生成电路。在这种情况下，栅极驱动电路GD包括单独的使初始化信号摆动的栅极信号生成电路，以便给像素电路施加导通偏置应力，由此，栅极驱动电路GD会很复杂并且电致发光显示设备100的边框会增大。
然而，在根据本公开的一个例示实施例的电致发光显示设备100中，通过简化单独的栅极信号生成电路，可以减小边框。
相应地，如图2A和2B所示，向第n像素行PG(n)提供栅极信号且设置在显示区域DA的左侧的第一栅极驱动电路GDL可以包括奇数编号的第二扫描信号生成电路SDC2O(n)、偶数编号的第二扫描信号生成电路SDC2E(n)以及发光信号生成电路EDC(n)。
向第n像素行PG(n)提供栅极信号且设置在显示区域DA的右侧的第二栅极驱动电路GDR可以包括奇数编号的第二扫描信号生成电路SDC2O(n)、偶数编号的第二扫描信号生成电路SDC2E(n)以及第一扫描信号生成电路SDC1(n)。
使用发光信号生成电路EDC(n)的输出信号来实现用于使提供给像素电路的初始化信号摆动的初始化信号生成电路VDC(n)，由此可以简化第一栅极驱动电路GDL。在这种情况下，第一栅极驱动电路GDL的第一宽度WL可以减小数十微米。
第三扫描信号以及第一扫描信号被提供给参考图3描述的像素电路。使用第一扫描信号生成电路SDC1(n)的输出信号来实现第三扫描信号生成电路SDC3(n)，由此可以简化第二栅极驱动电路GDR。在这种情况下，第二栅极驱动电路GDR的第二宽度WR可以减小数十微米。
相应地，由于第一栅极驱动电路GDL和第二栅极驱动电路GDR的相应宽度减小了数十微米，电致发光显示设备100的边框宽度可以减小数十到数百微米。
图3是示出了根据本公开的一个例示实施例的电致发光显示设备100的像素电路的电路图。图4是提供给图3的像素电路的信号的波形图。以设置在第n像素行PG(n)上的子像素PX为例来说明图3所示的像素电路。
每一个子像素PX包括发光元件EL和像素电路，并且像素电路包括驱动晶体管T1、第二到第七晶体管T2到T7以及存储电容器Cst。
发光元件EL通过从驱动晶体管T1提供的驱动电流来发光。在发光元件EL的阳极电极与阴极电极之间形成多层的有机化合物层。有机化合物层可以包括至少一个空穴传输层和电子传输层以及发光层。这里，空穴传输层是将空穴注入或传输到发光层的层，作为示例，它可以是空穴注入层、空穴传输层以及电子阻挡层。此外，电子传输层是将电子注入或传输到发光层的层，作为示例，它可以是电子传输层、电子注入层和空穴阻挡层。发光元件EL的阳极电极连接到第四节点N4，并且发光元件EL的阴极电极连接到提供低电位驱动电压VSS的线路。
驱动晶体管T1依照源极-栅极电压Vsg来控制施加于发光元件EL的驱动电流。驱动晶体管T1可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。此外，驱动晶体管T1的源极电极连接第一节点N1，驱动晶体管T1的栅极电极连接第二节点N2，驱动晶体管T1的漏极电极连接第三节点N3。驱动晶体管T1可被称为第一晶体管。
第二晶体管T2将从数据线提供的数据电压Vdata施加于作为驱动晶体管T1的源极电极的第一节点N1。第二晶体管T2可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。第二晶体管T2包括连接到数据线的源极电极、连接到第一节点N1的漏极电极、以及连接到传送第二扫描信号Scan2(n)的第二扫描信号线的栅极电极。相应地，第二晶体管T2响应于低电平(导通电压)的第二扫描信号Scan2(n)而将从数据线提供的数据电压Vdata施加于作为驱动晶体管T1的源极电极的第一节点N1。
第三晶体管T3以二极管方式连接驱动晶体管T1的栅极电极和漏极电极。第三晶体管T3可以是n型MOSFET(NMOS)并且可以实现为氧化物薄膜晶体管，以便将关断时段的漏电流最小化。第三晶体管T3包括与第三节点N3相连的漏极电极或源极电极、与第二节点N2相连的源极电极或漏极电极、以及与传送第一扫描信号Scan1(n)的第一扫描信号线相连的栅极电极。相应地，第三晶体管T3响应于高电平(导通电压)的第一扫描信号Scan1(n)而以二极管方式连接驱动晶体管T1的栅极电极和漏极电极。
第四晶体管T4向作为驱动晶体管T1的漏极电极的第三节点N3施加初始化信号Vini(n)。第四晶体管T4可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。第四晶体管T4包括与传送初始化信号Vini(n)的初始化信号线相连的源极电极、与第三节点N3相连的漏极电极、以及与传送第三扫描信号Scan3(n)的第三扫描信号线相连的栅极电极。相应地，第四晶体管T4响应于低电平(导通电压)的第三扫描信号Scan3(n)而向作为驱动晶体管T1的漏极电极的第三节点N3施加初始化信号Vini(n)。
第五晶体管T5向作为驱动晶体管T1的源极电极的第一节点N1施加高电位驱动电压VDD。第五晶体管T5可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。第五晶体管T5包括与传送高电位驱动电压VDD的高电位驱动电压线相连的源极电极、与第一节点N1相连的漏极电极、以及与传送发光信号EM(n)的发光信号线相连的栅极电极。相应地，第五晶体管T5响应于低电平(导通电压)的发光信号EM(n)而向作为驱动晶体管T1的源极电极的第一节点N1施加高电位驱动电压VDD。
第六晶体管T6形成驱动晶体管T1与发光元件EL之间的电流路径。第六晶体管T6可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。第六晶体管T6包括与第三节点N3相连的源极电极、与第四节点N4相连的漏极电极、以及与传送发光信号EM(n)的发光信号线相连的栅极电极。第六晶体管T6响应于发光信号EM(n)而在作为第六晶体管T6的源极电极的第三节点N3与作为第六晶体管T6的漏极电极的第四节点N4之间形成电流路径。相应地，第六晶体管T6响应于低电平(导通电压)的发光信号EM(n)而在驱动晶体管T1与发光元件EL之间形成电流路径。
第七晶体管T7向作为发光元件EL的阳极电极的第四节点N4施加复位电压VAR。第七晶体管T7可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。第七晶体管T7包括与传送复位电压VAR的复位电压线相连的源极电极、与第四节点N4相连的漏极电极、以及与传送第三扫描信号Scan3(n+1)的第三扫描信号线相连的栅极电极。相应地，第七晶体管T7响应于提供给第(n+1)像素行且同时具有低电平(导通电平)的第三扫描信号Scan3(n+1)而向作为发光元件EL的阳极电极的第四节点N4施加复位电压VAR。
存储电容器Cst在一帧期间保持存储在每一个子像素PX中的数据电压Vdata。存储电容器Cst包括与第二节点N2相连的第一电极以及与传送高电位驱动电压VDD的高电位驱动电压线相连的第二电极。也就是说，存储电容器Cst的一个电极连接到驱动晶体管T1的栅极电极，存储电容器Cst的另一个电极连接到传送高电位驱动电压VDD的高电位驱动电压线。
以下将参考图3和4来描述根据本公开的一个例示实施例的电致发光显示设备100的子像素PX的驱动。
电致发光显示设备100可以在刷新帧和阳极复位帧中被分开驱动。在刷新帧中，在每一个子像素PX中对数据电压Vdata进行编程，并且发光元件EL发光。阳极复位帧可以是垂直空白帧，并且发光元件EL的阳极电极在阳极复位帧中被复位。
在根据本公开的一个例示实施例的电致发光显示设备100中，刷新帧和阳极复位帧可以包括多个导通偏置应力时段OBS(以下将其称为应力时段)。应力时段OBS是将偏置应力施加于作为驱动晶体管T1的漏极电极的第三节点N3的时段。如图4所示，在刷新帧和阳极复位帧的应力时段OBS中，初始化信号Vini(n)处于高电平，第三扫描信号Scan3(n)处于作为导通电压的低电平。
在根据本公开的一个例示实施例的电致发光显示设备100中，刷新帧可以被划分成初始化时段Initial、采样时段Sampling以及发光时段Emission。初始化时段Initial是对作为驱动晶体管T1的漏极电极的第三节点N3的电压进行初始化的时段。采样时段Sampling是对驱动晶体管T1的阈值电压Vth进行采样以及对数据电压Vdata进行编程的时段。发光时段Emission是发光元件EL依照由于驱动晶体管T1的经过编程的源极-栅极电压Vsg而产生的驱动电流发光的时段。并且，如图4所示，在刷新帧的初始化时段中，初始化信号Vini(n)处于低电平，并且第三扫描信号Scan3(n)也处于作为导通电压的低电平。此外，在采样时段中，初始化信号Vini(n)处于高电平，并且第三扫描信号Scan3(n)处于作为关断电压的高电平。在发光时段中，初始化信号Vini(n)处于低电平，并且第三扫描信号Scan3(n)处于作为关断电压的高电平。
特别地，参考图3和图4，在刷新帧和阳极复位帧的应力时段OBS中，第三扫描信号Scan3(n)处于作为导通电压的低电平。在包含多个应力时段OBS的刷新帧和阳极复位帧中，第三扫描信号Scan3(n)可以是包含多个脉冲的波形。此外，在多个应力时段OBS中，通过将初始化信号Vini(n)从低电平切换到高电平以及将初始化信号Vini(n)提供给作为驱动晶体管T1的漏极电极的第三节点N3，可以降低驱动晶体管T1的偏置应力。可以在比发光元件EL的工作电压足够高的电压范围以内选择高电平的初始化信号Vini(n)，并且高电平的初始化信号Vini(n)可以被设定成等于或低于高电位驱动电压VDD的电压。也就是说，在应力时段OBS中，可以将导通偏置应力施加于作为驱动晶体管T1的漏极电极的第三节点N3，由此降低驱动晶体管T1的源极-漏极电压Vsd。相应地，在应力时段OBS中，通过将驱动晶体管T1的沟道部分的电荷特性减至相同电压，可以减少滞后的影响。在这种情况下，在应力时段OBS中，施加于驱动晶体管T1的漏极电极的电压是相同的电压。
在根据本公开的一个例示实施例的电致发光显示设备100中，阳极复位帧可以包括阳极复位时段。在阳极复位时段中，第七晶体管T7被第(n+1)个第三扫描信号Scan3(n+1)导通，并且向第四节点N4施加复位电压VAR。也就是说，发光元件EL的阳极电极被复位到复位电压VAR。在这种情况下，复位电压VAR是等于或低于低电位驱动电压VSS的电压，并且发光元件EL可以在刷新帧和阳极复位帧中保持相同的发光特性并且防止屏幕闪烁。阳极复位时段也可以包含在刷新帧中。
此外，在阳极复位帧中，初始化信号Vini(n)可以处于高电平。高电平的第三扫描信号Scan3(n)被施加于第四晶体管T4的栅极电极，并且高电平的初始化信号Vini(n)被施加于第四晶体管T4的源极电极，由此可以减小第四晶体管T4的栅极电极与源极电极之间的电位差。相应地，在阳极复位帧中，第四晶体管T4的漏电流可以被减少或最小化。
在根据本公开的例示实施例的电致发光显示设备100中，在刷新帧的初始化时段Initial中，第一扫描信号Scan1(n)处于作为导通电压的高电平，并且第三扫描信号Scan3(n)处于作为导通电压的低电平。相应地，第三晶体管T3和第四晶体管T4导通并且将初始化信号Vini(n)施加于第三节点N3和第二节点N2。结果，驱动晶体管T1的栅极电极和漏极电极被初始化信号Vini(n)初始化。在刷新帧的初始化时段Initial中，可以在比发光元件EL的工作电压足够低的电压范围内选择低电平的初始化信号Vini(n)，并且低电平的初始化信号Vini(n)可以设置成等于或低于低电位驱动电压VSS的电压。
随后，在刷新帧的采样时段Sampling中，第一扫描信号Scan1(n)处于作为导通电压的高电平，第二扫描信号Scan2(n)处于作为导通电压的低电平。在刷新帧的采样时段Sampling中，第一扫描信号Scan1(n)处于作为导通电压的高电平，奇数编号的第二扫描信号Scan2O(n)处于作为导通电压的低电平，偶数编号的第二扫描信号Scan2E(n)处于作为导通电压的低电平。
相应地，在采样时段Sampling中，第二晶体管T2导通，并且数据电压Vdata被施加于第一节点N1。此外，由于第三晶体管T3也导通，因此驱动晶体管T1以二极管方式连接，驱动晶体管T1的栅极电极和漏极电极短路，以使驱动晶体管T1像二极管一样工作。在采样时段Sampling中，驱动晶体管T1导通，并且电流Ids在源极与漏极之间流动。由于驱动晶体管T1的栅极电极和漏极电极处于二极管连接状态，因此，由于从源极电极流向漏极电极的电流，第二节点N2的电压将会上升，直至驱动晶体管T1的栅极-源极电压Vgs变成阈值电压Vth。在采样时段Sampling中，第二节点N2的电压被充入与数据电压Vdata和驱动晶体管T1的阈值电压Vth之间的差值相对应的电压Vdata-|Vth|。
随后，在刷新帧的发光时段Emission中，发光信号EM(n)处于作为导通电压的低电平。相应地，第五晶体管T5导通，并且将高电位驱动电压VDD施加于第一节点N1。此外，第六晶体管T6也导通，由此形成第三节点N3与第四节点N4之间的电流通路。结果，通过驱动晶体管T1的源极电极和漏极电极产生的驱动电流Ioled被施加于发光元件EL。在发光时段Emission中，流经发光元件EL的驱动电流Ioled的关系式如下[等式1]。
[等式1]Ioled＝k/2(Vgs+|Vth|)2＝k/2(Vdata-VDD)2
在[等式1]中，k/2代表由驱动晶体管T1的电子迁移率、寄生电容以及沟道电容确定的比例常数。
如[等式1]所示，在驱动电流Ioled的关系式中去除了驱动晶体管T1的阈值电压Vth分量。这意味着在根据本公开的显示设备中，即使阈值电压Vth改变，驱动电流Ioled也不会改变。如上所述，无论阈值电压Vth的变化量如何，根据本公开的显示设备都可以在采样时段中对数据电压进行编程。
如上所述，在阳极复位帧和刷新帧中，发光元件EL的阳极电极被复位到复位电压VAR。
结果，在根据本公开的例示实施例的电致发光显示设备100中，发光元件EL的阳极电极可以在刷新帧和阳极复位帧中被周期性地复位。相应地，即使以低频驱动，也可以防止因为漏电流而导致的发光元件EL的阳极电极的电压持续增大，以使发光元件EL的阳极电极可以保持恒定的电压电平。相应地，即使驱动频率被切换到低频，电致发光显示设备100的亮度变化也被最小化，由此可以提高图像质量。
图5是示出了根据本公开的一个例示实施例的电致发光显示设备100的栅极驱动电路的电路图。
在一个帧中，为了给电致发光显示设备100的驱动晶体管施加导通偏置应力，并且将初始化信号从低电平提升到高电平，电致发光显示设备100可以包括由单独的用于使初始化信号摆动的栅极信号生成电路构成的栅极驱动电路GD。在这种情况下，栅极驱动电路GD的宽度可能会因为附加电路而增大，但是为了防止这种情况，可以使用发光信号生成电路。
相应地，在下文中将会描述提供发光信号EM(n)的发光信号生成电路EDC(n)以及使用发光信号生成电路EDC(n)来提供初始化信号Vini(n)的初始化信号生成电路VDC(n)。
参考图5，发光信号生成电路EDC(n)包括第一下拉单元PDE、第一上拉单元PUE、Q节点保持单元QS、Q2节点控制器Q2C以及Q节点反相器QI。
第一下拉单元PDE响应于Q节点的电压输出作为导通电压的发光信号EM(n)，第一上拉单元PUE响应于QB节点的电压输出作为关断电压的发光信号EM(n)。此外，由第一下拉单元PDE和第一上拉单元PUE决定的发光信号EM(n)被施加于第n像素行PG(n)。
Q节点保持单元QS连接在Q节点与Q2节点之间，并且充当用于防止施加于Q节点的电压突然变化的缓冲器。Q节点保持单元QS持续电连接Q节点和Q2节点。相应地，保持Q2节点的电压与Q节点的电压处于相同的状态。
Q2节点控制器Q2C是用于对Q2节点进行充电或放电的组件，并且使用起始信号EVST来向Q2节点施加导通电压或关断电压。当n是大于或等于2的自然数时，Q2节点控制器Q2C可以使用第(n-1)个发光信号生成电路EDC(n-1)的输出信号EM(n-1)作为起始信号。
Q节点反相器QI根据Q2节点控制器Q2C施加的Q2节点电压来给QB节点施加Q节点的反相电压。这里，Q节点的反相电压是与Q节点的电压相位相反的电压。
初始化信号生成电路VDC(n)包括第二上拉单元PUV、第二下拉单元PDV、QB'节点保持单元QB'S、发光信号反相器EI以及Q'节点反相器Q'I。
第二上拉单元PUV响应于Q'节点的电压输出作为高电平电压的初始化信号Vini(n)，第二下拉单元PDV响应于QB'节点的电压输出作为低电平电压的初始化信号Vini(n)。此外，由第二上拉单元PUV和第二下拉单元PDV决定的初始化信号Vini(n)被施加于第n像素行PG(n)。
QB'节点保持单元QB'S连接在QB'节点与QB'2节点之间，并且充当用于防止施加于QB'节点的电压突然变化的缓冲器。QB'节点保持单元QB'S持续电连接QB'节点和QB'2节点。相应地，保持QB'2节点的电压与QB'节点的电压处于相同的状态。
发光信号反相器EI根据发光信号生成电路EDC(n)输出的发光信号EM(n)将第一扫描信号Scan1(n)或与发光信号EM(n)反相的电压施加于Q'节点。
Q'节点反相器Q'I根据发光信号反相器EI施加的Q'节点的电压来给QB'2节点施加Q'节点的反相电压。这里，Q'节点的反相电压是与Q'节点的电压相位相反的电压。
同时，前述的关断电压可根据被施加关断电压的晶体管的类型而改变。对于p型晶体管，关断电压处于高电平，对于n型晶体管，关断电压处于低电平。此外，对于p型晶体管，导通电压处于低电平，对于n型晶体管，导通电压处于高电平。根据本公开的例示实施例的栅极信号生成电路包括n型晶体管和p型晶体管。作为栅极信号生成电路的输出信号的发光信号EM(n)和初始化信号Vini(n)被提供给包含在第n像素行PG(n)中的像素电路。以下将描述栅极信号生成电路的具体电路结构和操作。
图6是提供给图5的栅极驱动电路的信号的波形图。图7A是根据本公开的例示实施例的处于图6中的时段①、⑤和⑦的栅极驱动电路的电路图。图7B是根据本公开的例示实施例的处于图6中的时段②、④和⑥的栅极驱动电路的电路图。图7C是根据本公开的例示实施例的处于图6中的时段③的栅极驱动电路的电路图。在该示例中，栅极驱动电路特指栅极信号生成电路。
如上所述，根据本公开的例示实施例的电致发光显示设备100可以在刷新帧和阳极复位帧中被分开驱动。在关于发光信号生成电路EDC(n)和初始化信号生成电路VDC(n)的驱动的说明中，刷新帧可被划分成时段①、②、③、④和⑤，并且阳极复位帧可被划分成时段⑤、⑥和⑦。
图5、6和7A显示了发光信号生成电路EDC(n)和初始化信号生成电路VDC(n)在发光元件EL发光的时段①、⑤和⑦中的驱动。在时段①、⑤和⑦中，发光信号生成电路EDC(n)输出低电平的发光信号EM(n)，并且初始化信号生成电路VDC(n)输出低电平的初始化信号Vini(n)。
在刷新帧和阳极复位帧的时段①、⑤和⑦中，Q2节点控制器Q2C向Q2节点提供低电平电压。Q2节点控制器Q2C由时钟信号ECLK控制，并且向Q2节点提供起始信号EVST或前一行的发光信号EM(n-1)。Q2节点控制器Q2C可以实现为第一晶体管T1。第一晶体管T1可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。在这种情况下，由于起始信号EVST和时钟信号ECLK处于低电平，Q2节点控制器Q2C导通，并将低电平传送到Q2节点。并且，即使时钟信号ECLK被切换到高电平，Q2节点也会保持低电平。
在刷新帧和阳极复位帧的时段①、⑤和⑦中，Q节点保持单元QS电连接Q节点和Q2节点。Q节点保持单元QS由第一低电压VGL1控制，并且电连接Q节点和Q2节点。Q节点保持单元QS可以实现为第二晶体管T2。第二晶体管T2可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。由于第一低电压VGL1被施加于第二晶体管T2的栅极电极，因此第二晶体管T2一直保持导通状态并且电连接Q节点和Q2节点。
在刷新帧和阳极复位帧的时段①、⑤和⑦中，第一下拉单元PDE向第一输出节点EV施加第一低电压VGL1。第一下拉单元PDE由Q节点控制，并且向第一输出节点EV提供第一低电压VGL1。第一下拉单元PDE可以实现为第五晶体管T5和Q节点电容器CQ。第五晶体管T5可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。Q节点电容器CQ连接到第五晶体管T5的栅极电极和漏极电极。Q节点电容器CQ通过自举效应将第一低电压VGL1快速施加于第一输出节点EV。由于第一输出节点EV连接到提供发光信号EM(n)的线路，因此，发光信号EM(n)在时段①、⑤和⑦中是第一低电压VGL1。
同时，在刷新帧和阳极复位帧的时段①、⑤和⑦中，Q节点反相器QI将Q节点的反相电压提供给QB节点，以使QB节点变成高电平状态。Q节点反相器QI包括第三晶体管T3和第四晶体管T4。第三晶体管T3可以是n型MOSFET(NMOS)并且可以实现为氧化物薄膜晶体管，第四晶体管T4可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。第三晶体管T3被Q节点的低电平关断，第四晶体管T4被Q2节点的低电平导通。导通的第四晶体管T4向QB节点施加第一高电压VGH1。也就是说，在时段①、⑤和⑦中，Q节点处于低电平，QB节点由于Q节点反相器QI而处于高电平。
在刷新帧和阳极复位帧的时段①、⑤和⑦中，第一上拉单元PUE由QB节点控制，并且阻止第一高电压VGH1输出到第一输出节点EV。第一上拉单元PUE可以实现为第六晶体管T6和QB节点电容器CQB。第六晶体管T6可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。QB节点电容器CQB连接到第六晶体管T6的栅极电极和源极电极。第一上拉单元PUE被QB节点的第一高电压VGH1关断，并且不向第一输出节点EV施加第一高电压VGH1。
在刷新帧和阳极复位帧的时段①、⑤和⑦中，发光信号反相器EI由发光信号EM(n)控制，并且将与发光信号EM(n)反相的电压提供给Q'节点。发光信号反相器EI可以实现为第七晶体管T7和第八晶体管T8。第七晶体管T7可以是n型MOSFET(NMOS)并且可以实现为氧化物薄膜晶体管，第八晶体管T8可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。第七晶体管T7由发光信号EM(n)控制并且向Q'节点提供第一扫描信号Scan1(n)，第八晶体管T8由发光信号EM(n)控制并且向Q'节点提供第一高电压VGH1。在时段①、⑤和⑦中，发光信号EM(n)是第一低电压VGL1，并且第一扫描信号Scan1(n)处于低电平，由此关断第七晶体管T7并且导通第八晶体管T8。相应地，发光信号反相器EI将与第一低电压VGL1的发光信号EM(n)反相的第一高电压VGH1提供给Q'节点。
在刷新帧和阳极复位帧的时段①、⑤和⑦中，第二上拉单元PUV由Q'节点控制，并且阻止第二高电压VGH2输出到第二输出节点DV。第二上拉单元PUV可以实现为第十二晶体管T12和Q'节点电容器CQ'。第十二晶体管T12可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。Q'节点电容器CQ'连接到第十二晶体管T12的栅极电极和源极电极。第二上拉单元PUV被Q'节点的第一高电压VGH1关断，并且不向第二输出节点DV施加第二高电压VGH2。
在刷新帧和阳极复位帧的时段①、⑤和⑦中，由于Q'节点反相器Q'I将Q'节点的反相电压提供给QB'2节点，因此QB'2节点变成低电平状态。Q'节点反相器Q'I包括第九晶体管T9和第十晶体管T10。第九晶体管T9可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管，第十晶体管T10可以是n型MOSFET(NMOS)并且可以实现为氧化物薄膜晶体管。第九晶体管T9被Q'节点的第一高电压VGH1关断，并且第十晶体管T10被Q'节点的第一高电压VGH1导通。导通的第十晶体管T10向QB'2节点施加第一低电压VGL1。也就是说，在时段①、⑤和⑦中，Q'节点处于高电平(或第一高电压VGH1)，QB'2节点由于Q'节点反相器Q'I而处于低电平(或第一低电压VGL1)。
在刷新帧和阳极复位帧的时段①、⑤和⑦中，QB'节点保持单元QB'S电连接QB'节点和QB'2节点。QB'节点保持单元QB'S由第一低电压VGL1控制，并且电连接QB'节点和QB'2节点。QB'节点保持单元QB'S可以实现为第十一晶体管T11。第十一晶体管T11可以是p型MOSFET(PMOS)并且可以实现为低温多晶硅(LTPS)薄膜晶体管。由于第一低电压VGL1被提供给第十一晶体管T11的栅极电极，因此第十一晶体管T11始终保持导通状态，并且电连接QB'节点和QB'2节点。由于QB'2节点在时段①、⑤和⑦中由于Q'节点反相器Q'I而处于第一低电压VGL1的状态，因此，QB'节点由于QB'节点保持单元QB'S也变成第一低电压VGL1。
在刷新帧和阳极复位帧的时段①、⑤和⑦中，第二下拉单元PDV向第二输出节点DV施加第二低电压VGL2。第二下拉单元PDV由QB'节点控制，并且向第二输出节点DV提供第二低电压VGL2。第二下拉单元PDV可以实现为第十三晶体管T13和QB'节点电容器CQB'。第十三晶体管T13可以是p型MOSFET(PMOS)并且实现为低温多晶硅(LTPS)薄膜晶体管。QB'节点电容器CQB'连接到第十三晶体管T13的栅极电极和漏极电极。QB'节点电容器CQB'通过自举效应将第二低电压VGL2快速施加于第二输出节点DV。由于第二输出节点DV连接到提供初始化信号Vini(n)的线路，因此，初始化信号Vini(n)在时段①、⑤和⑦中是第二低电压VGL2。
第一低电压VGL1和第一高电压VGH1分别用作驱动栅极驱动电路的驱动电压，并且可以被称为低电平和高电平。另一方面，第二低电压VGL2和第二高电压VGH2分别是与第一低电压VGL1和第一高电压VGH1不同的电压，并用作实现初始化信号Vini(n)的电压。相应地，第二高电压VGH2低于第一高电压VGH1，并且是与黑电压的电平相似的电压，以便对晶体管的导通偏置应力产生影响。此外，第二低电压VGL2高于第一低电压VGL1，并且是与低电位驱动电压VSS的电平相似的电压。
图5、6和7B显示了发光信号生成电路EDC(n)和初始化信号生成电路VDC(n)在时段②、④和⑥中的驱动。在时段②、④和和⑥中，导通偏置电压被施加于驱动晶体管。在时段②、④和⑥中，发光信号生成电路EDC(n)输出高电平的发光信号EM(n)，初始化信号生成电路VDC(n)输出高电平的初始化信号Vini(n)。
在刷新帧和阳极复位帧的时段②、④和⑥中，Q2节点控制器Q2C向Q2节点提供高电平电压。Q2节点控制器Q2C由时钟信号ECLK控制，并且向Q2节点提供起始信号EVST或是前一行的发光信号EM(n-1)。在这种情况下，由于时钟信号ECLK处于低电平且起始信号EVST处于高电平，因此Q2节点控制器Q2C导通并且向Q2节点传送高电平。
即使在刷新帧和阳极复位帧的时段②、④和⑥中，Q节点保持单元QS也会电连接Q节点和Q2节点。
在刷新帧和阳极复位帧的时段②、④和⑥中，第一下拉单元PDE由Q节点控制，并且阻止第一低电压VGL1输出。第一下拉单元PDE被Q节点的高电平电压关断，并且不向第一输出节点EV施加第一低电压VGL1。
同时，在刷新帧和阳极复位帧的时段②、④和⑥中，由于Q节点反相器QI将Q节点的反相电压提供给QB节点，因此，QB节点变成低电平状态。构成Q节点反相器QI的第三晶体管T3被Q节点的高电平导通，第四晶体管T4被Q2节点的高电平关断。导通的第三晶体管T3向QB节点施加第一低电压VGL1。也就是说，在时段②、④和⑥中，Q节点处于高电平，QB节点由于Q节点反相器QI变成低电平。
在刷新帧和阳极复位帧的时段②、④和⑥中，第一上拉单元PUE由QB节点控制，并且向第一输出节点EV传送第一高电压VGH1。构成第一上拉单元PUE的第六晶体管T6被QB节点的第一低电压VGL1导通，并且向第一输出节点EV施加第一高电压VGH1。QB节点电容器CQB通过自举效应将第一高电压VGH1快速施加于第一输出节点EV，并且将QB节点的电压保持在第一低电压VGL1。由于第一输出节点EV连接到提供发光信号EM(n)的线路，因此，发光信号EM(n)在时段②、④和⑥中是第一高电压VGH1。
在刷新帧和阳极复位帧的时段②、④和⑥中，发光信号反相器EI由发光信号EM(n)控制，并且将第一扫描信号Scan1(n)提供给Q'节点。构成发光信号反相器EI的第七晶体管T7被发光信号EM(n)的第一高电压VGH1导通，并且向Q'节点提供第一扫描信号Scan1(n)，第八晶体管T8被发光信号EM(n)的第一高电压VGH1关断。由于第一扫描信号Scan1(n)在时段②、④和⑥中是低电平电压，因此，发光信号反相器EI将低电平电压的第一扫描信号Scan1(n)提供到Q'节点。
在刷新帧和阳极复位帧的时段②、④和⑥中，第二上拉单元PUV由Q'节点控制，并且向第二输出节点DV传送第二高电压VGH2。构成第二上拉单元PUV的第十二晶体管T12被Q'节点的低电平电压导通，并且向第二输出节点DV施加第二高电压VGH2。Q'节点电容器CQ'可以通过自举效应快速将第二高电压VGH2施加于第二输出节点DV，并且可以将Q'节点的电压保持在低电平电压。由于第二输出节点DV连接到提供初始化信号Vini(n)的线路，因此，初始化信号Vini(n)在时段②、④和⑥中是第二高电压VGH2。
在刷新帧和阳极复位帧的时段②、④和⑥中，由于Q'节点反相器Q'I将Q'节点的反相电压提供给QB'2节点，因此QB'2节点变成高电平状态。构成Q'节点反相器Q'I的第九晶体管T9被Q'节点的低电平电压导通，并且向QB'2节点施加第二高电压VGH2，第十晶体管T10被Q'节点的低电平电压关断。也就是说，在时段②、④和⑥中，Q'节点处于低电平，QB'2节点由于Q'节点反相器Q'I变成第二高电压VGH2。
即使在刷新帧和阳极复位帧的时段②、④和⑥中，QB'节点保持单元QB'S也会电连接QB'节点和QB'2节点。由于QB'2节点通过Q'节点反相器Q'I而处于第二高电压VGH2的状态，因此，QB'节点也通过QB'节点保持单元QB'S变成第二高电压VGH2。
在刷新帧和阳极复位帧的时段②、④和⑥中，第二下拉单元PDV阻止第二低电压VGL2输出。构成第二下拉单元PDV的第十三晶体管T13被QB'节点的第二高电压VGH2关断，并且不向第二输出节点DV施加第二低电压VGL2。
图5、6和7C显示了发光信号生成电路EDC(n)和初始化信号生成电路VDC(n)在对驱动晶体管的栅极电极和漏极电极进行初始化的时段③中的驱动。在时段③中，发光信号生成电路EDC(n)输出高电平的发光信号EM(n)，并且初始化信号生成电路VDC(n)输出低电平的初始化信号Vini(n)。
在刷新帧和阳极复位帧的时段③中，Q2节点控制器Q2C保持在时段②中施加于Q2节点的高电平电压。并且，由于Q节点保持单元QS电连接Q节点和Q2节点，因此Q2节点也处于高电平。
在刷新帧和阳极复位帧的时段③中，第一下拉单元PDE被Q节点的高电平电压关断，并且不向第一输出节点EV施加第一低电压VGL1。
在刷新帧和阳极复位帧的时段③中，由于Q节点反相器QI将Q节点的反相电压提供给QB节点，因此，QB节点变成低电平状态。构成Q节点反相器QI的第三晶体管T3被Q节点的高电平导通，并且第四晶体管T4被Q2节点的高电平关断。导通的第三晶体管T3向QB节点施加第一低电压VGL1。也就是说，在时段③中，Q节点处于高电平，QB节点由于Q节点反相器QI变成低电平。
在刷新帧和阳极复位帧的时段③中，第一上拉单元PUE由QB节点控制，并且向第一输出节点EV传送第一高电压VGH1。构成第一上拉单元PUE的第六晶体管T6被QB节点的第一低电压VGL1导通，并且向第一输出节点EV施加第一高电压VGH1。QB节点电容器CQB保持QB节点处于第一低电压VGL1，并且持续地向第一输出节点EV施加第一高电压VGH1。由于第一输出节点EV连接到提供发光信号EM(n)的线路，因此，发光信号EM(n)在时段③中是第一高电压VGH1。
在刷新帧和阳极复位帧的时段③中，发光信号反相器EI由发光信号EM(n)控制，并且将第一扫描信号Scan1(n)提供给Q'节点。构成发光信号反相器EI的第七晶体管T7被发光信号EM(n)的第一高电压VGH1导通，并且向Q'节点提供第一扫描信号Scan1(n)，第八晶体管T8被发光信号EM(n)的第一高电压VGH1关断。在时段③中，由于发光信号EM(n)是第一高电压VGH1，因此第七晶体管T7导通，第八晶体管T8关断。并且，第一扫描信号Scan1(n)处于高电平。相应地，发光信号反相器EI向Q'节点提供高电平的第一扫描信号Scan1(n)。
在刷新帧和阳极复位帧的时段③中，第二上拉单元PUV由Q'节点控制，并且阻止第二高电压VGH2输出到第二输出节点DV。构成第二上拉单元PUV的第十二晶体管T12被Q'节点的高电平电压关断，并且不向第二输出节点DV施加第二高电压VGH2。
在刷新帧和阳极复位帧的时段③中，由于Q'节点反相器Q'I将Q'节点的反相电压提供给QB'2节点，因此，QB'2节点变成低电平状态。构成Q'节点反相器Q'I的第九晶体管T9被Q'节点的高电平电压关断，第十晶体管T10被Q'节点的高电平电压导通。导通的第十晶体管T10向QB'2节点施加第一低电压VGL1。也就是说，在时段③中，Q'节点处于高电平，QB'2节点由于Q'节点反相器Q'I变成第一低电压VGL1。
即使在刷新帧和阳极复位帧的时段③中，QB'节点保持单元QB'S也会电连接QB'节点和QB'2节点。由于QB'2节点在时段③中通过Q'节点反相器Q'I而处于第一低电压VGL1的状态，因此，QB'节点也由于QB'节点保持单元QB'S变成第一低电压VGL1。
在刷新帧和阳极复位帧的时段③中，第二下拉单元PDV向第二输出节点DV施加第二低电压VGL2。第二下拉单元PDV由QB'节点控制，并且向第二输出节点DV提供第二低电压VGL2。构成第二下拉单元PDV的第十三晶体管T13导通，并且向第二输出节点DV提供第二低电压VGL2。此外，QB'节点电容器CQB'通过自举效应将第二低电压VGL2快速施加于第二输出节点DV，并且保持QB'节点的电压处于第一低电压VGL1。由于第二输出节点DV连接到提供初始化信号Vini(n)的线路，因此，初始化信号Vini(n)在时段③中是第二低电压VGL2。
本公开的实施例还可以如下所述：
根据本公开的一个方面，提供了一种电致发光显示设备。所述电致发光显示设备包括由多个晶体管实现的像素电路、以及向所述像素电路提供扫描信号、初始化信号和发光信号的栅极驱动电路。所述栅极驱动电路包括：向所述多个晶体管中的至少一个晶体管的栅极电极提供所述扫描信号的扫描信号生成电路；向所述多个晶体管中的至少一个晶体管的源极电极或漏极电极提供所述初始化信号的初始化信号生成电路；以及向所述多个晶体管中的至少一个晶体管的栅极电极提供所述发光信号的发光信号生成电路。所述初始化信号生成电路接收所述扫描信号生成电路的输出信号和所述发光信号生成电路的输出信号。所述初始化信号生成电路和所述发光信号生成电路包括n型晶体管和p型晶体管。
所述发光信号生成电路可以包括由Q节点控制的第一下拉单元和由QB节点控制的第一上拉单元，所述QB节点可以耦接到Q节点反相器，所述Q节点反相器将所述Q节点的反相电压提供到所述QB节点。
所述初始化信号生成电路可以包括由Q'节点控制的第二上拉单元和由QB'节点控制的第二下拉单元，所述QB'节点耦接到Q'节点反相器，所述Q'节点反相器将所述Q'节点的反相电压提供到所述QB'节点。所述Q'节点反相器与发光信号反相器耦接，所述发光信号反相器将所述扫描信号生成电路的输出信号或与所述发光信号生成电路的输出信号反相的电压提供到所述Q'节点。
所述多个晶体管可以包括至少一个n型晶体管和至少一个p型晶体管。
所述扫描信号生成电路可以耦接到所述至少一个n型晶体管的栅极电极。
所述发光信号生成电路可以耦接到所述至少一个p型晶体管的栅极电极。
所述初始化信号生成电路可以耦接到除了耦接到所述发光信号生成电路的所述p型晶体管之外的其它p型晶体管的源极电极或漏极电极。
所述初始化信号可以是在一个帧内在高电平与低电平之间摆动的信号。
所述电致发光显示设备可以进一步包括多个像素行，每一个像素行包括多个像素电路。所述栅极驱动电路可以包括第一栅极驱动电路和第二栅极驱动电路。所述第一栅极驱动电路可以包括：第一扫描信号生成电路，提供用于对驱动晶体管的阈值电压进行采样的扫描信号；第二扫描信号生成电路，提供用于控制施加于所述像素电路的数据电压的扫描信号；以及第三扫描信号生成电路，提供用于控制提供给所述像素电路的所述初始化信号的扫描信号。所述第二栅极驱动电路可以包括：所述发光信号生成电路；所述第二扫描信号生成电路；以及所述初始化信号生成电路。所述第一栅极驱动电路和所述第二栅极驱动电路可以共用耦接到一个像素行中的奇数编号的像素电路的所述第二扫描信号生成电路以及耦接到一个像素行中的偶数编号的像素电路的所述第二扫描信号生成电路。
根据本公开的另一个方面，提供了一种栅极驱动电路。所述栅极驱动电路包括：由Q节点控制的第一下拉单元；由QB节点控制的第一上拉单元；由Q'节点控制的第二上拉单元；由QB'节点控制的第二下拉单元；Q节点反相器，电连接到所述Q节点和所述QB节点，以将所述Q节点的反相电压提供到所述QB节点；Q'节点反相器，电连接到所述Q'节点和所述QB'节点，以将所述Q'节点的反相电压提供到所述QB'节点；以及发光信号反相器，电连接到所述Q'节点，以将扫描信号或与发光信号反相的电压提供到所述Q'节点。所述第一下拉单元和所述第一上拉单元输出所述发光信号。所述第二上拉单元和所述第二下拉单元输出初始化信号。
所述第一下拉单元可以耦接到提供第一低电压的线路。所述第一上拉单元可以耦接到提供第一高电压的线路。所述第二上拉单元可以耦接到提供第二高电压的线路。所述第二下拉单元可以耦接到提供第二低电压的线路。
所述栅极驱动电路可以进一步包括将所述Q节点反相器电连接到所述Q节点的Q节点保持单元。
所述Q节点保持单元可以由耦接到所述第一下拉单元的线路提供的所述第一低电压控制，并且电连接所述Q节点和Q2节点。所述Q节点反相器可以包括由所述Q节点控制的n型晶体管以及由所述Q2节点控制的p型晶体管。
所述栅极驱动电路可以进一步包括耦接到所述Q2节点的Q2节点控制器，所述Q2节点控制器可以由时钟信号控制，并且可以向所述Q2节点提供起始信号或从前一行输出的发光信号。
所述栅极驱动电路可以进一步包括将所述Q'节点反相器电连接到所述QB'节点的QB'节点保持单元。
所述Q'节点反相器可以由所述Q'节点控制，并且可以包括耦接在QB'2节点的n型晶体管和p型晶体管。所述n型晶体管可以耦接到提供所述第一低电压的线路，并且所述p型晶体管可以耦接到提供所述第二高电压的线路。
所述QB'节点保持单元可以由耦接到所述n型晶体管的线路提供的所述第一低电压控制，并且可以电连接所述QB'节点和所述QB'2节点。
所述栅极驱动电路可以进一步包括用于输出所述扫描信号的扫描信号生成电路。所述发光信号反相器可以包括由所述发光信号控制的n型晶体管和p型晶体管。
所述第一下拉单元、所述第一上拉单元、所述第二上拉单元和所述第二下拉单元中的每一个可以包括p型晶体管、以及耦接所述p型晶体管的栅极电极和所述p型晶体管的漏极电极或源极电极的电容器。
所述第二高电压可以低于所述第一高电压。所述第二低电压可以高于所述第一低电压。
虽然参考附图详细描述了本公开的例示实施例，但是本公开并不局限于此，并且可以在不脱离本公开的技术构思的情况下以多种不同的形式实施。因此，本公开的例示实施例仅仅出于说明目的而提供，其目的并不是对本公开的技术构思进行限制。本公开的技术构思的范围并不局限于此。由此应该理解，上述例示实施例在所有方面都是示例性的，并且不对本公开构成限制。本公开的保护范围应该基于附加权利要求来解释，并且处于其等同范围以内的所有技术构思都应该被理解成落入本发明的保护范围以内。

Claims (20)

1.一种电致发光显示设备，包括：
由多个晶体管实现的像素电路以及向所述像素电路提供扫描信号、初始化信号和发光信号的栅极驱动电路，
其中所述栅极驱动电路包括：
扫描信号生成电路，向所述多个晶体管中的至少一个晶体管的栅极电极提供所述扫描信号；
初始化信号生成电路，向所述多个晶体管中的至少一个晶体管的源极电极或漏极电极提供所述初始化信号；以及
发光信号生成电路，向所述多个晶体管中的至少一个晶体管的栅极电极提供所述发光信号，
其中所述初始化信号生成电路接收所述扫描信号生成电路的输出信号和所述发光信号生成电路的输出信号，
其中所述初始化信号生成电路和所述发光信号生成电路包括n型晶体管和p型晶体管。
2.如权利要求1所述的电致发光显示设备，其中所述发光信号生成电路包括由Q节点控制的第一下拉单元和由QB节点控制的第一上拉单元，
其中所述QB节点耦接到Q节点反相器，所述Q节点反相器将所述Q节点的反相电压提供到所述QB节点。
3.如权利要求1所述的电致发光显示设备，其中所述初始化信号生成电路包括由Q'节点控制的第二上拉单元和由QB'节点控制的第二下拉单元，
其中所述QB'节点耦接到Q'节点反相器，所述Q'节点反相器将所述Q'节点的反相电压提供到所述QB'节点，
其中所述Q'节点反相器耦接到发光信号反相器，所述发光信号反相器将所述扫描信号生成电路的输出信号或与所述发光信号生成电路的输出信号反相的电压提供到所述Q'节点。
4.如权利要求1所述的电致发光显示设备，其中所述多个晶体管包括至少一个n型晶体管和至少一个p型晶体管。
5.如权利要求4所述的电致发光显示设备，其中所述扫描信号生成电路耦接到所述至少一个n型晶体管的栅极电极。
6.如权利要求4所述的电致发光显示设备，其中所述发光信号生成电路耦接到所述至少一个p型晶体管的栅极电极。
7.如权利要求4所述的电致发光显示设备，其中所述初始化信号生成电路耦接到除了耦接到所述发光信号生成电路的所述p型晶体管之外的其它p型晶体管的源极电极或漏极电极。
8.如权利要求1所述的电致发光显示设备，其中所述初始化信号是在一个帧内在高电平与低电平之间摆动的信号。
9.如权利要求1所述的电致发光显示设备，进一步包括：
多个像素行，每一个像素行包括多个像素电路，
其中所述栅极驱动电路包括第一栅极驱动电路和第二栅极驱动电路，
其中所述第一栅极驱动电路包括：
第一扫描信号生成电路，提供用于对驱动晶体管的阈值电压进行采样的扫描信号；
第二扫描信号生成电路，提供用于控制施加于所述像素电路的数据电压的扫描信号；以及
第三扫描信号生成电路，提供用于控制提供给所述像素电路的所述初始化信号的扫描信号，
其中所述第二栅极驱动电路包括：
所述发光信号生成电路；
所述第二扫描信号生成电路；以及
所述初始化信号生成电路，
其中所述第一栅极驱动电路和所述第二栅极驱动电路共用耦接到一个像素行中的奇数编号的像素电路的所述第二扫描信号生成电路以及耦接到一个像素行中的偶数编号的像素电路的所述第二扫描信号生成电路。
10.一种栅极驱动电路，包括：
由Q节点控制的第一下拉单元；
由QB节点控制的第一上拉单元；
由Q'节点控制的第二上拉单元；
由QB'节点控制的第二下拉单元；
Q节点反相器，电连接到所述Q节点和所述QB节点，以将所述Q节点的反相电压提供到所述QB节点；
Q'节点反相器，电连接到所述Q'节点和所述QB'节点，以将所述Q'节点的反相电压提供到所述QB'节点；以及
发光信号反相器，电连接到所述Q'节点，以将扫描信号或与发光信号反相的电压提供到所述Q'节点，
其中所述第一下拉单元和所述第一上拉单元输出所述发光信号，
其中所述第二上拉单元和所述第二下拉单元输出初始化信号。
11.如权利要求10所述的栅极驱动电路，其中所述第一下拉单元耦接到提供第一低电压的线路，
其中所述第一上拉单元耦接到提供第一高电压的线路，
其中所述第二上拉单元耦接到提供第二高电压的线路，
其中所述第二下拉单元耦接到提供第二低电压的线路。
12.如权利要求11所述的栅极驱动电路，进一步包括：
将所述Q节点反相器电连接到所述Q节点的Q节点保持单元。
13.如权利要求12所述的栅极驱动电路，其中所述Q节点保持单元由耦接到所述第一下拉单元的线路提供的所述第一低电压控制，并且电连接所述Q节点和Q2节点，
其中所述Q节点反相器包括由所述Q节点控制的n型晶体管和由所述Q2节点控制的p型晶体管。
14.如权利要求13所述的栅极驱动电路，进一步包括：
耦接到所述Q2节点的Q2节点控制器，
其中所述Q2节点控制器由时钟信号控制，并且向所述Q2节点提供起始信号或从前一行输出的发光信号。
15.如权利要求11所述的栅极驱动电路，进一步包括：
将所述Q'节点反相器电连接到所述QB'节点的QB'节点保持单元。
16.如权利要求15所述的栅极驱动电路，
其中所述Q'节点反相器由所述Q'节点控制，并且包括耦接在QB'2节点的n型晶体管和p型晶体管，
其中所述n型晶体管耦接到提供所述第一低电压的线路，所述p型晶体管耦接到提供所述第二高电压的线路。
17.如权利要求16所述的栅极驱动电路，其中所述QB'节点保持单元由耦接到所述n型晶体管的线路提供的所述第一低电压控制，并且电连接所述QB'节点和所述QB'2节点。
18.如权利要求10所述的栅极驱动电路，进一步包括：
用于输出所述扫描信号的扫描信号生成电路，
其中所述发光信号反相器包括由所述发光信号控制的n型晶体管和p型晶体管。
19.如权利要求10所述的栅极驱动电路，其中所述第一下拉单元、所述第一上拉单元、所述第二上拉单元和第二下拉单元中的每一个包括p型晶体管、以及耦接所述p型晶体管的栅极电极和所述p型晶体管的漏极电极或源极电极的电容器。
20.如权利要求11所述的栅极驱动电路，其中所述第二高电压低于所述第一高电压，并且所述第二低电压高于所述第一低电压。
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