CN108877720A - 栅极驱动电路、显示装置及驱动方法 - Google Patents

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Abstract

一种栅极驱动电路、显示装置及驱动方法。该栅极驱动电路包括扫描信号发生电路和N级输出控制电路。扫描信号发生电路包括2N级第一输出端，且配置为按照预定周期在2N级第一输出端按照预定顺序输出扫描脉冲信号；N级输出控制电路的每个包括输入端、第一控制端、第二控制端、第二输出端、与输入端和第二输出端连接的自举电路，且配置为在第一控制端接收的第一控制信号、输入端接收的输入信号、第二控制端接收的第二控制信号的控制下对自举电路进行控制，以在第二输出端输出脉冲电平变化的输出脉冲信号。该栅极驱动电路可以减弱栅极扫描信号的变化对输入至像素电极上的数据信号的影响，从而提高显示面板的显示质量。

Description

栅极驱动电路、显示装置及驱动方法
技术领域
本发明的实施例涉及一种栅极驱动电路、显示装置及驱动方法。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号(扫描信号)，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现显示面板的窄边框设计，并且可以降低显示面板的生产成本。
发明内容
本公开至少一实施例提供一种一种栅极驱动电路，包括扫描信号发生电路和N级输出控制电路。所述扫描信号发生电路包括2N级第一输出端，且配置为按照预定周期在所述2N级第一输出端按照预定顺序输出扫描脉冲信号；所述N级输出控制电路的每个包括输入端、第一控制端、第二控制端、第二输出端、与所述输入端和所述第二输出端连接的自举电路，且配置为在所述第一控制端接收的第一控制信号、所述输入端接收的输入信号、所述第二控制端接收的第二控制信号的控制下对所述自举电路进行控制，以在所述第二输出端输出脉冲电平变化的输出脉冲信号；其中，第m级输出控制电路的第一控制端与第2m-1级第一输出端连接以接收所述第2m-1级第一输出端的扫描脉冲信号作为所述第一控制信号，所述第m级输出控制电路的输入端与第2m级第一输出端连接以接收所述第2m级第一输出端的扫描脉冲信号作为所述输入信号，所述第m级输出控制电路的第二控制端与第2m+1级第一输出端连接以接收所述第2m+1级第一输出端的扫描脉冲信号作为所述第二控制信号；N为大于2的整数，m为大于等于1且小于N的整数。
例如，在本公开一实施例提供的栅极驱动电路中，所述N级输出控制电路的每个还包括第三控制端，且还配置为在所述第三控制端接收的第三控制信号的控制下对所述自举电路进行控制。所述第m级输出控制电路的第三控制端和第2m+i级第一输出端连接以接收所述第2m+i级第一输出端的扫描脉冲信号作为所述第三控制信号，其中，所述第2m+1级第一输出端输出的扫描脉冲信号的脉冲与所述第2m+i级第一输出端输出的扫描脉冲信号的脉冲在时间上连续，其中i为大于2的整数。
例如，在本公开一实施例提供的栅极驱动电路中，所述N级输出控制电路的每个还包括第一输出控制子电路、第二输出控制子电路和第三输出控制子电路。所述第一输出控制子电路与所述第一控制端、第一电压端以及所述第二输出端连接，且配置为在所述第一控制端接收的所述第一控制信号的控制下对所述自举电路进行控制；所述第二输出控制子电路与所述第二控制端、所述第一电压端以及所述第二输出端连接，且配置为在所述第二控制端接收的所述第二控制信号的控制下对所述自举电路进行控制；所述第三输出控制子电路与所述第三控制端、第二电压端以及所述第二输出端连接，且配置为在所述第三控制端接收的所述第三控制信号的控制下对所述自举电路进行控制。
例如，在本公开一实施例提供的栅极驱动电路中，所述第一输出控制子电路包括第一晶体管，所述第二输出控制子电路包括第二晶体管，所述第三输出控制子电路包括第三晶体管。所述第一晶体管的栅极和所述第一控制端连接以接收所述第一控制信号，所述第一晶体管的第一极和所述第一电压端连接以接收第一电压，所述第一晶体管的第二极和所述第二输出端连接；所述第二晶体管的栅极和所述第二控制端连接以接收所述第二控制信号，所述第二晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第二晶体管的第二极和所述第二输出端连接；所述第三晶体管的栅极和所述第三控制端连接以接收所述第三控制信号，所述第三晶体管的第一极和所述第二电压端连接以接收第二电压，所述第三晶体管的第二极和所述第二输出端连接。
例如，在本公开一实施例提供的栅极驱动电路中，所述N级输出控制电路的每个还包括第一输出控制子电路、第二输出控制子电路和第三输出控制子电路。所述第一输出控制子电路与所述第一控制端、第一电压端以及所述第二输出端连接，且配置为在所述第一控制端接收的所述第一控制信号的控制下对所述自举电路进行控制；所述第二输出控制子电路与所述第二控制端、所述第一电压端以及所述第二输出端连接，且配置为在所述第二控制端接收的所述第二控制信号的控制下对所述自举电路进行控制；所述第三输出控制子电路与所述第二控制端、第二电压端以及所述第二输出端连接，且配置为在所述第二控制端接收的所述第二控制信号的控制下对所述自举电路进行控制。
例如，在本公开一实施例提供的栅极驱动电路中，所述第一输出控制子电路包括第一晶体管，所述第二输出控制子电路包括第二晶体管，所述第三输出控制子电路包括第三晶体管。所述第一晶体管的栅极和所述第一控制端连接以接收所述第一控制信号，所述第一晶体管的第一极和所述第一电压端连接以接收第一电压，所述第一晶体管的第二极和所述第二输出端连接；所述第二晶体管的栅极和所述第二控制端连接以接收所述第二控制信号，所述第二晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第二晶体管的第二极和所述第二输出端连接；所述第三晶体管的栅极和所述第二控制端连接以接收所述第二控制信号，所述第三晶体管的第一极和所述第二电压端连接以接收第二电压，所述第三晶体管的第二极和所述第二输出端连接，其中，所述第二晶体管的类型与所述第三晶体管的类型相反。
例如，在本公开一实施例提供的栅极驱动电路中，所述第一输出控制子电路包括第一晶体管，所述第二输出控制子电路包括第二晶体管所述第三输出控制子电路包括第三晶体管和反相器。所述第一晶体管的栅极和所述第一控制端连接以接收所述第一控制信号，所述第一晶体管的第一极和所述第一电压端连接以接收第一电压，所述第一晶体管的第二极和所述第二输出端连接；所述第二晶体管的栅极和所述第二控制端连接以接收所述第二控制信号，所述第二晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第二晶体管的第二极和所述第二输出端连接；所述第三晶体管的栅极和所述反相器连接，所述第三晶体管的第一极和所述第二电压端连接以接收第二电压，所述第三晶体管的第二极和所述第二输出端连接，所述反相器与所述第二控制端和所述第三晶体管的栅极连接，且配置为将所述第二控制端接收的所述第二控制信号的电平反向输出至所述第三晶体管的栅极，其中，所述第二晶体管类型与所述第三晶体管的类型相同。
例如，在本公开一实施例提供的栅极驱动电路中，所述自举电路包括第一电容。所述第一电容的第一极和所述输入端连接以接收所述输入信号，所述第一电容的第二极和所述第二输出端连接。
例如，在本公开一实施例提供的栅极驱动电路中，所述扫描信号发生电路包括2N个级联的移位寄存器单元，每个所述移位寄存器单元包括一个所述第一输出端。
例如，在本公开一实施例提供的栅极驱动电路中，所述移位寄存器单元为GOA移位寄存器单元。
例如，本公开一实施例提供的栅极驱动电路，还包括第一电压线和第二电压线。所述第一电压线与所述第一电压端连接，且配置为提供第一电压；所述第二电压线与所述第二电压端连接，且配置为提供第二电压。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的栅极驱动电路。
本公开至少一实施例还提供一种栅极驱动电路的驱动方法，包括：第一阶段，所述第2m-1级第一输出端的扫描脉冲信号为脉冲电平，第m级第二输出端输出的所述输出脉冲信号的脉冲电平为第二电平；第二阶段，所述第2m-1级和所述第2m级第一输出端的扫描脉冲信号为所述脉冲电平，所述第m级第二输出端输出的所述输出脉冲信号的脉冲电平为第一电平；第三阶段，所述第2m级和所述第2m+1级第一输出端的扫描脉冲信号为脉冲电平，所述第m级第二输出端输出的所述输出脉冲信号的脉冲电平为所述第一电平；第四阶段，所述第2m级第一输出端的扫描脉冲信号为水平电平且所述第2m+1级第一输出端的扫描脉冲信号为脉冲电平，所述第m级第二输出端输出的所述输出脉冲信号的脉冲电平为所述第二电平；第五阶段，所述第2m+1级第一输出端的扫描脉冲信号为水平电平，所述第m级第二输出端输出的所述输出脉冲信号的脉冲电平为第三电平。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1A为栅信号对数据信号进行拉动的波形示意图；
图1B为对栅信号进行削角之后的波形示意图；
图2为本公开一实施例提供的一种栅极驱动电路的示意图；
图3A为本公开一实施例提供的一种输出控制电路的示意图；
图3B为本公开一实施例提供的另一种输出控制电路的示意图；
图4A为图3A中所示的电平转换电路的一种具体实现示例的电路示意图；
图4B为图3B中所示的电平转换电路的一种具体实现示例的电路示意图；
图4C为图3B中所示的电平转换电路的另一种具体实现示例的电路示意图；
图5A为本公开一实施例提供的一种移位寄存器单元的示意图；
图5B为本公开一实施例提供的另一种移位寄存器单元的示意图；
图6为图5B中所示的移位寄存器单元的电路示意图；
图7A为本公开一实施例提供的一种栅极驱动电路的示意图；
图7B对应于图7A中所示的栅极驱动电路工作时的信号时序图；
图8A为本公开一实施例提供的另一种栅极驱动电路的示意图；
图8B为对应于图8A中所示的栅极驱动电路工作时的信号时序图；以及
图9为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。
在目前的显示技术中，可以通过栅极驱动电路实现对每行像素的独立控制。由于栅极驱动电路的结构和制作工艺的影响，会不可避免地产生寄生电容，这就使得施加至像素电极上的信号(例如数据信号Vdata)容易受到栅极扫描信号的影响而出现拉动现象。图1A为栅极扫描信号对数据信号产生拉动后的波形图。如图1A所示，在栅极扫描信号Vgate发生变化(例如，电平由高变低或由低变高)时，会对数据信号Vdata产生拉动电压△Vp。由于显示图像受施加在像素电极上的数据电压的控制，因此，该数据信号的拉动会直接导致显示图像(例如显示亮度)的变化，例如会产生残像、闪烁等不良现象，严重影响了显示品质，影响了用户的观感体验。
例如，在采用集成电路驱动芯片(G-IC)对显示面板进行驱动时，G-IC通常通过对其输出的栅极扫描信号进行削角控制以减小该栅极扫描信号的变化对施加至像素电极上的数据信号产生的拉动影响。图1B为对栅极扫描信号进行削角处理之后的波形图。例如，在削角处理之前，△Vp可以表示为：
⊿Vp＝Cgs/(CLC+Cst+Cgs)*(Vgh-Vgl)
其中，Cgs、Cst、Clc表示寄生电容。
例如，如图1B所示，在削角处理之后，△Vp可以表示为：
⊿Vpp1＝Cgs/(CLC+Cst+Cgs)*(Vgh-VMLG)
⊿Vpp2＝Cgs/(CLC+Cst+Cgs)*(VMLG-V_gl)
由图1B和上述公式可以看出，由于VMLG-Vgl比Vgh-VMLG大，△Vp主要与△Vpp2相关，因此，在一定程度上减小了栅极扫描信号对数据信号的拉动电压△Vp，从而实现削角。然而，GOA单元目前仅能对时钟信号进行移位输出，未能实现上述削角功能，因此严重地限制了其应用和推广。
本公开一实施例提供了一种栅极驱动电路，包括扫描信号发生电路和N级输出控制电路。扫描信号发生电路包括2N级第一输出端，且配置为按照预定周期在2N级第一输出端按照预定顺序输出扫描脉冲信号；N级输出控制电路的每个包括输入端、第一控制端、第二控制端、第二输出端、与输入端和第二输出端连接的自举电路，且配置为在第一控制端接收的第一控制信号、输入端接收的输入信号、第二控制端接收的第二控制信号的控制下对自举电路进行控制，以在第二输出端输出脉冲电平变化的输出脉冲信号；第m级输出控制电路的第一控制端与第2m-1级第一输出端连接以接收第2m-1级第一输出端的扫描脉冲信号作为第一控制信号，第m级输出控制电路的输入端与第2m级第一输出端连接以接收第2m级第一输出端的扫描脉冲信号作为输入信号，第m级输出控制电路的第二控制端与第2m+1级第一输出端连接以接收第2m+1级第一输出端的扫描脉冲信号作为第二控制信号；N为大于2的整数，m为大于等于1且小于N的整数。本公开的实施例还提供对应于上述栅极驱动电路的显示装置及驱动方法。
本公开上述实施例提供的栅极驱动电路、显示装置以及驱动方法，一方面，该栅极驱动电路可以对栅极驱动电路输出的栅极扫描信号进行自动削角，减弱栅极扫描信号的变化对数据信号产生的拉动影响，从而减弱显示面板在显示画面时的闪烁、残像等现象，提高显示面板的显示质量；另一方面，该栅极驱动电路可以采用较低的工作电压来维持晶体管特性的稳定性，延长了显示面板的使用寿命。
下面结合附图对本公开的实施例及其示例进行详细说明。
图2为本公开一实施例提供的一种栅极驱动电路的示意图。如图2所示，该栅极驱动电路10包括N级输出控制电路100和2N级扫描信号发生电路200。例如，该扫描信号发生电路200可以是多个级联的移位寄存器单元或集成电路驱动芯片，本公开的实施例对此不作限制。
例如，如图2所示，该扫描信号发生电路200包括2N(N为大于2的整数)级第一输出端OUT1，且配置为按照预定周期在2N级第一输出端按照预定顺序输出扫描脉冲信号。例如，该预定周期可以设置为对应于逐行扫描的扫描周期，例如包括从第1级第一输出端至第2N级第一输出端依次输出扫描脉冲信号，也可以设置为对应于隔行扫描的扫描周期，例如包括对于奇数级从第1级第一输出端至第2N-1级第一输出端依次输出扫描脉冲信号，然后对于偶数级从第2级第一输出端至第2N级第一输出端依次输出扫描脉冲信号。
例如，在一个示例中，该扫描信号发生电路200包括2N个级联的移位寄存器单元，每个移位寄存器单元包括一个第一输出端OUT1。例如，该移位寄存器单元为GOA移位寄存器单元，在该示例中，N级输出控制电路100和扫描信号发生电路200均制备于显示面板的阵列基板上，从而有利于实现窄边框、薄厚度、降低装配成本等优点的显示面板。在另一个示例中，扫描信号发生电路200为集成电路驱动芯片，其可以通过例如柔性印刷电路板(FPC)以绑定方式连接到阵列基板，扫描信号发生电路200可以进一步集成到该集成电路驱动芯片之中，或者制备在阵列基板上再与集成电路驱动芯片电连接。
如图2所示，N级输出控制电路100的每级，例如，以第m(m为大于等于1且小于N的整数)级输出控制电路100为例，包括输入端INT、第一控制端Ctr1、第二控制端Ctr2、第二输出端OUT2_m、与输入端INT和第二输出端OUT2_m连接的自举电路110，且配置为在第一控制端Ctr1接收的第一控制信号、输入端INT接收的输入信号、第二控制端Ctr2接收的第二控制信号的控制下对自举电路110进行控制，以在第二输出端OUT2_m输出脉冲电平变化的输出脉冲信号，以驱动例如与该第二输出端OUT2_m连接的栅线，同时减弱其输出的栅极扫描信号的变化对数据信号产生的拉动影响，从而实现对数据信号的削角，提高显示面板的显示质量。
如图2所示，第m级输出控制电路的第一控制端Ctr1与第2m-1级第一输出端OUT1_2m-1连接以接收第2m-1级第一输出端OUT1_2m-1的扫描脉冲信号作为第一控制信号，第m级输出控制电路的输入端INT与第2m级第一输出端OUT1_2m连接以接收第2m级第一输出端OUT1_2m的扫描脉冲信号作为输入信号，第m级输出控制电路的第二控制端Ctr2与第2m+1级第一输出端OUT1_2m+1连接以接收第2m+1级第一输出端OUT1_2m+1的扫描脉冲信号作为第二控制信号。
这里，每两级扫描信号发生电路200的第一输出端对应一级输出控制电路100。由此，当扫描信号发生电路200为逐行扫描模式以输出扫描脉冲信号时，输出控制电路100也为逐行扫描模式以输出输出脉冲信号；当扫描信号发生电路200为隔行扫描模式以输出扫描脉冲信号时，输出控制电路100也为隔行扫描模式以输出输出脉冲信号。需要注意的是，该控制信号不限于扫描信号发生电路200输出的扫描脉冲信号，还可以是其他可以实现该输出控制功能的控制信号，本公开的实施例对此不作限制，以下实施例与此相同，不再赘述。
本公开的实施例提供的栅极驱动电路，一方面，可以对栅极驱动电路输出的栅极扫描信号进行自动削角，减弱栅极扫描信号的变化对数据信号产生的拉动影响，从而减弱显示面板在显示画面时的闪烁、残像等现象，提高显示面板的显示质量；另一方面，可以采用较低的工作电压来维持晶体管特性的稳定性，延长了显示面板的使用寿命。
例如，在本公开另一实施例中，每个输出控制电路100还可以包括第三控制端(图中未示出)，且还配置为在第三控制端接收的第三控制信号的控制下对自举电路110进行控制。例如，第m级输出控制电路100的第三控制端和第2m+i(i为大于2的整数)级第一输出端连接以接收第2m+i级第一输出端的扫描脉冲信号作为第三控制信号。
例如，第2m+1级第一输出端输出的扫描脉冲信号的脉冲与第2m+i级第一输出端输出的扫描脉冲信号的脉冲在时间上连续，即该第二控制端接收的扫描脉冲信号的脉冲和第三控制端接收的扫描脉冲信号的脉冲在时间上连续。例如，该第2m+1级第一输出端的扫描脉冲信号的脉冲由高电平变为低电平时，该第2m+i级第一输出端的扫描脉冲信号的脉冲由低电平变为高电平；或者正好相反，以下实施例与此相同，不再赘述。
图3A为本公开一实施例提供的一种示例性输出控制电路的示意图。如图3A所示，该输出控制电路100包括自举电路110、第一输出控制子电路120、第二输出控制子电路130和第三输出控制子电路140。例如，在该示例中，输出控制电路100包括输入端INT、第一控制端Ctr1、第二控制端Ctr2以及第三控制端Ctr3。
例如，第一输出控制子电路120与第一控制端Ctr1、第一电压端VGH以及第二输出端OUT2连接，且配置为在第一控制端Ctr1接收的第一控制信号的控制下对所述自举电路110进行控制。例如，第一输出控制子电路120在第一控制端Ctr1接收的第一控制信号处于脉冲电平时开启，将第一电压端VGH与自举电路110连接，从而对自举电路110进行充电，同时在第二输出端输出第一电压。
第二输出控制子电路130与第二控制端Ctr2、第一电压端VGH以及第二输出端OUT2连接，且配置为在第二控制端Ctr2接收的第二控制信号的控制下对自举电路110进行控制。例如，第二输出控制子电路130在第二控制端Ctr2接收的第二控制信号处于脉冲电平时开启，将第一电压端VGH与自举电路110连接，从而对自举电路110进行充电，同时在第二输出端输出通过自举电路110的自举效应后的脉冲电平。
第三输出控制子电路140与第三控制端Ctr3、第二电压端VGL以及第二输出端OUT2连接，且配置为在第三控制端Ctr3接收的第三控制信号的控制下对自举电路110进行控制。例如，第三输出控制子电路140在第三控制端Ctr3接收的第三控制信号处于脉冲电平时开启，将第二电压端VGL与自举电路110连接，从而对自举电路110进行放电，同时在第二输出端输出第二电压端VGL提供的第二电压。
例如，扫描脉冲信号的脉冲幅度(即脉冲电平与水平电平之间的电压差)和输出脉冲信号的脉冲幅度不同。扫描脉冲信号的脉冲幅度例如为时钟信号的脉冲幅度，例如为3.3伏(V)。输出脉冲信号的脉冲幅度例如分为两部分，一部分的脉冲幅度例如为时钟信号，另一部分脉冲幅度例如为VGH-VGL，从而通过上述第一输出控制子电路120、第二输出控制子电路130、第三输出控制子电路140以及自举电路110的控制可以输出脉冲电平变化的输出脉冲信号，因此可以减弱其输出的栅极扫描信号的变化对数据信号产生的拉动影响，实现对数据信号的削角，提高显示面板的显示质量。
需要注意的是，该扫描脉冲信号和输出脉冲信号的脉冲电平例如为高电平，该水平电平例如为低电平，其设置可以视具体的实际情况而定，本公开的实施例对此不作限制。本公开的实施例以扫描脉冲信号和输出脉冲信号的脉冲电平是高电平为例进行描述，以下各实施例与此相同，不再赘述。
需要注意的是，第一电压端VGH例如可以配置为保持输入直流高电平信号，例如，将该直流高电平信号称为第一电压，第二电压端VGL例如可以配置为保持输入直流低电平信号，例如，将该直流低电平信号称为第二电压，第二电压低于第一电压，以下各实施例与此相同，不再赘述。
例如，图3B示出了本公开另一示例的输出控制电路示意图。如图3B所示，该示例中的输出控制电路100与图3A中所示的输出控制电路的结构类似，但区别在于：该输出控制电路100包括输入端INT、第一控制端Ctr1和第二控制端Ctr2，且第二输出控制子电路130和第三输出控制子电路140均与第二控制端Ctr2连接。例如，其区别仅在于第三输出控制子电路140与第二控制端Ctr2连接。
例如，在该示例中，第三输出控制子电路140与第二控制端Ctr2、第二电压端VGL以及第二输出端OUT2连接，且配置为在第二控制端Ctr2接收的第二控制信号的控制下对自举电路110进行控制。例如，第三输出控制子电路140在第二控制端Ctr2接收的第二控制信号处于脉冲电平时开启，将第二电压端VGL与自举电路110连接，从而对自举电路110进行放电，同时在第二输出端输出第二电压端VGL提供的第二电压。例如，在该示例中，在第二输出控制子电路130和第三输出控制子电路140均实现为晶体管的情况下，可以通过在第二控制端Ctr2和第三输出控制子电路140之间连接反相器实现，也可以通过在第二输出控制子电路130和第三输出控制子电路140中采用不同类型的晶体管实现，例如，第二输出控制子电路130中采用N型，第三输出控制子电路140中采用P型，反之亦然。需要注意的是，该第三输出控制子电路140的实现方式可以视具体情况而定，本公开的实施例在此不作限制。
例如，该第二输出控制子电路130和第三输出控制子电路140分别响应于接收的扫描脉冲信号的脉冲电平或水平电平交替工作。
例如，图3A所示的输出控制电路100在一个示例中可以具体实现为图4A所示的电路结构。
如图4A所示，在该示例中，更详细地，第一输出控制子电路120可以实现为第一晶体管T1。如图4A所示，第一晶体管T1的栅极和第一控制端Ctr1连接以接收第一控制信号以控制该第一晶体管T1开启或截止，第一晶体管T1的第一极和第一电压端VGH连接以接收第一电压，第一晶体管T1的第二极和第二输出端OUT2连接。
第二输出控制子电路130可以实现为第二晶体管T2。如图4A所示，第二晶体管T2的栅极和第二控制端Ctr2连接以接收第二控制信号以控制该第二晶体管T2开启或截止，第二晶体管T2的第一极和第一电压端VGH连接以接收第一电压，第二晶体管T2的第二极和第二输出端OUT2连接，并且还和第一晶体管T1的第二极连接。
第三输出控制子电路140可以实现为第三晶体管T3。如图4A所示，第三晶体管T3的栅极和第三控制端Ctr3连接以接收第三控制信号以控制该第三晶体管T3开启或截止，第三晶体管T3的第一极和第二电压端VGL连接以接收第二电压，第三晶体管T3的第二极和第二输出端OUT2连接，并且还和第一晶体管T1的第二极以及第二晶体管T2的第二极连接。
该自举电路110可以实现为第一电容C1。第一电容C1的第一极和输入端INT连接以接收输入信号，第一电容C1的第二极和第二输出端OUT2连接，并且还和第一晶体管T1、第二晶体管T2以及第三晶体管T3的第二极连接，根据电容上的电压不能突变的特性，使得第一电容C1第二极的电压根据输入端INT、第一晶体管T1、第二晶体管T2以及第三晶体管T3的第二极的电压自举，以实现在第二输出端OUT2输出脉冲电平变化的输出脉冲信号，以减弱其输出的栅极扫描信号的变化对数据信号产生的拉动影响，实现对数据信号的削角，提高显示面板的显示质量。
在上述示例中，第一晶体管T1至第三晶体管T1均以N型晶体管为例进行说明，但是本公开的实施例对此不作限制，也可以根据需要至少部分采用P型晶体管实现。
例如，图3B所示的输出控制电路100在一个示例中可以具体实现为图4B所示的电路结构。在该示例中，图4B所示的输出控制电路的电路结构和图4A所示的电路结构类似，区别在于第三输出控制子电路140的实现方式。
如图4B所示，该第三输出控制子电路140可以实现为第三晶体管T3。第三晶体管T3的栅极和第二控制端Ctr2连接以接收第二控制信号，第三晶体管T3的第一极和第二电压端VGL连接以接收第二电压，第三晶体管T3的第二极和第二输出端OUT2连接。例如，在该示例中，第二晶体管T2的类型与第三晶体管T3的类型相反。例如，在本实施例中，第一晶体管T1的类型可以采用N型晶体管，第二晶体管T2的类型可以采用P型晶体管。例如，第二晶体管T2在扫描脉冲信号为脉冲电平时导通，以将第一电压端VGH与第一电容C1的第二极以及第二输出端OUT2连接；该第三晶体管T3在扫描脉冲信号为水平电平时导通，以将第二电压端VGL与第一电容C1的第二极以及第二输出端OUT2连接。
例如，图3B所示的输出控制电路100在另一个示例中还可以具体实现为图4C所示的电路结构。如图4C所示，该输出控制电路100与图4B中所示的输出控制电路100的结构类似，但区别在于：该第三输出控制子电路140还可以包括反相电路140。
例如，如图4C所示，第三输出控制子电路140可以实现为第三晶体管T3和反相器150。例如，第三晶体管T3的栅极和反相器150连接，第三晶体管T3的第一极和第二电压端VGL连接以接收第二电压，第三晶体管T3的第二极和第二输出端OUT2连接。例如，反相器150与第二控制端Ctr2和第三晶体管T3的栅极连接，且配置为将第二控制端Ctr2接收的第二控制信号的电平反向输出至第三晶体管T3的栅极。例如，在该示例中，第二晶体管T2类型与第三晶体管T3的类型相同，例如，都是N型晶体管。需要注意的是，该反相电路150可以采用本领域内常规的电路结构，在此不再赘述。
例如，在本公开的实施例中，扫描信号发生电路200可以包括2N个级联的移位寄存器单元200。例如，该移位寄存器单元200可以为GOA移位寄存器单元。本公开的实施例对于GOA移位寄存器单元的具体构造不作限定，可以采用已知能够实现移位寄存器单元的电路结构即可，例如包括输入电路、第一上拉节点、输出电路，输入电路控制第一上拉节点的电平，第一上拉节点控制输出电路以输出相应的脉冲信号。
例如，图5A为本公开一实施例提供的一种移位寄存器单元200的示意图。如图5A所示，该移位寄存器单元200包括输入电路210、上拉节点复位电路220、输出电路230。
该输入电路210配置为响应于输入信号对上拉节点PU进行充电。例如，该输入电路210可以与移位输入端INT1和上拉节点PU连接，配置为在移位输入端INT1输入的信号的控制下使上拉节点PU和移位输入端INT1电连接或另外提供的高电压端电连接，从而可以使移位输入端INT1输入的高电平信号或高电压电平端输出的高电平信号对上拉节点PU进行充电，以使得上拉节点PU的电压增加以控制输出电路230导通。
该上拉节点复位电路220配置为响应于复位信号对上拉节点PU进行复位。例如，该上拉节点复位电路220可以配置为和复位端RST连接，从而可以在复位端RST输入的复位信号的控制下，使得上拉节点PU和低电平信号或低电压端电连接，该低电压端例如为第二电压端VGL，从而可以对上拉节点PU进行下拉复位。
该输出电路230配置为在上拉节点PU的电平的控制下，从而可以将第一时钟信号端CLKA输入的第一时钟信号输出至第一输出端OUT1，作为该移位寄存器单元200的输出信号，以输入至输出控制电路100。例如，该输出电路230可以配置为在上拉节点PU的电平的控制下导通，使第一时钟信号端CLKA和第一输出端OUT1电连接，从而可以将第一时钟信号端CLKA输入的时钟信号输出至第一输出端OUT1。
例如，如图5B所示，在本公开实施例的另一个示例中，移位寄存器单元200还可以包括下拉电路240、下拉控制电路250、上拉节点降噪电路260和输出降噪电路270。
该下拉电路240配置为在上拉节点PU和下拉控制节点PD_CN的电平的控制下，对下拉节点PD的电平进行控制，进而对上拉节点降噪电路260和输出降噪电路270进行控制。
例如，该下拉电路240可以连接第二时钟信号端CLKB、第二电压端VGL、上拉节点PU、下拉节点PD和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉节点PD和第二电压端VGL电连接，从而对下拉节点PD的电平进行下拉控制，使其处于低电位。同时，该下拉电路240可以在下拉控制节点PD_CN的电平的控制下，使下拉节点PD和第二时钟信号端CLKB电连接，从而对下拉节点PD进行充电，使其处于高电位。例如，通过将下拉电路的工作电压降低到第二时钟信号的逻辑电压，例如，3.3V，从而避免电路中的晶体管由于长期处于高压状态而出现阈值漂移的现象。
例如，在另一个示例中，该移位寄存器单元还可以采用直流降噪结构。例如，该下拉电路240可以连接第一电压端VGH、第二电压端VGL、上拉节点PU、下拉节点PD和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉节点PD和第二电压端VGL电连接，从而对下拉节点PD的电平进行下拉控制，使其处于低电位。同时，该下拉电路240可以在下拉控制节点PD_CN的电平的控制下，使下拉节点PD和第一电压端VGH电连接，从而对下拉节点PD进行充电，使其处于高电位。
该下拉控制电路250配置为在上拉节点PU的电平的控制下，对下拉控制节点PD_CN的电平进行控制。例如，该下拉控制电路250可以连接第二时钟信号端CLKB、第二电压端VGL、上拉节点PU和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉控制节点PD_CN和第二电压端VGL电连接，从而对下拉控制节点PD_CN的电平进行控制。例如，通过将下拉控制电路的工作电压降低到第二时钟信号的逻辑电压，例如，3.3V，从而避免电路中的晶体管由于长期处于高压状态而出现阈值漂移的现象。
例如，在另一个示例中，该下拉控制电路250可以连接第一电压端VGH、第二电压端VGL、上拉节点PU和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉控制节点PD_CN和第二电压端VGL电连接，从而对下拉控制节点PD_CN的电平进行控制。
该上拉节点降噪电路260配置为在下拉节点PD的电平的控制下，对上拉节点PU进行降噪。例如，该上拉节点降噪电路260可以配置为和第二电压端VGL连接，以在下拉节点PD的电平的控制下，使上拉节点PU和第二电压端VGL电连接，从而对上拉节点PU进行下拉降噪。
该输出降噪电路270配置为在下拉节点PD的电平的控制下，对第一输出端OUT1进行降噪。例如，该输出降噪电路270可以配置为在下拉节点PD的电平的控制下，使第一输出端OUT1和第二电压端VGL电连接，从而对第一输出端OUT1进行下拉降噪。
需要注意的是，不限于图5A和图5B中所示的结构，该移位寄存器单元还可以是其他各种类型的移位寄存器单元，本公开的实施例对此不作限制。
例如，图5B中所示的移位寄存器单元200在一个示例中可以具体实现为图6所示的电路结构。在下面的说明中以各晶体管为N型晶体管为例进行说明，但并不构成对本公开实施例的限制。
输入电路210可以实现为第十三晶体管T13。第十三晶体管T13的栅极和第一极彼此电连接，且配置为都和移位输入端INT1连接以接收输入信号，第二极配置为和上拉节点PU连接，从而当第十三晶体管T13由于移位输入端INT1接收到的导通信号(高电平信号)导通时，使用该导通信号以对上拉节点PU进行充电，使其处于高电平。
上拉节点复位电路220可以实现为第十四晶体管T14。第十四晶体管T14的栅极配置为和复位端RST连接以接收复位信号，第一极配置为和上拉节点PU连接，第二极配置为和第二电压端VGL连接以接收第二电压。第十四晶体管T14由于复位信号而导通时，将上拉节点PU和第二电压端VGL电连接，从而可以对上拉节点PU进行复位，使其从高电平下降至低电平。
输出电路230可以实现为包括第十五晶体管T15和第二存储电容C2。第十五晶体管T15的栅极配置为和上拉节点PU连接，第一极配置为和第一时钟信号端CLKA连接以接收第一时钟信号，第二极配置为和第一输出端OUT1连接；第二存储电容C2的第一极配置为和第十五晶体管T15的栅极连接，第二极和第十五晶体管T15的第二极连接。
下拉电路240可以实现为包括第十六晶体管T16和第十七晶体管T17。例如，如图6所示，在一个示例中，第十六晶体管T16的栅极配置为和下拉控制节点PD_CN连接，第一极配置为和第二时钟信号端CLKB连接以接收第二时钟信号，第二极配置为和下拉节点PD连接。
例如，在另一个示例中，第十六晶体管T16的栅极配置为和下拉控制节点PD_CN连接，第一极配置为和第一电压端VGH连接以接收第一电压，第二极配置为和下拉节点PD连接。第十七晶体管T17的栅极配置为和上拉节点PU连接，第一极配置为和下拉节点PD连接，第二极配置为和第二电压端VGL连接以接收第二电压。
下拉控制电路250可以实现为包括第十八晶体管T18和第十九晶体管T19。例如，如图6所示，在一个示例中，第十八晶体管T18的栅极和其自身的第一极彼此电连接，且配置为都和第二时钟信号端CLKB连接以接收第二时钟信号，第二极配置为和下拉控制节点PD_CN连接。
例如，在另一个示例中，第十八晶体管T18的栅极和其自身的第一极彼此电连接，且配置为都和第一电压端VGH连接以接收第一电压，第二极配置为和下拉控制节点PD_CN连接。第十九晶体管T19的栅极配置为和上拉节点PU连接，第一极配置为和下拉控制节点PD_CN连接，第二极配置为和第二电压端VGL连接以接收第二电压。
上拉节点降噪电路260可以实现为第二十晶体管T20。第二十晶体管T20的栅极配置为和下拉节点PD连接，第一极配置为和上拉节点PU连接，第二极配置为和第二电压端VGL连接以接收第二电压。第二十晶体管T20由于下拉节点PD处于高电位时导通，将上拉节点PU和第二电压端VGL连接，从而可以对上拉节点PU下拉以实现降噪。
输出降噪电路270可以实现为第二十一晶体管T21。第二十一晶体管T21的栅极配置为和下拉节点PD连接，第一极配置为和第一输出端OUT1连接，第二极配置为和第二电压端VGL连接以接收第二电压。第二十一晶体管T21由于下拉节点PD处于高电位时导通，将第一输出端OUT1和第二电压端VGL连接，从而可以对第一输出端OUT1降噪。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例提供的移位寄存器单元中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。
例如，如图6所示，该移位寄存器单元200中的晶体管均采用N型晶体管，第一电压端VGH保持输入直流高电平的第一电压，第二电压端VGL保持输入直流低电平的第二电压，第一时钟信号端CLKA输入第一时钟信号，第二时钟信号端CLKB输入第二时钟信号。
本公开至少一实施例还提供一种栅极驱动电路。如图7A所示，在一个示例中，该栅极驱动电路10包括多个级联的移位寄存器单元200和与多个级联的移位寄存器单元200连接的输出控制电路100。例如，该示例中的输出控制电路100可以采用图4A中所示的输出控制电路，即每个输出控制电路100包括输入端INT、第一控制端Ctr1、第二控制端Ctr2和第三控制端Ctr3。例如，该示例中的移位寄存器单元可以是图6中所示的移位寄存器单元，本公开的实施例对此不作限制。需要注意的是，不限于此，输出控制电路100还可以采用图4B或图4C中所示的结构，其原理与图4A中所示的输出控制电路的原理类似，在此不再赘述。
如图7A所示，该栅极驱动电路10包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6，且该栅极驱动电路10的第m级输出控制电路100的输入端INT(即第一电容C1的第一极)与第2m级移位寄存器单元的第一输出端OUT1_2m连接，第m级输出控制电路100的第一控制端Ctr1(即第一晶体管T1的栅极)与第2m-1级移位寄存器单元的第一输出端OUT1_2m-1连接，第m级输出控制电路100的第二控制端Ctr2(即第二晶体管T2的栅极)和第2m+1级移位寄存器单元的第一输出端OUT1_2m+1连接，第m级输出控制电路100的第三控制端Ctr3(即第三晶体管T3的栅极)和第2m+4级移位寄存器单元的第一输出端OUT1_2m+4连接。需要注意的是，若采用图4B或图4C所示的输出控制电路，则第三晶体管T3的栅极和第2m+1级移位寄存器单元的第一输出端OUT1_2m+1连接。
例如，如图7A所示，第一时钟信号线CLK1例如和第6n-5(n为大于0的整数)级移位寄存器单元的第一时钟信号端CLKA以及第6n-2级移位寄存器单元的第二时钟信号端CLKB连接；第二时钟信号线CLK2例如和第6n-4级移位寄存器单元的第一时钟信号端CLKA以及第6n-1级移位寄存器单元的第二时钟信号端CLKB连接；第三时钟信号线CLK3例如和第6n-3级移位寄存器单元的第一时钟信号端CLKA以及第6n级移位寄存器单元的第二时钟信号端CLK2连接；第四时钟信号线CLK4例如和第6n-2级移位寄存器单元的第一时钟信号端CLK1以及第6n-5级移位寄存器单元的第二时钟信号端CLKB连接；第五时钟信号线CLK5例如和第6n-1级移位寄存器单元的第一时钟信号端CLKA以及第6n-4级移位寄存器单元的第二时钟信号端CLKB连接；第六时钟信号线CLK6例如和第6n级移位寄存器单元的时钟信号端以及第6n-3级移位寄存器单元的第二时钟信号端CLKB连接。需要注意的是，本公开的实施例还可以包括其他的连接方式，本公开的实施例对此不作限制。
需要说明的是，图7A中所示的OUT1_2m-1表示第2m-1级移位寄存器单元的第一输出端，OUT1_2m表示第2m级移位寄存器单元的第一输出端，OUT1_2m+1表示第2m+1级移位寄存器单元的第一输出端，OUT1_2m+2表示第2m+2级移位寄存器单元的第一输出端……。图7A中所示的OUT2_m表示第m级输出控制电路的第二输出端，OUT2_m+1表示第m+1级输出控制电路的第二输出端，OUT2_m+2表示第m+2级输出控制电路的第二输出端…..。以下各实施例中的附图标记与此类似，不再赘述。
例如，如图7A所示，除最后三级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和与其相隔两级的下级移位寄存器单元的第一输出端OUT1连接。除第一级、第二级和第三级移位寄存器单元外，其余各级移位寄存器单元的移位输入端INT1和与其相隔两级的上级移位寄存器单元的第一输出端OUT1连接。
例如，第一级、第二级和第三级移位寄存器单元的移位输入端INT1可以被配置为接收触发信号STV，最后三级移位寄存器单元的复位端RST可以被配置为接收复位信号RST，为简洁起见触发信号STV和复位信号RST在图7A中未示出。
例如，该栅极驱动电路还包括第一电压线VGH和第二电压线VGL。例如，第一电压线VGH1与第一电压端VGH连接，且配置为提供第一电压；第二电压线VGL1与第二电压端VGL连接，且配置为提供第二电压。
例如，如图7A所示，该栅极驱动电路10还可以包括时序控制器300。例如，该时序控制器300可以被配置为和第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6连接，以向各移位寄存器单元提供时钟信号；该栅极驱动电路10还可以被配置为与第一电压线VGH1和第二电压线VGL1连接，以向各移位寄存器单元和输出控制电路100分别提供第一电压和第二电压。例如，时序控制器300还可以被配置为提供触发信号STV以及复位信号RESET。
例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6上提供的时钟信号时序可以采用图7B中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。
下面结合图7B所示的信号时序图，对图7A中所示的栅极驱动电路10的工作原理进行说明。图7A所示的栅极驱动电路的工作原理为：
在第一阶段1，第一时钟信号线CLK1提供高电平信号，由于第2m-1级移位寄存器单元200的第一时钟信号端CLKA和第一时钟信号线CLK1连接，所以在此阶段，第一时钟信号端CLKA输入的高电平输出至第2m-1级移位寄存器单元200的第一输出端OUT1_2m-1，作为第2m-1级移位寄存器单元的扫描脉冲信号的脉冲电平；由于第m级输出控制电路100中的第一晶体管T1的栅极与第2m-1级移位寄存器单元200的第一输出端OUT_2m-1连接，因此第一晶体管T1响应于第2m-1级移位寄存器单元的扫描脉冲信号的脉冲电平而开启，使得第一电压端VGH与第一电容C1的第二极连接，并对第一电容C1进行充电，同时，第m级第二输出端OUT2_m输出第一电压作为输出脉冲信号的第二电平。需要说明的是，图7B中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。
在第二阶段2，第一时钟信号线CLK1提供高电平信号，第二时钟信号线CLK2输入高电平信号，由于第2m-1级移位寄存器单元200的第一时钟信号端CLKA和第一时钟信号线CLK1连接，第2m级移位寄存器单元200的第一时钟信号端CLKA和第二时钟信号线CLK2连接，所以在此阶段，第2m-1级和第2m级移位寄存器单元输出的扫描脉冲信号为脉冲电平；由于第m级输出控制电路100中的第一晶体管T1的栅极与第2m-1级移位寄存器单元200的第一输出端OUT_2m-1连接，第一电容C1的第一极与第2m级移位寄存器单元200的第一输出端OUT_2m连接，因此，在此阶段，第一晶体管T1继续响应于第2m-1级移位寄存器单元的扫描脉冲信号的脉冲电平而开启，使得第一电压端VGH与第一电容C1的第二极连接，同时由于在该阶段第一电容C1的第一极(即第2m级移位寄存器单元200的第一输出端OUT_2m)由第一阶段1的水平电平变为脉冲电平，且根据电容两端的电压不能突变这一特性，第一电容C1第二极的电压被自举，因此，在此阶段，第m级第二输出端OUT2_m输出第一电平，即VGH+VCLK。
在第三阶段3，第二时钟信号线CLK2继续提供高电平信号，第三时钟信号线CLK3提供高电平信号，由于第2m级移位寄存器单元200的第一时钟信号端CLKA和第二时钟信号线CLK2连接，第2m+1级移位寄存器单元200的第一时钟信号端CLKA和第三时钟信号线CLK3连接，所以在此阶段，第2m级和第2m+1级移位寄存器单元输出的扫描脉冲信号为脉冲电平；由于第一电容C1的第一极与第2m级移位寄存器单元200的第一输出端OUT_2m连接，第m级输出控制电路100中的第二晶体管T2的栅极与第2m+1级移位寄存器单元200的第一输出端OUT_2m+1连接，因此，在此阶段，第二晶体管T2响应于第2m+1级移位寄存器单元的扫描脉冲信号的脉冲电平而开启，使得第一电压端VGH仍然与第一电容C1的第二极连接，同时在该阶段第一电容C1的第一极(即第2m级移位寄存器单元200的第一输出端OUT_2m)仍然保持第二阶段2中的脉冲电平，因此，在此阶段，第m级第二输出端OUT2_m仍然输出第一电平，即VGH+VCLK。因此第二阶段2和第三阶段3输出的输出脉冲信号的电平相同，即栅极扫描信号不会发生变化，从而在第三阶段3施加数据信号时，该数据信号不会被该栅极扫描信号影响而产生拉动。
在第四阶段4，第二时钟信号线CLK2提供低电平信号，第三时钟信号线CLK3继续提供高电平信号，由于第2m级移位寄存器单元200的第一时钟信号端CLKA和第二时钟信号线CLK2连接，第2m+1级移位寄存器单元200的第一时钟信号端CLKA和第三时钟信号线CLK3连接，所以在此阶段，第2m级移位寄存器单元输出的扫描脉冲信号为水平电平，第2m+1级移位寄存器单元输出的扫描脉冲信号为脉冲电平；由于第一电容C1的第一极与第2m级移位寄存器单元200的第一输出端OUT_2m连接，第m级输出控制电路100中的第二晶体管T2的栅极与第2m+1级移位寄存器单元200的第一输出端OUT_2m+1连接，因此，在此阶段，第二晶体管T2仍然响应于第2m+1级移位寄存器单元的扫描脉冲信号的脉冲电平而开启，使得第一电压端VGH与第一电容C1的第二极连接，同时由于在该阶段第一电容C1的第一极(即第2m级移位寄存器单元200的第一输出端OUT_2m)由第二阶段2中的脉冲电平变为水平电平，仍根据电容两端的电压不能突变这一特性，第一电容C1第二极的电压恢复为第一电压VGH，因此，在此阶段，第m级第二输出端OUT2_m输出第二电平。
在第五阶段5，第三时钟信号线CLK3提供低电平信号，第六时钟信号线CLK6提供高电平信号，由于第2m+1级移位寄存器单元200的第一时钟信号端CLKA和第三时钟信号线CLK3连接，第2m+4级移位寄存器单元200的第一时钟信号端CLKA和第六时钟信号线CLK6连接，所以在此阶段，第2m+1级移位寄存器单元输出的扫描脉冲信号为水平电平，第2m+4级移位寄存器单元输出的扫描脉冲信号为脉冲电平；由于第m级输出控制电路100中的第三晶体管T3的栅极与第2m+4级移位寄存器单元200的第一输出端OUT_2m+4连接，因此，在此阶段，第三晶体管T3响应于第2m+4级移位寄存器单元的扫描脉冲信号的脉冲电平而开启，使得第二电压端VGL与第一电容C1的第二极连接，使得第一电容C1第二极的电压放电至第二电压VGL，因此，在此阶段，第m级第二输出端OUT2_m输出第二电压作为第三电平。
例如，在第一阶段1至第二阶段2，该第二输出端OUT2输出的栅极扫描信号为第一电平，可以对与其连接的像素电路进行预充电；在第三阶段3至第四阶段4，该第二输出端OUT2输出的栅极扫描信号为第二电平，且同时为像素电路提供数据信号Vdata，从而对与其连接的像素电路进行进一步充电，且由于在第二阶段和第三阶段，该栅极扫描信号的电平保持不变，因此，在该阶段，可以避免栅极扫描信号的变化对数据信号Vdata的拉动，从而实现削角，提高了显示面板的显示质量。需要说明的是，图7B中所示的数据信号Vdata的时序图的电位的高低仅是示意性的，为了区分各个阶段的数据信号而表示为高低的形式，不代表真实电位值或相对比例。
图8A为本公开一实施例提供的另一种栅极驱动电路的示意图。图8A中所示的栅极驱动电路与图7A中所示的栅极驱动电路的结构类似，且类似的部分不再赘述，但区别在于：该栅极驱动电路10包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4，且该栅极驱动电路10的第m级输出控制电路100的输入端INT(即第一电容C1的第一极)与第2m级移位寄存器单元的第一输出端OUT1_2m连接，第m级输出控制电路100的第一控制端Ctr1(即第一晶体管T1的栅极)与第2m-1级移位寄存器单元的第一输出端OUT1_2m-1连接，第m级输出控制电路100的第二控制端Ctr2(即第二晶体管T2的栅极)和第2m+1级移位寄存器单元的第一输出端OUT1_2m+1连接，第m级输出控制电路100的第三控制端Ctr3(即第三晶体管T3的栅极)和第2m+3级移位寄存器单元的第一输出端OUT1_2m+3连接。需要注意的是，若采用图4B或图4C所示的输出控制电路，则第m级输出控制电路100的第三控制端Ctr3(即第三晶体管T3的栅极)和第2m+1级移位寄存器单元的第一输出端OUT1_2m+1连接。
例如，如图8A所示，第一时钟信号线CLK1例如和第4n-3(n为大于0的整数)级移位寄存器单元的第一时钟信号端CLKA以及第4n-1级移位寄存器单元的第二时钟信号端CLKB连接；第二时钟信号线CLK2例如和第4n-2级移位寄存器单元的第一时钟信号端CLKA以及第4n级移位寄存器单元的第二时钟信号端CLKB连接；第三时钟信号线CLK3例如和第4n-1级移位寄存器单元的第一时钟信号端CLKA以及第4n-3级移位寄存器单元的第二时钟信号端CLK2连接；第四时钟信号线CLK4例如和第4n级移位寄存器单元的第一时钟信号端CLK1以及第4n-2级移位寄存器单元的第二时钟信号端CLKB连接。需要注意的是，本公开的实施例还可以包括其他的连接方式，本公开的实施例对此不作限制。
例如，如图8A所示，除最后两级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和与其相隔一级的下级移位寄存器单元的第一输出端OUT1连接。除第一级、第二级移位寄存器单元外，其余各级移位寄存器单元的移位输入端INT1和与其相隔一级的上级移位寄存器单元的第一输出端OUT1连接。
例如，第一级、第二级移位寄存器单元的移位输入端INT1可以被配置为接收触发信号STV，最后两级移位寄存器单元的复位端RST可以被配置为接收复位信号RST，为简洁起见触发信号STV和复位信号RST在图8A中未示出。
例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4上提供的时钟信号时序可以采用图8B中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。
下面结合图8B所示的信号时序图，对图8A中所示的栅极驱动电路10的工作原理进行说明。由于图8A中所示的栅极驱动电路与图7A所示的栅极驱动电路的工作原理类似，且类似的部分在此不再赘述，因此，下面仅对第五阶段进行简要说明。
在第五阶段5，第三时钟信号线CLK3提供低电平信号，第一时钟信号线CLK1提供高电平信号，由于第2m+1级移位寄存器单元200的第一时钟信号端CLKA和第三时钟信号线CLK3连接，第2m+3级移位寄存器单元200的第一时钟信号端CLKA和第一时钟信号线CLK1连接，所以在此阶段，第2m+1级移位寄存器单元输出的扫描脉冲信号为水平电平，第2m+3级移位寄存器单元输出的扫描脉冲信号为脉冲电平；由于第m级输出控制电路100中的第三晶体管T3的栅极与第2m+3级移位寄存器单元200的第一输出端OUT_2m+3连接，因此，在此阶段，第三晶体管T3响应于第2m+3级移位寄存器单元的扫描脉冲信号的脉冲电平而开启，使得第二电压端VGL与第一电容C1的第二极连接，使得第一电容C1第二极的电压放电至第二电压VGL，因此，在此阶段，第m级第二输出端OUT2_m输出第二电压作为第三电平。
需要注意的是，该栅极驱动电路还可以包括八条、十条或十二条以及更多的时钟信号线，时钟信号线的条数视具体情况而定，本公开的实施例在此不作限定。
需要说明的是，当采用本公开的实施例提供的栅极驱动电路10驱动一显示面板时，可以将该栅极驱动电路10设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路10中的各级电压转换电路的第二输出端可以配置为依序和该多行栅线连接，以用于输出栅极扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路10，以实现双边驱动，本公开的实施例对栅极驱动电路10的设置方式不作限定。
本公开的实施例还提供一种显示装置1，如图9所示，该显示装置1包括本公开实施例提供的栅极驱动电路10。该显示装置1包括由多个像素单元30构成的像素阵列。例如，该显示装置1还可以包括数据驱动电路20。数据驱动电路20用于提供数据信号给像素阵列；栅极驱动电路10用于提供栅极扫描信号给像素阵列。数据驱动电路20通过数据线21与像素单元30电连接，栅极驱动电路10通过栅线11与像素单元30电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。
需要说明的是，为表示清楚、简洁，并没有给出该显示装置1的全部结构。为实现显示装置的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本发明的实施例对此不做限制。
本公开一实施例还提供一种驱动方法，例如用于显示装置的栅极驱动电路，该驱动方法可以包括如下操作：
第一阶段，第2m-1级第一输出端OUT1_2m-1的扫描脉冲信号为脉冲电平，第m级第二输出端OUT2_m输出的输出脉冲信号的脉冲电平为第二电平。
第二阶段，第2m-1级第一输出端OUT1_2m-1和第2m级第一输出端OUT1_2m的扫描脉冲信号为脉冲电平，第m级第二输出端OUT2_m输出的输出脉冲信号的脉冲电平为第一电平。
第三阶段，第2m级第一输出端OUT1_2m和第2m+1级第一输出端OUT1_2m+1的扫描脉冲信号为脉冲电平，第m级第二输出端OUT2_m输出的输出脉冲信号的脉冲电平为第一电平。
第四阶段，第2m级第一输出端OUT1_2m的扫描脉冲信号为水平电平且第2m+1级第一输出端OUT1_2m+1的扫描脉冲信号为脉冲电平，第m级第二输出端OUT2_m输出的输出脉冲信号的脉冲电平为第二电平；
第五阶段，第2m+1级第一输出端OUT1_2m+1的扫描脉冲信号为水平电平，第m级第二输出端OUT2_m输出的输出脉冲信号的脉冲电平为第三电平。
本公开的实施例提供的栅极驱动电路10的驱动方法的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (13)

1.一种栅极驱动电路，包括扫描信号发生电路和N级输出控制电路；其中，
所述扫描信号发生电路包括2N级第一输出端，且配置为按照预定周期在所述2N级第一输出端按照预定顺序输出扫描脉冲信号；
所述N级输出控制电路的每个包括输入端、第一控制端、第二控制端、第二输出端、与所述输入端和所述第二输出端连接的自举电路，且配置为在所述第一控制端接收的第一控制信号、所述输入端接收的输入信号、所述第二控制端接收的第二控制信号的控制下对所述自举电路进行控制，以在所述第二输出端输出脉冲电平变化的输出脉冲信号；
其中，第m级输出控制电路的第一控制端与第2m-1级第一输出端连接以接收所述第2m-1级第一输出端的扫描脉冲信号作为所述第一控制信号，所述第m级输出控制电路的输入端与第2m级第一输出端连接以接收所述第2m级第一输出端的扫描脉冲信号作为所述输入信号，所述第m级输出控制电路的第二控制端与第2m+1级第一输出端连接以接收所述第2m+1级第一输出端的扫描脉冲信号作为所述第二控制信号；
N为大于2的整数，m为大于等于1且小于N的整数。
2.根据权利要求1所述的栅极驱动电路，其中，所述N级输出控制电路的每个还包括第三控制端，且还配置为在所述第三控制端接收的第三控制信号的控制下对所述自举电路进行控制；其中，
所述第m级输出控制电路的第三控制端和第2m+i级第一输出端连接以接收所述第2m+i级第一输出端的扫描脉冲信号作为所述第三控制信号，其中，所述第2m+1级第一输出端输出的扫描脉冲信号的脉冲与所述第2m+i级第一输出端输出的扫描脉冲信号的脉冲在时间上连续，其中i为大于2的整数。
3.根据权利要求2所述的栅极驱动电路，其中，所述N级输出控制电路的每个还包括第一输出控制子电路、第二输出控制子电路和第三输出控制子电路；其中，
所述第一输出控制子电路与所述第一控制端、第一电压端以及所述第二输出端连接，且配置为在所述第一控制端接收的所述第一控制信号的控制下对所述自举电路进行控制；
所述第二输出控制子电路与所述第二控制端、所述第一电压端以及所述第二输出端连接，且配置为在所述第二控制端接收的所述第二控制信号的控制下对所述自举电路进行控制；
所述第三输出控制子电路与所述第三控制端、第二电压端以及所述第二输出端连接，且配置为在所述第三控制端接收的所述第三控制信号的控制下对所述自举电路进行控制。
4.根据权利要求3所述的栅极驱动电路，其中，
所述第一输出控制子电路包括第一晶体管，其中，所述第一晶体管的栅极和所述第一控制端连接以接收所述第一控制信号，所述第一晶体管的第一极和所述第一电压端连接以接收第一电压，所述第一晶体管的第二极和所述第二输出端连接；
所述第二输出控制子电路包括第二晶体管，其中，所述第二晶体管的栅极和所述第二控制端连接以接收所述第二控制信号，所述第二晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第二晶体管的第二极和所述第二输出端连接；
所述第三输出控制子电路包括第三晶体管，其中，所述第三晶体管的栅极和所述第三控制端连接以接收所述第三控制信号，所述第三晶体管的第一极和所述第二电压端连接以接收第二电压，所述第三晶体管的第二极和所述第二输出端连接。
5.根据权利要求1所述的栅极驱动电路，其中，所述N级输出控制电路的每个还包括第一输出控制子电路、第二输出控制子电路和第三输出控制子电路；其中，
所述第一输出控制子电路与所述第一控制端、第一电压端以及所述第二输出端连接，且配置为在所述第一控制端接收的所述第一控制信号的控制下对所述自举电路进行控制；
所述第二输出控制子电路与所述第二控制端、所述第一电压端以及所述第二输出端连接，且配置为在所述第二控制端接收的所述第二控制信号的控制下对所述自举电路进行控制；
所述第三输出控制子电路与所述第二控制端、第二电压端以及所述第二输出端连接，且配置为在所述第二控制端接收的所述第二控制信号的控制下对所述自举电路进行控制。
6.根据权利要求5所述的栅极驱动电路，其中，
所述第一输出控制子电路包括第一晶体管，其中，所述第一晶体管的栅极和所述第一控制端连接以接收所述第一控制信号，所述第一晶体管的第一极和所述第一电压端连接以接收第一电压，所述第一晶体管的第二极和所述第二输出端连接；
所述第二输出控制子电路包括第二晶体管，其中，所述第二晶体管的栅极和所述第二控制端连接以接收所述第二控制信号，所述第二晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第二晶体管的第二极和所述第二输出端连接；
所述第三输出控制子电路包括第三晶体管，其中，所述第三晶体管的栅极和所述第二控制端连接以接收所述第二控制信号，所述第三晶体管的第一极和所述第二电压端连接以接收第二电压，所述第三晶体管的第二极和所述第二输出端连接，
其中，所述第二晶体管的类型与所述第三晶体管的类型相反。
7.根据权利要求5所述的栅极驱动电路，其中，
所述第一输出控制子电路包括第一晶体管，其中，所述第一晶体管的栅极和所述第一控制端连接以接收所述第一控制信号，所述第一晶体管的第一极和所述第一电压端连接以接收第一电压，所述第一晶体管的第二极和所述第二输出端连接；
所述第二输出控制子电路包括第二晶体管，其中，所述第二晶体管的栅极和所述第二控制端连接以接收所述第二控制信号，所述第二晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第二晶体管的第二极和所述第二输出端连接；
所述第三输出控制子电路包括第三晶体管和反相器，其中，所述第三晶体管的栅极和所述反相器连接，所述第三晶体管的第一极和所述第二电压端连接以接收第二电压，所述第三晶体管的第二极和所述第二输出端连接，
所述反相器与所述第二控制端和所述第三晶体管的栅极连接，且配置为将所述第二控制端接收的所述第二控制信号的电平反向输出至所述第三晶体管的栅极，其中，所述第二晶体管类型与所述第三晶体管的类型相同。
8.根据权利要求1-7任一所述的栅极驱动电路，其中，所述自举电路包括第一电容；
其中，所述第一电容的第一极和所述输入端连接以接收所述输入信号，所述第一电容的第二极和所述第二输出端连接。
9.根据权利要求1-7任一所述的栅极驱动电路，其中，所述扫描信号发生电路包括2N个级联的移位寄存器单元，每个所述移位寄存器单元包括一个所述第一输出端。
10.根据权利要求9所述的栅极驱动电路，其中，所述移位寄存器单元为GOA移位寄存器单元。
11.根据权利要求3-7任一所述的栅极驱动电路，还包括第一电压线和第二电压线；其中，
所述第一电压线与所述第一电压端连接，且配置为提供第一电压；
所述第二电压线与所述第二电压端连接，且配置为提供第二电压。
12.一种显示装置，包括如权利要求1-11任一所述的栅极驱动电路。
13.一种如权利要求1所述的栅极驱动电路的驱动方法，包括：
第一阶段，所述第2m-1级第一输出端的扫描脉冲信号为脉冲电平，第m级第二输出端输出的所述输出脉冲信号的脉冲电平为第二电平；
第二阶段，所述第2m-1级和所述第2m级第一输出端的扫描脉冲信号为所述脉冲电平，所述第m级第二输出端输出的所述输出脉冲信号的脉冲电平为第一电平；
第三阶段，所述第2m级和所述第2m+1级第一输出端的扫描脉冲信号为脉冲电平，所述第m级第二输出端输出的所述输出脉冲信号的脉冲电平为所述第一电平；
第四阶段，所述第2m级第一输出端的扫描脉冲信号为水平电平且所述第2m+1级第一输出端的扫描脉冲信号为脉冲电平，所述第m级第二输出端输出的所述输出脉冲信号的脉冲电平为所述第二电平；
第五阶段，所述第2m+1级第一输出端的扫描脉冲信号为水平电平，所述第m级第二输出端输出的所述输出脉冲信号的脉冲电平为第三电平。
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