CN105702297A - 移位寄存器及驱动方法、驱动电路、阵列基板及显示装置 - Google Patents

Abstract

本发明的实施例提供移位寄存器及驱动方法、驱动电路、阵列基板以及显示装置。移位寄存器包括：上拉控制模块、上拉模块、下拉控制模块、下拉模块、复位模块、反向模块和输出端。上拉控制模块被配置为控制上拉模块对于输出端的电平的上拉。上拉模块被配置为对于输出端的电平进行上拉。下拉控制模块被配置为控制下拉模块对于输出端的电平的下拉。下拉模块被配置为对于输出端的电平进行下拉。复位模块被配置为对于输出端的电平进行复位。反向模块被配置为使输入到上拉模块的时钟信号的相位反向。根据本发明的实施例，对于电路结构进行了简化，可以应用于窄边框或者超高分辨率的屏幕中。

Description

移位寄存器及驱动方法、驱动电路、阵列基板及显示装置

技术领域

本发明涉及显示技术，尤其涉及移位寄存器及驱动方法、驱动电路、阵列基板以及显示装置。

背景技术

液晶显示器中采用M*N点排列的像素阵列进行显示，为了驱动像素阵列，薄膜晶体管-液晶显示器(TFT-LCD)包括栅极驱动电路和数据驱动电路，栅极驱动电路基于时钟信号，通过移位寄存器对于像素阵列的多条栅线分别输出栅极驱动信号。

在液晶显示器的栅极驱动电路中，多个移位寄存器级联工作，一级移位寄存器与一条栅线连接，以对于像素阵列进行逐行扫描。在显示面板中，栅级驱动电路可以使用将芯片固定于柔性线路板(COF)或者将芯片固定于玻璃(COG)的封装方式，也可以用TFT构成集成电路单元，以直接在显示面板中形成栅极驱动电路(GOA)。对于液晶显示器，栅极驱动器GOA设计可以使得产品成本下降，也可以减去一道工序，提高产能。但是，传统GOA设计需要使用多个时钟信号来实现，电路以及面板设计相对复杂。

发明内容

本发明的实施例提供了移位寄存器及驱动方法、驱动电路、阵列基板以及显示装置，对于电路结构进行了简化，可以应用于窄边框或者超高分辨率的屏幕中。

根据本发明的第一个方面，提供了一种移位寄存器，包括：上拉控制模块、上拉模块、下拉控制模块、下拉模块、复位模块、反向模块和输出端。上拉控制模块与上拉模块连接，上拉控制模块被配置为控制上拉模块对于输出端的电平的上拉。上拉模块与输出端连接，上拉模块被配置为对于输出端的电平进行上拉。下拉控制模块与下拉模块连接，下拉控制模块被配置为控制下拉模块对于输出端的电平的下拉。下拉模块与输出端连接，下拉模块被配置为对于输出端的电平进行下拉。复位模块与输出端连接，复位模块被配置为对于输出端的电平进行复位。反向模块与上拉模块连接，反向模块被配置为使输入到上拉模块的时钟信号的相位反向。

在本发明的实施例中，上拉控制模块包括控制端、第一端和第二端。上拉模块包括控制端、第一端和第二端。下拉控制模块包括控制端、第一端、第二端和第三端。下拉模块包括控制端、第一端、第二端和第三端。复位模块包括控制端、第一端、第二端和第三端。反向模块包括控制端、第一端、第二端和第三端。上拉控制模块的控制端和第一端与输入端连接，第二端与上拉模块的控制端连接。上拉模块的第一端与反向模块的第三端连接，第二端与输出端连接。下拉控制模块的控制端与上拉控制模块的第二端连接，第一端与第一电压端连接，第二端与第二电压端连接，第三端与下拉模块的控制端连接。下拉模块的第一端与第一电压端连接，第二端与上拉模块的控制端连接，第三端与输出端连接。复位模块的控制端与复位端连接，第一端与第一电压端连接，第二端与上拉模块的控制端连接，第三端与输出端连接。反向模块的控制端与时钟信号端连接，第一端与第一电压端连接，第二端与第二电压端连接。

在本发明的实施例中，上拉控制模块包括第一晶体管。第一晶体管的控制端是上拉控制模块的控制端，第一晶体管的第一端是上拉控制模块的第一端，第一晶体管的第二端是上拉控制模块的第二端。

在本发明的实施例中，上拉模块包括第二晶体管和第一电容。第二晶体管的控制端是上拉模块的控制端，第二晶体管的第一端是上拉模块的第一端，第二晶体管的第二端是上拉模块的第二端。第一电容连接在第二晶体管的控制端和第二端之间。

在本发明的实施例中，下拉控制模块包括第三晶体管和第四晶体管。第三晶体管的控制端是下拉控制模块的控制端，第三晶体管的第一端是下拉控制模块的第一端，第三晶体管的第二端是下拉控制模块的第三端，第四晶体管的控制端和第一端连接的连接点是下拉控制模块的第二端；第四晶体管的第二端与第三晶体管的第二端连接。

在本发明的实施例中，下拉模块包括第五晶体管和第六晶体管。第五晶体管的控制端和第六晶体管的控制端连接的连接点是下拉模块的控制端，第五晶体管的第一端和第六晶体管的第一端连接的连接点是下拉模块的第一端。第五晶体管的第二端是下拉模块的第二端。第六晶体管的第二端是下拉模块的第三端。

在本发明的实施例中，复位模块包括第七晶体管和第八晶体管。第七晶体管的控制端和第八晶体管的控制端连接的连接点是复位模块的控制端，第七晶体管的第一端和第八晶体管的第一端连接的连接点是复位模块的第一端。第七晶体管的第二端是复位模块的第二端。第八晶体管的第二端是复位模块的第三端。

在本发明的实施例中，反向模块包括第九晶体管和第十晶体管，第九晶体管的控制端是反向模块的控制端，第一端是反向模块的第一端，第二端是反向模块的第三端。第十晶体管的控制端和第一端连接的连接点是反向模块的第二端，第十晶体管的第二端与第九晶体管的第二端连接。

根据本发明的第二个方面，提供了一种栅极驱动电路，包括多个第一移位寄存器和多个第二移位寄存器，第一移位寄存器与第二移位寄存器级联。第一移位寄存器包括：上拉控制模块、上拉模块、下拉控制模块、下拉模块、复位模块和输出端。第二移位寄存器包括：上拉控制模块、上拉模块、下拉控制模块、下拉模块、复位模块、反向模块和输出端。上拉控制模块与上拉模块连接，上拉控制模块被配置为控制上拉模块对于输出端的电平的上拉。上拉模块与输出端连接，上拉模块被配置为对于输出端的电平进行上拉。下拉控制模块与下拉模块连接，下拉控制模块被配置为控制下拉模块对于输出端的电平的下拉。下拉模块与输出端连接，下拉模块被配置为对于输出端的电平进行下拉。复位模块与输出端连接，复位模块被配置为对于输出端的电平进行复位。反向模块与上拉模块连接，被配置为使输入到上拉模块的时钟信号的相位反向。输出端被配置为向像素电路提供栅极驱动信号。一级的移位寄存器的输出端与下一级的移位寄存器的上拉控制模块连接，一级的移位寄存器的输出端与上一级的移位寄存器的复位模块连接。其中，多个第一移位寄存器和多个第二移位寄存器的时钟信号相同。

根据本发明的第三个方面，提供了一种阵列基板，包括上述的栅极驱动电路。

根据本发明的第四个方面，提供了一种显示装置，包括上述的阵列基板。

根据本发明的第五个方面，提供了一种移位寄存器的驱动方法，用于驱动上述的移位寄存器，包括：

第一阶段，上拉准备阶段。使得上拉控制模块导通，上拉模块导通，下拉控制模块导通，下拉模块截止，复位模块截止。输出端输出低电平。

第二阶段，上拉阶段。使得上拉控制模块截止，上拉模块导通，下拉控制模块导通，下拉模块截止，复位模块截止。输出端输出高电平。

第三阶段，复位阶段。使得上拉控制模块截止，上拉模块截止，下拉控制模块截止，下拉模块导通，复位模块导通。输出端输出低电平；

第四阶段，下拉阶段。使得上拉控制模块截止，上拉模块截止，下拉控制模块截止，下拉模块导通，复位模块截止。输出端输出低电平。

根据本发明的实施例的移位寄存器及驱动方法、驱动电路、阵列基板以及显示装置，对于电路结构进行了简化，可以实现窄边框或者超高分辨率的屏幕。

附图说明

为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

图1是根据本发明的第一实施例提供的移位寄存器的结构框图；

图2是图1所示的移位寄存器的示意性的电路图；

图3是根据本发明的第二实施例提供的栅极驱动电路的结构框图；

图4是图3中的第一移位寄存器的示意性的电路图；

图5是图3所示的移位寄存器的示意性的时序图。

具体实施方式

为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。

图1是根据本发明的第一实施例提供的移位寄存器的结构框图。在本发明的实施例中，移位寄存器10包括：上拉控制模块1、上拉模块2、下拉控制模块3、下拉模块4、复位模块5、反向模块6和输出端OP。上拉控制模块1与上拉模块2连接，上拉控制模块1被配置为控制上拉模块2对于输出端OP的电平的上拉。上拉模块2与输出端OP连接，上拉模块2被配置为对于输出端OP的电平进行上拉。下拉控制模块3与下拉模块4连接，下拉控制模块3被配置为控制下拉模块4对于输出端OP的电平的下拉。下拉模块4与输出端OP连接，下拉模块4被配置为对于输出端OP的电平进行下拉。复位模块5与输出端OP连接，复位模块5被配置为对于输出端OP的电平进行复位。反向模块6与上拉模块2连接，反向模块6被配置为使输入到上拉模块2的时钟信号的相位反向。PU表示上拉控制模块1与上拉模块2连接的上拉节点。PD表示下拉控制模块3和下拉模块4连接的下拉节点PD。

通过增加反向模块6，可以在移位寄存器10中对于时钟信号进行调整，而不需要在外部增加时钟信号源或者时钟信号调整电路。

图2是图1所示的移位寄存器的示意性的电路图。在本发明的实施例中，上拉控制模块1包括控制端、第一端和第二端。上拉模块2包括控制端、第一端和第二端。下拉控制模块3包括控制端、第一端、第二端和第三端。下拉模块4包括控制端、第一端、第二端和第三端。复位模块5包括控制端、第一端、第二端和第三端。反向模块6包括控制端、第一端、第二端和第三端。上拉控制模块1的控制端和第一端与输入端IP连接，第二端与上拉模块2的控制端连接。上拉模块2的第一端与反向模块6的第三端连接，第二端与输出端OP连接。下拉控制模块3的控制端与上拉控制模块1的第二端连接，第一端与第一电压端VGL连接，第二端与第二电压端VGH连接，第三端与下拉模块4的控制端连接。下拉模块4的第一端与第一电压端VGL连接，第二端与上拉模块2的控制端连接，第三端与输出端OP连接。复位模块5的控制端与复位端RS连接，第一端与第一电压端VGL连接，第二端与上拉模块2的控制端连接，第三端与输出端OP连接。反向模块6的控制端与时钟信号端CLK连接，第一端与第一电压端VGL连接，第二端与第二电压端VGH连接。

在本发明的实施例中，上拉控制模块1包括第一晶体管M1。第一晶体管M1的控制端是上拉控制模块1的控制端，第一晶体管M1的第一端是上拉控制模块1的第一端，第一晶体管M1的第二端是上拉控制模块1的第二端。

上拉模块2包括第二晶体管M2和第一电容C1。第二晶体管M2的控制端是上拉模块2的控制端，第二晶体管M2的第一端是上拉模块2的第一端，第二晶体管M2的第二端是上拉模块2的第二端。第一电容C1连接在第二晶体管M2的控制端和第二端之间。

下拉控制模块3包括第三晶体管M3和第四晶体管M4。第三晶体管M3的控制端是下拉控制模块3的控制端，第三晶体管M3的第一端是下拉控制模块3的第一端，第三晶体管M3的第二端是下拉控制模块3的第三端，第四晶体管M4的控制端和第一端连接的连接点是下拉控制模块3的第二端；第四晶体管M4的第二端与第三晶体管M3的第二端连接。

下拉模块4包括第五晶体管M5和第六晶体管M6。第五晶体管M5的控制端和第六晶体管M6的控制端连接的连接点是下拉模块4的控制端，第五晶体管M5的第一端和第六晶体管M6的第一端连接的连接点是下拉模块4的第一端。第五晶体管M5的第二端是下拉模块4的第二端。第六晶体管M6的第二端是下拉模块4的第三端。

复位模块5包括第七晶体管M7和第八晶体管M8。第七晶体管M7的控制端和第八晶体管M8的控制端连接的连接点是复位模块5的控制端，第七晶体管M7的第一端和第八晶体管M8的第一端连接的连接点是复位模块5的第一端。第七晶体管M7的第二端是复位模块5的第二端。第八晶体管M8的第二端是复位模块5的第三端。

反向模块6包括第九晶体管M9和第十晶体管M10，第九晶体管M9的控制端是反向模块6的控制端，第一端是反向模块6的第一端，第二端是反向模块6的第三端。第十晶体管M10的控制端和第一端连接的连接点是反向模块6的第二端，第十晶体管M10的第二端与第九晶体管M9的第二端连接。

反向模块6中，第九晶体管M9和第十晶体管M10构成了反向器对于时钟信号反向，结构简单，并且，反向后的信号来源于第一电压端VGL和第二电压端VGH，信号稳定性好。

下拉控制模块3中，第三晶体管M3和第四晶体管M4构成了反向器，使得下拉控制模块3对于下拉模块4输出状态稳定的控制信号，能够防止下拉模块4的误动作。

图3是根据本发明的第二实施例提供的栅极驱动电路的结构框图。

在本发明的实施例中，提供了一种栅极驱动电路，包括多个第一移位寄存器A和多个第二移位寄存器B，第一移位寄存器A与第二移位寄存器B级联。第一移位寄存器A包括：上拉控制模块1、上拉模块2、下拉控制模块3、下拉模块4、复位模块5和输出端OP。第二移位寄存器B包括：上拉控制模块1、上拉模块2、下拉控制模块3、下拉模块4、复位模块5、反向模块6和输出端OP。上拉控制模块1与上拉模块2连接，上拉控制模块1被配置为控制上拉模块2对于输出端OP的电平的上拉。上拉模块2与输出端OP连接，上拉模块2被配置为对于输出端OP的电平进行上拉。下拉控制模块3与下拉模块4连接，下拉控制模块3被配置为控制下拉模块4对于输出端OP的电平的下拉。下拉模块4与输出端OP连接，下拉模块4被配置为对于输出端OP的电平进行下拉。复位模块5与输出端OP连接，复位模块5被配置为对于输出端OP的电平进行复位。反向模块6与上拉模块2连接，被配置为使输入到上拉模块2的时钟信号的相位反向。输出端OP被配置为向像素电路提供栅极驱动信号。一级的移位寄存器的输出端OP与下一级的移位寄存器的上拉控制模块1连接，一级的移位寄存器的输出端OP与上一级的移位寄存器的复位模块5连接。其中，多个第一移位寄存器A和多个第二移位寄存器B的时钟信号相同，均由时钟信号端CLK提供。

通过在第二移位寄存器B中增加反向模块6，可以在移位寄存器中对于时钟信号进行调整，而不需要在外部增加时钟信号源或者时钟信号调整电路。在本发明的实施例中，以简洁的方法实现了只使用单个时钟信号端CLK即可驱动的液晶显示器栅极驱动电路。

图4是图3中的第一移位寄存器的示意性的电路图。在本发明的实施例中，除了不包含反向模块6，第一移位寄存器A的其它结构与第二移位寄存器B的结构可以完全一致。这样，进一步的简化了电路结构。

根据本发明的第三实施例，提供了一种阵列基板，包括上述的栅极驱动电路。

根据本发明的第四实施例，提供了一种显示装置，包括上述的阵列基板。所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

图5是图3所示的移位寄存器的示意性的时序图。根据本发明的第五实施例，提供了一种移位寄存器的驱动方法，用于驱动上述的移位寄存器，此处，以第一移位寄存器A以及与之级联的图2所示的第二移位寄存器B为例进行说明，并且，以该第一移位寄存器A为第n级移位寄存器G(n)、以该第二移位寄存器B为第n+1级移位寄存器G(n+1)为例进行说明，n是任一自然数。

驱动方法包括：第一阶段，上拉准备阶段。第二阶段，上拉阶段。第三阶段，复位阶段。第四阶段，下拉阶段。

第一阶段，上拉准备阶段。使得上拉控制模块1导通，上拉模块2导通，下拉控制模块3导通，下拉模块4截止，复位模块5截止。输出端OP输出低电平。

在第一阶段中，n级的第一移位寄存器A的输入端IP(即第n-1级的移位寄存器的输出端OP_G(n-1))的电压为高电平，使得第一晶体管M1管导通。

此处，以晶体管为N型晶体管为例进行说明，当晶体管的控制端施加高电平的电压时，晶体管导通。相应的，第一电压端VGL的电压为低电平，第二电压端VGH的电压为高电平。

由于本实施例中的晶体管均是作为开关工作的开关晶体管，因此，也可以使用P型晶体管，此时，电路结构无需改变，仅仅需要改变施加到晶体管的控制端的电压的电平，即可以实现完全相同的功能。

n级的第一移位寄存器A中，输入端IP的高电平的电压对第一电容C1进行充电，使得上拉节点PU的电位被拉高。此时时钟信号端CLK的电压为低电平，即使第二晶体管M2导通，输出端OP的电压也仍然是低电平。由于上拉节点PU的高电平也会使得第六晶体管M3导通，使得下拉节点PD的电压为低电平，第五晶体管M5、第六晶体管M6截止，不会对于输出端OP进行下拉，从而保证输出端OP在下一时刻输出高电平的信号时的稳定性输出。

第二阶段，上拉阶段。使得上拉控制模块1截止，上拉模块2导通，下拉控制模块3导通，下拉模块4截止，复位模块5截止。输出端OP输出高电平。

在第二阶段中，n级的第一移位寄存器A的输入端IP的电压是低电平，第一晶体管M1截止，上拉节点PU继续保持高电平，第二晶体管M2保持导通状态。此时，时钟信号输入端CLK的电压为高电平，输出端OP的电压为高电平，由于第一电容C12自举效应(Bootstrapping)，上拉节点PU的电压进一步升高，保证第二晶体管M2的稳定导通，最终向输出端OP传输驱动信号。上拉节点PU点为高电平，第三晶体管M3仍处于开启状态，对下拉结点PD进行放电，从而第五晶体管M5和第六晶体管M6继续截止，从而保证输出端OP的驱动信号的稳定输出，不会被下拉。

与此同时，n+1级的第二移位寄存器B进入第一阶段，其输入端IP接收n级的第一移位寄存器A的输出端OP_G(n)输出的高电平的电压。在n+1级的第二移位寄存器B中，第一晶体管M1管导通。输入端IP的高电平的电压给第一电容C1进行充电，使得上拉节点PU的电压被拉高，此时时钟信号端CLK的电压为高电平，由于反向模块6中的第九晶体管M9和第十晶体管M10的作用，反向模块6的第三端X(n)的电压是低电平，第二晶体管M2导通，但是此时输出端OP的电压仍为低电平，同时由于上拉节点PU的电压为高电平，使得第三晶体管M3导通，使得这个阶段下拉节点PD的电位为低电位，第五晶体管M5和第六晶体管M6截止，从而保证输出端OP的稳定输出。

第三阶段，复位阶段。使得上拉控制模块1截止，上拉模块2截止，下拉控制模块3截止，下拉模块4导通，复位模块5导通。输出端OP输出低电平；

n+1级的第二移位寄存器B进入第二阶段，上拉节点PU继续保持高电平，第二晶体管M2保持导通状态。此时，时钟信号输入端CLK的电压为低电平，由于反向模块6中的第九晶体管M9和第十晶体管M10的作用，反向模块6的第三端X(n)的电压是高电平，输出端OP的电压为高电平，由于第一电容C12自举效应(Bootstrapping)，上拉节点PU的电压进一步升高，保证第二晶体管M2的稳定导通，最终向输出端OP传输驱动信号。上拉节点PU点为高电平，第三晶体管M3仍处于开启状态，对下拉结点PD进行放电，从而第五晶体管M5和第六晶体管M6继续截止，从而保证输出端OP的驱动信号的稳定输出，不会被下拉。即n+1级的第二移位寄存器B的输出端OP(OP_G(n+1))的电压为高电平。

由于n级的第一移位寄存器A的复位端RS与n+1级的第二移位寄存器B的输出端OP连接，因此，复位模块5的第七晶体管M7和第八晶体管M8导通，对于上拉节点PU和输出端OP进行复位。n级的第一移位寄存器A的输出端OP的电压为低电平。

第四阶段，下拉阶段。使得上拉控制模块1截止，上拉模块2截止，下拉控制模块3截止，下拉模块4导通，复位模块5截止。输出端OP输出低电平。

n级的第一移位寄存器A被复位后，上拉节点PU的电压为低电平，下拉控制模块3的第三晶体管M3截止，第四晶体管M4导通，第二电压端VGH的高电平的电压被施加到下拉节点PD。下拉节点PD的电压维持在高电平，下拉模块4的第五晶体管M5和第六晶体管M6导通，对于上拉节点PU和输出端OP继续持续的下拉。

持续的下拉使得时钟信号端CLK的时钟信号产生的耦合(Coupling)噪声电压得以消除，从而保证低电平电压的稳定输出，保证信号输出的稳定性。根据上述方法，在一级的移位寄存器中，只要上拉节点PU的电压为高电平，下拉节点PD的电压就是低电平。只要上拉PU的电压为低电平，下拉节点PD的电压一直就是高电平，下拉模块4的第五晶体管M5和第六晶体管M6就一直导通，对上拉节点PU及输出端OP进行下拉，以消除噪声电压。

下拉状态持续到下一帧到来，当进行下一帧的扫描时，输入端IP施加高电平的电压，移位寄存器重新开始第一阶段。

根据本发明的实施例，通过单个的时钟信号端CLK即实现了栅极移位寄存器的功能。反向模块6中的第九晶体管M9和第十晶体管M10的增加使时钟信号实现了反相，从而替代了传统GOA电路中需要的第二个时钟信号。

根据本发明的实施例，可以应用于液晶显示器，提供低噪音高信赖性的栅极扫描驱动电路。

需要说明的是，在上述描述中，高电平、低电平仅仅用于区分电压是否能够使得晶体管导通、指示逻辑上的高低或者完成其它功能，并没有限制电压的值。例如，低电平可以是指接地的电平，也可以是负电平。根据本发明的原理，本领域技术人员能够在不付出创造性劳动的情况下，对于晶体管的类型做出适当的选择和调整，这些选择和调整也视为本发明的保护范围。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存器，包括：上拉控制模块、上拉模块、下拉控制模块、下拉模块、复位模块、反向模块和输出端；

所述上拉控制模块与所述上拉模块连接，所述上拉控制模块被配置为控制所述上拉模块对于所述输出端的电平的上拉；

所述上拉模块与所述输出端连接，所述上拉模块被配置为对于所述输出端的电平进行上拉；

所述下拉控制模块与所述下拉模块连接，所述下拉控制模块被配置为控制所述下拉模块对于所述输出端的电平的下拉；

所述下拉模块与所述输出端连接，所述下拉模块被配置为对于所述输出端的电平进行下拉；

所述复位模块与所述输出端连接，所述复位模块被配置为对于所述输出端的电平进行复位；

所述反向模块与所述上拉模块连接，所述反向模块被配置为使输入到所述上拉模块的时钟信号的相位反向。

2.根据权利要求1所述的移位寄存器，其中，所述上拉控制模块包括控制端、第一端和第二端；所述上拉模块包括控制端、第一端和第二端；所述下拉控制模块包括控制端、第一端、第二端和第三端；所述下拉模块包括控制端、第一端、第二端和第三端；所述复位模块包括控制端、第一端、第二端和第三端；所述反向模块包括控制端、第一端、第二端和第三端；

所述上拉控制模块的控制端和第一端与输入端连接，第二端与所述上拉模块的控制端连接；

所述上拉模块的第一端与所述反向模块的第三端连接，第二端与所述输出端连接；

所述下拉控制模块的控制端与所述上拉控制模块的第二端连接，第一端与第一电压端连接，第二端与第二电压端连接，第三端与所述下拉模块的控制端连接；

所述下拉模块的第一端与第一电压端连接，第二端与所述上拉模块的控制端连接，第三端与所述输出端连接；

所述反向模块的控制端与时钟信号端连接，第一端与第一电压端连接，第二端与第二电压端连接；

所述复位模块的控制端与复位端连接，第一端与第一电压端连接，第二端与所述上拉模块的控制端连接，第三端与所述输出端连接。

3.根据权利要求2所述的移位寄存器，其中，所述上拉控制模块包括第一晶体管；所述第一晶体管的控制端是所述上拉控制模块的控制端，所述第一晶体管的第一端是所述上拉控制模块的第一端，所述第一晶体管的第二端是所述上拉控制模块的第二端。

4.根据权利要求2所述的移位寄存器，其中，所述上拉模块包括第二晶体管和第一电容；所述第二晶体管的控制端是所述上拉模块的控制端，所述第二晶体管的第一端是所述上拉模块的第一端，所述第二晶体管的第二端是所述上拉模块的第二端；所述第一电容连接在所述第二晶体管的控制端和第二端之间。

5.根据权利要求2所述的移位寄存器，其中，所述下拉控制模块包括第三晶体管和第四晶体管；所述第三晶体管的控制端是所述下拉控制模块的控制端，所述第三晶体管的第一端是所述下拉控制模块的第一端，所述第三晶体管的第二端是所述下拉控制模块的第三端，所述第四晶体管的控制端和第一端连接的连接点是所述下拉控制模块的第二端；所述第四晶体管的第二端与所述第三晶体管的第二端连接。

6.根据权利要求2所述的移位寄存器，其中，所述下拉模块包括第五晶体管和第六晶体管；所述第五晶体管的控制端和所述第六晶体管的控制端连接的连接点是所述下拉模块的控制端，所述第五晶体管的第一端和所述第六晶体管的第一端连接的连接点是所述下拉模块的第一端；所述第五晶体管的第二端是所述下拉模块的第二端；所述第六晶体管的第二端是所述下拉模块的第三端。

7.根据权利要求2所述的移位寄存器，其中，所述复位模块包括第七晶体管和第八晶体管；所述第七晶体管的控制端和所述第八晶体管的控制端连接的连接点是所述复位模块的控制端，所述第七晶体管的第一端和所述第八晶体管的第一端连接的连接点是所述复位模块的第一端；所述第七晶体管的第二端是所述复位模块的第二端；所述第八晶体管的第二端是所述复位模块的第三端。

8.根据权利要求2所述的移位寄存器，其中，所述反向模块包括第九晶体管和第十晶体管，所述第九晶体管的控制端是所述反向模块的控制端，所述第九晶体管的第一端是所述反向模块的第一端，所述第九晶体管的第二端是所述反向模块的第三端；所述第十晶体管的控制端和第一端连接的连接点是所述反向模块的第二端，所述第十晶体管的第二端与所述第九晶体管的第二端连接。

9.一种栅极驱动电路，包括多个第一移位寄存器和多个第二移位寄存器，所述第一移位寄存器与所述第二移位寄存器级联；所述第一移位寄存器包括：上拉控制模块、上拉模块、下拉控制模块、下拉模块、复位模块和输出端；

所述第二移位寄存器包括：上拉控制模块、上拉模块、下拉控制模块、下拉模块、复位模块、反向模块和输出端；

所述上拉控制模块与所述上拉模块连接，所述上拉控制模块被配置为控制所述上拉模块对于所述输出端的电平的上拉；

所述上拉模块与所述输出端连接，所述上拉模块被配置为对于所述输出端的电平进行上拉；

所述下拉控制模块与所述下拉模块连接，所述下拉控制模块被配置为控制所述下拉模块对于所述输出端的电平的下拉；

所述下拉模块与所述输出端连接，所述下拉模块被配置为对于所述输出端的电平进行下拉；

所述复位模块与所述输出端连接，所述复位模块被配置为对于所述输出端的电平进行复位；

所述反向模块与所述上拉模块连接，被配置为使输入到所述上拉模块的时钟信号的相位反向；

所述输出端被配置为向像素电路提供栅极驱动信号；

一级的所述移位寄存器的所述输出端与下一级的所述移位寄存器的所述上拉控制模块连接，一级的所述移位寄存器的所述输出端与上一级的所述移位寄存器的所述复位模块连接；

其中，所述多个第一移位寄存器和所述多个第二移位寄存器的时钟信号相同。

10.一种阵列基板，包括如权利要求9所述的栅极驱动电路。

11.一种显示装置，包括如权利要求10所述的阵列基板。

12.一种移位寄存器的驱动方法，用于驱动如权利要求1至10中任一项所述的移位寄存器，包括：

第一阶段，上拉准备阶段；使得上拉控制模块导通，上拉模块导通，下拉控制模块导通，下拉模块截止，复位模块截止；输出端输出低电平；

第二阶段，上拉阶段；使得上拉控制模块截止，上拉模块导通，下拉控制模块导通，下拉模块截止，复位模块截止；输出端输出高电平；

第三阶段，复位阶段；使得上拉控制模块截止，上拉模块截止，下拉控制模块截止，下拉模块导通，复位模块导通；输出端输出低电平；

第四阶段，下拉阶段；使得上拉控制模块截止，上拉模块截止，下拉控制模块截止，下拉模块导通，复位模块截止；输出端输出低电平。