CN111091791A - 移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路 Download PDF

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Abstract

本发明涉及一种移位寄存器及其驱动方法、栅极驱动电路，其包括第一电位控制模块、第二电位控制模块、第三电位控制模块、第四电位控制模块、第五电位控制模块、第六电位控制模块、第七电位控制模块、第八电位控制模块、电平输入控制模块、信号输入控制模块以及输出控制模块。该移位寄存器通过接入与第七电位控制模块连接并与信号输入控制模块连接的一个时钟信号输入端，与第一、二、三、四、五、六、七、八电位控制模块均连接的高电平信号端、低电平信号端，与第一、二、三、五、七、八电位控制模块均连接的第一信号输入端、与第一电位控制模块连接的第二信号端，在各模块的配合工作下，实现输出控制模块的信号的输出。

Description

移位寄存器及其驱动方法、栅极驱动电路
技术领域
本发明属于显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
液晶显示器在进行显示时，通过液晶显示器内部的驱动电路输出信号，对液晶显示器的像素单元进行逐行扫描，以显示图像。液晶显示器主要由移位寄存器实现图像的逐行扫描。移位寄存器是由多个晶体管以及其他电学器件连接所组成的驱动电路。现有的移位寄存器在工作时，常需要接入多个时钟信号端，通过多个时钟信号实现驱动电路的信号的输出。
发明内容
本发明提供移位寄存器及其驱动方法、栅极驱动电路，以解决相关技术中的不足。
根据本发明实施例，提供一种移位寄存器，其包括第一电位控制模块、第二电位控制模块、第三电位控制模块、第四电位控制模块、第五电位控制模块、第六电位控制模块、第七电位控制模块、第八电位控制模块、电平输入控制模块、信号输入控制模块以及输出控制模块；其中，
第一电位控制模块连接第一信号输入端、第二信号输入端、第一电平信号端、第二电平信号端和第一节点，用于在所述第一信号输入端和所述第二信号输入端所输入的信号下，根据所述第一电平信号端和第二电平信号端所输入的信号，控制所述第一节点的电位；
第二电位控制模块连接第一信号输入端、第一电平信号端、第二电平信号端、第一节点和第二节点，用于在所述第一信号输入端所输入的信号和所述第一节点的控制下，根据所述第一电平信号端和第二电平信号端所输入的信号，控制所述第二节点的电位；
第三电位控制模块连接第一电平信号端、第二电平信号端、第一信号输入端、第二节点和第三节点，用于在第一信号输入端所输入的信号和所述第二节点的控制下，根据所述第一电平信号端和第二电平信号端所输入的信号，控制所述第三节点的电位；
第四电位控制模块连接第一电平信号端、第二电平信号端、第二节点、第三节点和第四节点，用于在所述第二节点和第三节点的控制下，根据所述第一电平信号端和第二电平信号端所输入的信号，控制所述第四节点的电位；
第五电位控制模块连接第一电平信号端、第二电平信号端、第一信号输入端、第四节点和第五节点，用于在所述第一信号输入端所述输入的信号和第四节点的控制下，根据所述第一电平信号端和第二电平信号端所输入的信号，控制所述第五节点的电位；
第六电位控制模块连接第一电平信号端、第二电平信号端、第四节点、第五节点和第六节点，用于在所述第四节点和第五节点的控制下，根据所述第一电平信号端和第二电平信号端所输入的信号，控制所述第六节点的电位；
电平输入控制模块连接第一平信号端、第四节点和第七电位控制模块，用于在第四节点的控制下，根据第一平信号端所输入的信号，控制向所述第七电位控制模块输出的电平信号；
第七电位控制模块连接第一信号输入端、时钟信号端、电平输入控制模块、第二电平信号端和第七节点，用于在所第一信号输入端和时钟信号端所输入的信号的控制下，根据所述电平输入控制模块和第二电平信号端所输入的信号，控制所述第七节点的电位；
第八电位控制模块连接第一电平信号端、第二电平信号端、第一信号输入端、第七节点和第八节点，用于在第一信号输入端所输入的信号和第七节点的控制下，根据所述第一电平信号端和第二电平信号端所输入的信号，控制第八节点的电位；
信号输入控制模块连接时钟信号端、第六节点和输出控制模块，用于在所述第六节点的控制下，根据所述时钟信号端所述输入的信号，控制向所述输出控制模块输出的电平信号；
输出控制模块连接第二电平信号端、第四节点、第八节点、信号输入控制模块和信号输出端，用于在第四节点和第八节点的控制下，根据所述信号输入控制模块和所述第二电平信号端所输入的信号，控制所述信号输出端的电位。
在一些实施例中，所述第一电位控制模块包括第一晶体管和第二晶体管；其中，
所述第一晶体管的第一极连接第一节点，第二极连接第二电平信号端，控制极连接第一信号输入端；
所述第二晶体管的第一极连接第一电平信号端，第二极连接第一节点，控制极连接第二信号输入端。
在一些实施例中，所述第二电位控制模块包括第五晶体管和第六晶体管；其中，
所述第五晶体管的第一极连接第二节点，第二极连接第二电平信号端，控制极连接第一信号输入端；
所述第六晶体管的第一极连接第一电平信号端，第二极连接第二节点，控制极连接第一节点。
在一些实施例中，所述第三电位控制模块包括第九晶体管和第十晶体管；其中，
所述第九晶体管的第一极连接第三节点，第二极连接第二电平信号端，控制极连接第二节点；
所述第十晶体管的第一极连接第一电平信号端，第二极连接第三节点，控制极连接第一信号输入端。
在一些实施例中，所述第四电位控制模块包括第十四晶体管和第十五晶体管；其中，
所述第十四晶体管的第一极连接第四节点，第二极连接第二电平信号端，控制极连接第三节点；
所述第十五晶体管的第一极连接第一电平信号端，第二极连接第四节点，控制极连接第二节点。
在一些实施例中，所述第五电位控制模块包括第三晶体管和第四晶体管；其中，
所述第三晶体管的第一极连接第五节点，第二极连接第一电平信号端，控制极连接第一信号输入端；
所述第四晶体管的第一极连接第二电平信号端，第二极连接第五节点，控制极连接第四节点。
在一些实施例中，所述第六电位控制模块包括第七晶体管和第八晶体管；其中，
所述第七晶体管的第一极连接第六节点，第二极连接第一电平信号端，控制极连接第五节点；
第八晶体管的第一极连接第二电平信号端，第二极连接第六节点，控制极连接第四节点。
在一些实施例中，所述第七电位控制模块包括第十二晶体管和第十三晶体管；其中，
所述第十二晶体管的第一极连接第七节点，第二极连接电平输入控制模块，控制极连接时钟信号端；
所述第十三晶体管的第一极连接第二电平信号端，第二极连接第七节点，控制极连接第一信号输入端。
在一些实施例中，所述第八电位控制模块包括第十六晶体管和第十七晶体管；其中，
所述第十六晶体管的第一极连接第八节点，第二极连接第一电平信号端，控制极连接第七节点；
所述第十七晶体管的第一极连接第二电平信号端，第二极连接第八节点，控制极连接第一信号输入端。
在一些实施例中，所述输出控制模块包括第十八晶体管和第十九晶体管；其中，
所述第十八晶体管的第一极连接信号输出端，第二极连接第二电平信号端，控制极连接第四节点；
所述第十九晶体管的第一极连接信号输入控制模块，第二极连接信号输出端，控制极连接第八节点。
根据本发明实施例，还提供一种移位寄存器的驱动方法，其包括：
第一阶段：给第一信号输入端和时钟信号端输入极性相同的第一电平信号，给第二信号输入端输入与所述第一电平信号极性相反的第二电平信号，通过第一电位控制模块控制第一节点的电位与所述第二电平的极性相同，通过第二电位控制模块控制第二节点的电位与所述第二电平的极性相同，通过第三电位控制模块控制第三节点的电位与所述第一电平的极性相同，通过第四电位控制模块控制第四节点的电位与所述第二电平的极性相同，通过第五电位控制模块控制第五节点的电位与所述第一电平的极性相同，通过第六电位控制模块控制第六节点的电位与所述第一电平的极性相同，通过第七电位控制模块控制第七节点的电位与所述第二电平的极性相同，通过第八电位控制模块控制第八节点的电位与所述第二电平的极性相同；
第二阶段：给所述第一信号输入端和时钟信号端输入第二电平信号，第二信号输入端继续输入第二电平信号，第四电位控制模块和第六电位控制模块开通，其余电位控制模块断开，所述第一节点、第二节点、第三节点、第四节点、第五节点、第六节点、第七节点以及第八节点的电位不变；
第三阶段：给所述时钟信号端输入第一电平信号，第一信号输入端和第二信号输入端继续输入第二电平信号，使得所述第七电位控制模块、第八电位控制模块以及输出控制模块开通，并通过第七电位控制模块控制所述第七节点的电位与第一电平的极性相同，通过第八电位控制模块控制所述第八节点的电位与第一电平的极性相同，通过输出控制模块控制所述信号输出端所输出的信号其极性与所述第一电平的极性相同；
第四阶段：给所述时钟信号端输入第二电平信号，第一信号输入端和第二信号输入端继续输入第二电平信号，使得所述第七电位控制模块、第八电位控制模块关闭，第八节点的电位仍与第一电平的极性相同，通过输出控制模块控制所述信号输出端所输出的信号其极性与所述第二电平的极性相同；
第五阶段：给时钟信号端和所述第二信号输入端输入第一电平信号，所述第一信号输入端继续输入第二电平信号，使得所有电位控制模块均开通，并通过所述第一电位控制模块控制第一节点的电位与第一电平信号相同，通过第二电位控制模块控制第二节点的电位与第一电平信号相同，通过第三电位控制模块控制第三节点的电位与第二电平信号相同，通过第四电位控制模块控制第四节点的电位与所述第一电平信号相同，通过第五电位控制模块控制第五节点的电位与所述第二电平信号相同，通过第六电位控制模块控制第六节点的电位与所述第二电平信号相同。
根据本发明实施例，还提供一种栅极驱动电路，其包括多个级联的如上所述的移位寄存器。
根据上述实施例可知，本申请提供的移位寄存器仅需接入一个时钟信号端，通过一个时钟信号实现移位寄存器信号的输出，减少时钟信号的输入，减少时钟信号端的设置。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
图1是根据本发明实施例示出的一种移位寄存器的结构示意图；
图2是根据本发明实施例示出的一种移位寄存器的电路示意图；
图3是图2所示移位寄存器的电路的工作时序图；
图4是图2所示移位寄存器的电路在第一阶段的工作状态图；
图5是图2所示移位寄存器的电路在第二阶段的工作状态图
图6是图2所示移位寄存器的电路在第三阶段的工作状态图；
图7是图2所示移位寄存器的电路在第四阶段的工作状态图；
图8是图2所示移位寄存器的电路在第五阶段的工作状态图；
图9是根据本发明实施例示出的一种栅极驱动电路的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
图1是根据本发明实施例示出的一种移位寄存器。请参照图1，该移位寄存器包括第一电位控制模块、第二电位控制模块、第三电位控制模块、第四电位控制模块、第五电位控制模块、第六电位控制模块、第七电位控制模块、第八电位控制模块、电平输入控制模块、信号输入控制模块以及输出控制模块。
其中，第一电位控制模块连接第一信号输入端Gn-1、第二信号输入端Gn+1、第一电平信号端VG1、第二电平信号端VG2和第一节点N1，用于在第一信号输入端Gn-1和第二信号输入端Gn+1所输入的信号下，根据第一电平信号端VG1和第二电平信号端VG2所输入的信号，控制第一节点N1的电位。
第二电位控制模块连接第一信号输入端Gn-1、第一电平信号端VG1、第二电平信号端VG2、第一节点N1和第二节点N2，用于在第一信号输入端Gn-1所输入的信号和第一节点N1的控制下，根据第一电平信号端VG1和第二电平信号端VG2所输入的信号，控制第二节点N2的电位。
第三电位控制模块连接第一电平信号端VG1、第二电平信号端VG2、第一信号输入端Gn-1、第二节点N2和第三节点N3，用于在第一信号输入端Gn-1所输入的信号和第二节点N2的控制下，根据第一电平信号端VG1和第二电平信号端VG2所输入的信号，控制第三节点N3的电位。
第四电位控制模块连接第一电平信号端VG1、第二电平信号端VG2、第二节点N2、第三节点N3和第四节点N4，用于在第二节点N2和第三节点N3的控制下，根据第一电平信号端VG1和第二电平信号端VG2所输入的信号，控制第四节点N4的电位。
第五电位控制模块连接第一电平信号端VG1、第二电平信号端VG2、第一信号输入端Gn-1、第四节点N4和第五节点N5，用于在第一信号输入端Gn-1输入的信号和第四节点N4的控制下，根据第一电平信号端VG1和第二电平信号端VG2所输入的信号，控制第五节点N5的电位。
第六电位控制模块连接第一电平信号端VG1、第二电平信号端VG2、第四节点N4、第五节点N5和第六节点N6，用于在第四节点N4和第五节点N5的控制下，根据第一电平信号端VG1和第二电平信号端VG2所输入的信号，控制第六节点N6的电位。
电平输入控制模块连接第一平信号端VG1、第四节点N4和第七电位控制模块，用于在第四节点N4的控制下，根据第一平信号端VG1所输入的信号，控制向第七电位控制模块输出的电平信号。
第七电位控制模块连接第一信号输入端Gn-1、时钟信号端CK、电平输入控制模块、第二电平信号端VG2和第七节点，用于在所第一信号输入端Gn-1和时钟信号端CK所输入的信号的控制下，根据电平输入控制模块和第二电平信号端VG2所输入的信号，控制第七节点N7的电位。
第八电位控制模块连接第一电平信号端VG1、第二电平信号端VG2、第一信号输入端Gn-1、第七节点N7和第八节点N8，用于在第一信号输入端Gn-1所输入的信号和第七节点N7的控制下，根据第一电平信号端VG1和第二电平信号端VG2所输入的信号，控制第八节点N8的电位。
信号输入控制模块连接时钟信号端CK、第六节点N6和输出控制模块，用于在第六节点N6的控制下，根据时钟信号端CK输入的信号，控制向输出控制模块输出的电平信号。
输出控制模块连接第二电平信号端VG2、第四节点N4、第八节点N8、信号输入控制模块和信号输出端Gn，用于在第四节点N4和第八节点N8的控制下，根据信号输入控制模块和第二电平信号端VG2所输入的信号，控制信号输出端Gn的电位。
图2是根据本发明实施例示出的一种移位寄存器的电路示意图。请参照图2所示，在一些实施例中，该移位寄存器的第一电位控制模块包括第一晶体管T1和第二晶体管T2。其中，第一晶体管T1的第一极连接第一节点N1，第二极连接第二电平信号端VG2，控制极连接第一信号输入端Gn-1。第二晶体管T2的第一极连接第一电平信号端VG1，第二极连接第一节点N1，控制极连接第二信号输入端Gn+1。
进一步的，第二电位控制模块包括第五晶体管T5和第六晶体管T6。其中，第五晶体管T5的第一极连接第二节点N2，第二极连接第二电平信号端VG2，控制极连接第一信号输入端Gn-1。第六晶体管T6的第一极连接第一电平信号端VG1，第二极连接第二节点N2，控制极连接第一节点N1。
进一步的，第三电位控制模块包括第九晶体管T9和第十晶体管T10。其中，第九晶体管T9的第一极连接第三节点N3，第二极连接第二电平信号端VG2，控制极连接第二节点N2。第十晶体管T10的第一极连接第一电平信号端VG1，第二极连接第三节点N3，控制极连接第一信号输入端Gn-1。
进一步的，第四电位控制模块包括第十四晶体管T14和第十五晶体管15。其中，第十四晶体管T14的第一极连接第四节点N4，第二极连接第二电平信号端VG2，控制极连接第三节点N3。第十五晶体管T15的第一极连接第一电平信号端VG1，第二极连接第四节点N4，控制极连接第二节点N2。
进一步的，第五电位控制模块包括第三晶体管T3和第四晶体管T4。其中，第三晶体管T3的第一极连接第五节点N5，第二极连接第一电平信号端VG1，控制极连接第一信号输入端Gn-1。第四晶体管T4的第一极连接第二电平信号端VG2，第二极连接第五节点N5，控制极连接第四节点N4。
进一步的，第六电位控制模块包括第七晶体管T7和第八晶体管T8。其中，第七晶体管T7的第一极连接第六节点N6，第二极连接第一电平信号端VG1，控制极连接第五节点N5。第八晶体管T8的第一极连接第二电平信号端VG2，第二极连接第六节点N6，控制极连接第四节点N4。
进一步的，第七电位控制模块包括第十二晶体管T12和第十三晶体管T13。其中，第十二晶体管T12的第一极连接第七节点N7，第二极连接电平输入控制模块，控制极连接时钟信号端CK。第十三晶体管T13的第一极连接第二电平信号端VG2，第二极连接第七节点N7，控制极连接第一信号输入端Gn-1。
进一步的，第八电位控制模块包括第十六晶体管T16和第十七晶体管T17。其中，第十六晶体管T16的第一极连接第八节点N8，第二极连接第一电平信号端VG1，控制极连接第七节点N7。
第十七晶体管T17的第一极连接第二电平信号端VG2，第二极连接第八节点N8，控制极连接第一信号输入端Gn-1。
进一步的，输出控制模块包括第十八晶体管T18和第十九晶体管T19。其中，第十八晶体管T18的第一极连接信号输出端Gn，第二极连接第二电平信号端VG2，控制极连接第四节点N4。第十九晶体管T19的第一极连接信号输入控制模块，第二极连接信号输出端Gn，控制极连接第八节点N8。
进一步的，电平输入控制模块包括第十一晶体管T11。其中，第十一晶体管T11的第一极连接第十二晶体管T12的第二极，第十一晶体管T11的第二极与第一电平信号端VG1连接，其控制极连接第四节点N4。
进一步的，信号输入控制模块包括第二十晶体管T20。其中，第二十晶体管T20的第一极连接时钟信号端CK，第二十晶体管T20的第二极连接第十九晶体管T19的第一极，其控制极连接第六节点。
进一步，该移位寄存器还可包括第一存储电容C1、第二存储电容C2、第三存储电容C3。其中，第一电容C1的第一端连接第二节点N2，第一电容C1的第二端连接第四节点N4。第二电容C2的第一端连接时钟信号端CK，第二端连接第十二晶体管T12的第二极。第三电容C3的第一端连接第六节点N6，第二端连接第二十晶体管T20的第二极。
上述实施例所提供的移位寄存器，其仅需接入一个时钟信号端，通过一个时钟信号实现移位寄存器信号的输出，减少时钟信号的输入，减少时钟信号端的设置。
本申请还提供一种移位寄存器驱动方法，可应用于上述图2实施例所述的移位寄存器。请参照图2至图8所示，该实施例中第一电平信号可为低电平信号，相应的第二电平信号为高电平信号，且上述各个晶体管均为P型晶体管，各晶体管控制极的电平信号为低时开通，反之则断开。为了便于查看，图4至图8中添加叉号的晶体管为断开状态，其余则为开通状态。
请继续参照图2，并在必要时结合图3至图8所示，该寄存器驱动方法包括如下工作阶段：
第一阶段：给第一信号输入端Gn-1和时钟信号端CK输入极性相同的第一电平信号，给第二信号输入端Gn+1输入与第一电平信号极性相反的第二电平信号，通过第一电位控制模块控制第一节点N1的电位与第二电平的极性相同，通过第二电位控制模块控制第二节点N2的电位与第二电平的极性相同，通过第三电位控制模块控制第三节点N3的电位与第一电平的极性相同，通过第四电位控制模块控制第四节点N4的电位与第二电平的极性相同，通过第五电位控制模块控制第五节点N5的电位与第一电平的极性相同，通过第六电位控制模块控制第六节点N6的电位与第一电平的极性相同，通过第七电位控制模块控制第七节点N7的电位与第二电平的极性相同，通过第八电位控制模块控制第八节点N8的电位与第二电平的极性相同。具体的，在该阶段给第一信号输入端Gn-1和时钟信号端CK输入低电平信号，给第二信号输入端Gn+1输入高电平信号。此时由第一信号输入端Gn-1所输入的信号来控制的第一晶体管T1、第五晶体管T5、第十晶体管T10、第三晶体管T3、第十三晶体管T13以及第十七晶体管T17开通。由时钟信号端CK所输入的信号来控制的第十二晶体管T12均开通。由第二信号输入端Gn+1所输入的信号来控制的第二晶体管断开。第二电平信号VG2(即高电平信号端VGH)所输入的高电平信号通过第一晶体管T1输入至第一节点N1，则第六晶体管T6断开。高电平信号端VGH所输入的高电平信号通过第五晶体管T5传输至第二节点N2，则第九晶体管T9和第十五晶体管T15断开。低电平信号端VGL所输入的低电平信号通过第十晶体管T10传输至第三节点N3，则第十四晶体管T14开通。进而，高电平信号端VGH所输入的高电平信号通过第十四晶体管T14传输给第四节点N4，则第十八晶体管T18、第四晶体管T4、第八晶体管T8、第十一晶体管T11均断开。低电平信号端VGL通过第三晶体管T3传输至第五节点N5，则第七晶体管T7开通。高电平信号端VGH通过第十七晶体管T17传输至第八节点N8，则第十九晶体管T19断开，低电平信号端VGL通过第七晶体管T7传输至第六节点N6，则第二十晶体管T20开通。该阶段第十八晶体管T18和第十九晶体管T19均断开，即输出控制模块断开，则该移位寄存器的信号输出端没有信号输出，对信号输出端所连接的电路的信号没有影响，则信号输出端维持在原来的第二电平信号状态，即信号输出端维持在高电平状态。
第二阶段：给第一信号输入端Gn-1和时钟信号端CK输入第二电平信号，第二信号输入端Gn+1继续输入第二电平信号，第四电位控制模块和第六电位控制模块开通，其余电位控制模块断开，第一节点N1、第二节点N2、第三节点N3、第四节点N4、第五节点N5、第六节点N6、第七节点N7以及第八节点N8的电位不变。具体的，相对于第一阶段而言，由第一信号输入端Gn-1所输入的信号来控制的第一晶体管T1、第五晶体管T5、第十晶体管T10、第三晶体管T3、第十三晶体管T13以及第十七晶体管T17均断开。由时钟信号端CK所输入的信号来控制的第十二晶体管T12也断开。该阶段各节点的电位不变，则第六节点N6所控制的信号输入模块T20为开通状态。而输出控制模块仍为断开(第十八晶体管T18和第十九晶体管T19均断开)状态，则信号输出端维持在原来的高电平状态。
第三阶段：给时钟信号端CK输入第一电平信号，第一信号输入端Gn-1和第二信号输入端Gn+1继续输入第二电平信号，使得第七电位控制模块、第八电位控制模块以及输出控制模块开通，并通过第七电位控制模块控制第七节点的电位与第一电平的极性相同，通过第八电位控制模块控制第八节点的电位与第一电平的极性相同，通过输出控制模块控制信号输出端Gn所输出的信号其极性与第一电平的极性相同，即信号输出端Gn所输出的信号为低电平信号。具体的，在时钟信号端CK所输入的低电平信号下，第十二晶体管T12开通，在第二电容C2和第十二晶体管T12的作用下，使得第七节点N7的电位变低，则第十六晶体管T16开通。第一电平输入端VGL所输入的低电平信号通过第十六晶体管T16传输至第八节点N8，则第十九晶体管T19开通。在第三电容C3的作用下，将第六节点N6的电位拉到更低，时钟信号端CK所输入的低电平信号依次通过第二十晶体管T20和第十九晶体管T19传输至信号输出端Gn，从而信号输出端Gn所输出的信号为低电平信号。
第四阶段：给时钟信号端CK输入第二电平信号，第一信号输入端Gn-1和第二信号输入端Gn+1继续输入第二电平信号，使得第七电位控制模块、第八电位控制模块关闭，第八节点的电位仍与第一电平的极性相同，通过输出控制模块控制信号输出端Gn所输出的信号其极性与第二电平的极性相同，即信号输出端Gn所输出的信号为高电平信号。具体的，在时钟信号端CK所输入的高电平信号下，第十二晶体管T12断开，第十六晶体管T16断开。时钟信号端CK所输入的高电平信号依次通过第二十晶体管T20和第十九晶体管T19传输至信号输出端Gn，从而信号输出端Gn所输出的信号为高电平信号。
第五阶段：给时钟信号端CK和第二信号输入端Gn+1输入第一电平信号，第一信号输入端Gn-1继续输入第二电平信号，使得上述所有电位控制模块均开通，并通过第一电位控制模块控制第一节点N1的电位与第一电平信号相同，通过第二电位控制模块控制第二节点N2的电位与第一电平信号相同，通过第三电位控制模块控制第三节点N3的电位与第二电平信号相同，通过第四电位控制模块控制第四节点N4的电位与第一电平信号相同，通过第五电位控制模块控制第五节点N5的电位与第二电平信号相同，通过第六电位控制模块控制第六节点N6的电位与第二电平信号相同。具体的，由第二信号输入端Gn+1所输入的低电平信号控制的第二晶体管T2打开，第一电平输入端VGL的低电平信号通过第二晶体管T2传输至第一节点N1，则第六晶体管T6开通。第一电平输入端VGL的低电平信号通过第六晶体管T6传输至第二节点N2，则第九晶体管T9和第十五晶体管T15开通。第二电平输入端VGH的高电平通过第九晶体管T9传输至第三节点N3，则第十四晶体管T14断开。第一电平输入端VGL的低电平信号通过第十五晶体管T15传输至第四节点N4，则第十八晶体管T18、第十一晶体管T11、第八晶体管T8和第四晶体管T4均开通。第二电平输入端VGH的高电平通过第四晶体管T4传输至第五节点N5，则第七晶体管T7关闭。第二电平输入端VGH的高电平通过第八晶体管T8传输至第六节点N6，则第二十晶体管T20关闭。从而第二电平输入端VGH的高电平信号通过第十八晶体管T18传输至信号输出端Gn，即信号输出端Gn所输出的信号为高电平信号。
进一步，需要说明的是，在第五阶段之后，第四节点N4的电位维持为低，第六节点N6的电位维持为高，因而信号输出端Gn所输出的信号维持为高电平信号。
当然，需要说明的是，对于图2所示的移位寄存器而言，若第一电平信号为高电平信号，第二电平信号为低电平信号，且各个晶体管均为N型晶体管，同样适用。则各晶体管控制极的电平信号为高时开通，反之则断开。
此外，本申请还提供一种栅极驱动电路，其包括多个级联的如权利上所述的移位寄存器。如图9所示本级移位寄存器的第一信号输入端in1和第二信号输入端in2分别与其上一级移位寄存器的信号输出端OUT以及下一级移位寄存器的信号输出端OUT连接；本级移位寄存器的信号输出端与其上一级移位寄存器的信号输入端第二信号输入端in2以及下一级移位寄存器的第一信号输入端in1连接。
在本发明中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”、“若干”指两个或两个以上，除非另有明确的限定。
本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (12)

1.一种移位寄存器，其特征在于，其包括第一电位控制模块、第二电位控制模块、第三电位控制模块、第四电位控制模块、第五电位控制模块、第六电位控制模块、第七电位控制模块、第八电位控制模块、电平输入控制模块、信号输入控制模块以及输出控制模块；其中，
第一电位控制模块连接第一信号输入端(Gn-1)、第二信号输入端(Gn+1)、第一电平信号端(VG1)、第二电平信号端(VG2)和第一节点(N1)，用于在所述第一信号输入端(Gn-1)和所述第二信号输入端(Gn+1)所输入的信号下，根据所述第一电平信号端(VG1)和第二电平信号端(VG2)所输入的信号，控制所述第一节点(N1)的电位；
第二电位控制模块连接第一信号输入端(Gn-1)、第一电平信号端(VG1)、第二电平信号端(VG2)、第一节点(N1)和第二节点(N2)，用于在所述第一信号输入端(Gn-1)所输入的信号和所述第一节点(N1)的控制下，根据所述第一电平信号端(VG1)和第二电平信号端(VG2)所输入的信号，控制所述第二节点(N2)的电位；
第三电位控制模块连接第一电平信号端(VG1)、第二电平信号端(VG2)、第一信号输入端(Gn-1)、第二节点(N2)和第三节点(N3)，用于在第一信号输入端(Gn-1)所输入的信号和所述第二节点(N2)的控制下，根据所述第一电平信号端(VG1)和第二电平信号端(VG2)所输入的信号，控制所述第三节点(N3)的电位；
第四电位控制模块连接第一电平信号端(VG1)、第二电平信号端(VG2)、第二节点(N2)、第三节点(N3)和第四节点(N4)，用于在所述第二节点(N2)和第三节点(N3)的控制下，根据所述第一电平信号端(VG1)和第二电平信号端(VG2)所输入的信号，控制所述第四节点(N4)的电位；
第五电位控制模块连接第一电平信号端(VG1)、第二电平信号端(VG2)、第一信号输入端(Gn-1)、第四节点(N4)和第五节点(N5)，用于在所述第一信号输入端(Gn-1)所述输入的信号和第四节点(N4)的控制下，根据所述第一电平信号端(VG1)和第二电平信号端(VG2)所输入的信号，控制所述第五节点(N5)的电位；
第六电位控制模块连接第一电平信号端(VG1)、第二电平信号端(VG2)、第四节点(N4)、第五节点(N5)和第六节点(N6)，用于在所述第四节点(N4)和第五节点(N5)的控制下，根据所述第一电平信号端(VG1)和第二电平信号端(VG2)所输入的信号，控制所述第六节点(N6)的电位；
电平输入控制模块连接第一平信号端(VG1)、第四节点(N4)和第七电位控制模块，用于在第四节点(N4)的控制下，根据第一平信号端(VG1)所输入的信号，控制向所述第七电位控制模块输出的电平信号；
第七电位控制模块连接第一信号输入端(Gn-1)、时钟信号端(CK)、电平输入控制模块、第二电平信号端(VG2)和第七节点，用于在所第一信号输入端(Gn-1)和时钟信号端(CK)所输入的信号的控制下，根据所述电平输入控制模块和第二电平信号端(VG2)所输入的信号，控制所述第七节点(N7)的电位；
第八电位控制模块连接第一电平信号端(VG1)、第二电平信号端(VG2)、第一信号输入端(Gn-1)、第七节点(N7)和第八节点(N8)，用于在第一信号输入端(Gn-1)所输入的信号和第七节点(N7)的控制下，根据所述第一电平信号端(VG1)和第二电平信号端(VG2)所输入的信号，控制第八节点(N8)的电位；
信号输入控制模块连接时钟信号端(CK)、第六节点(N6)和输出控制模块，用于在所述第六节点(N6)的控制下，根据所述时钟信号端(CK)所述输入的信号，控制向所述输出控制模块输出的电平信号；
输出控制模块连接第二电平信号端(VG2)、第四节点(N4)、第八节点(N8)、信号输入控制模块和信号输出端(Gn)，用于在第四节点(N4)和第八节点(N8)的控制下，根据所述信号输入控制模块和所述第二电平信号端(VG2)所输入的信号，控制所述信号输出端(Gn)的电位。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一电位控制模块包括第一晶体管(T1)和第二晶体管(T2)；其中，
所述第一晶体管(T1)的第一极连接第一节点(N1)，第二极连接第二电平信号端(VG2)，控制极连接第一信号输入端(Gn-1)；
所述第二晶体管(T2)的第一极连接第一电平信号端(VG1)，第二极连接第一节点(N1)，控制极连接第二信号输入端(Gn+1)。
3.如权利要求1所述的移位寄存器，其特征在于，所述第二电位控制模块包括第五晶体管(T5)和第六晶体管(T6)；其中，
所述第五晶体管(T5)的第一极连接第二节点(N2)，第二极连接第二电平信号端(VG2)，控制极连接第一信号输入端(Gn-1)；
所述第六晶体管(T6)的第一极连接第一电平信号端(VG1)，第二极连接第二节点(N2)，控制极连接第一节点(N1)。
4.如权利要求1所述的移位寄存器，其特征在于，所述第三电位控制模块包括第九晶体管(T9)和第十晶体管(T10)；其中，
所述第九晶体管(T9)的第一极连接第三节点(N3)，第二极连接第二电平信号端(VG2)，控制极连接第二节点(N2)；
所述第十晶体管(T10)的第一极连接第一电平信号端(VG1)，第二极连接第三节点(N3)，控制极连接第一信号输入端(Gn-1)。
5.如权利要求1所述的移位寄存器，其特征在于，所述第四电位控制模块包括第十四晶体管(T14)和第十五晶体管(15)；其中，
所述第十四晶体管(T14)的第一极连接第四节点(N4)，第二极连接第二电平信号端(VG2)，控制极连接第三节点(N3)；
所述第十五晶体管(T15)的第一极连接第一电平信号端(VG1)，第二极连接第四节点(N4)，控制极连接第二节点(N2)。
6.如权利要求1所述的移位寄存器，其特征在于，所述第五电位控制模块包括第三晶体管(T3)和第四晶体管(T4)；其中，
所述第三晶体管(T3)的第一极连接第五节点(N5)，第二极连接第一电平信号端(VG1)，控制极连接第一信号输入端(Gn-1)；
所述第四晶体管(T4)的第一极连接第二电平信号端(VG2)，第二极连接第五节点(N5)，控制极连接第四节点(N4)。
7.如权利要求1所述的移位寄存器，其特征在于，所述第六电位控制模块包括第七晶体管(T7)和第八晶体管(T8)；其中，
所述第七晶体管(T7)的第一极连接第六节点(N6)，第二极连接第一电平信号端(VG1)，控制极连接第五节点(N5)；
第八晶体管(T8)的第一极连接第二电平信号端(VG2)，第二极连接第六节点(N6)，控制极连接第四节点(N4)。
8.如权利要求1所述的移位寄存器，其特征在于，所述第七电位控制模块包括第十二晶体管(T12)和第十三晶体管(T13)；其中，
所述第十二晶体管(T12)的第一极连接第七节点(N7)，第二极连接电平输入控制模块，控制极连接时钟信号端(CK)；
所述第十三晶体管(T13)的第一极连接第二电平信号端(VG2)，第二极连接第七节点(N7)，控制极连接第一信号输入端(Gn-1)。
9.如权利要求1所述的移位寄存器，其特征在于，所述第八电位控制模块包括第十六晶体管(T16)和第十七晶体管(T17)；其中，
所述第十六晶体管(T16)的第一极连接第八节点(N8)，第二极连接第一电平信号端(VG1)，控制极连接第七节点(N7)；
所述第十七晶体管(T17)的第一极连接第二电平信号端(VG2)，第二极连接第八节点(N8)，控制极连接第一信号输入端(Gn-1)。
10.如权利要求1所述的移位寄存器，其特征在于，所述输出控制模块包括第十八晶体管(T18)和第十九晶体管(T19)；其中，
所述第十八晶体管(T18)的第一极连接信号输出端(Gn)，第二极连接第二电平信号端(VG2)，控制极连接第四节点(N4)；
所述第十九晶体管(T19)的第一极连接信号输入控制模块，第二极连接信号输出端(Gn)，控制极连接第八节点(N8)。
11.一种移位寄存器的驱动方法，其特征在于，包括：
第一阶段：给第一信号输入端(Gn-1)和时钟信号端(CK)输入极性相同的第一电平信号，给第二信号输入端(Gn+1)输入与所述第一电平信号极性相反的第二电平信号，通过第一电位控制模块控制第一节点(N1)的电位与所述第二电平的极性相同，通过第二电位控制模块控制第二节点(N2)的电位与所述第二电平的极性相同，通过第三电位控制模块控制第三节点(N3)的电位与所述第一电平的极性相同，通过第四电位控制模块控制第四节点(N4)的电位与所述第二电平的极性相同，通过第五电位控制模块控制第五节点(N5)的电位与所述第一电平的极性相同，通过第六电位控制模块控制第六节点(N6)的电位与所述第一电平的极性相同，通过第七电位控制模块控制第七节点(N7)的电位与所述第二电平的极性相同，通过第八电位控制模块控制第八节点(N8)的电位与所述第二电平的极性相同；
第二阶段：给所述第一信号输入端(Gn-1)和时钟信号端(CK)输入第二电平信号，第二信号输入端(Gn+1)继续输入第二电平信号，第四电位控制模块和第六电位控制模块开通，其余电位控制模块断开，所述第一节点、第二节点、第三节点、第四节点、第五节点、第六节点、第七节点以及第八节点的电位不变；
第三阶段：给所述时钟信号端(CK)输入第一电平信号，第一信号输入端(Gn-1)和第二信号输入端(Gn+1)继续输入第二电平信号，使得所述第七电位控制模块、第八电位控制模块以及输出控制模块开通，并通过第七电位控制模块控制所述第七节点的电位与第一电平的极性相同，通过第八电位控制模块控制所述第八节点的电位与第一电平的极性相同，通过输出控制模块控制所述信号输出端(Gn)所输出的信号其极性与所述第一电平的极性相同；
第四阶段：给所述时钟信号端(CK)输入第二电平信号，第一信号输入端(Gn-1)和第二信号输入端(Gn+1)继续输入第二电平信号，使得所述第七电位控制模块、第八电位控制模块关闭，第八节点的电位仍与第一电平的极性相同，通过输出控制模块控制所述信号输出端(Gn)所输出的信号其极性与所述第二电平的极性相同；
第五阶段：给时钟信号端(CK)和所述第二信号输入端(Gn+1)输入第一电平信号，所述第一信号输入端(Gn-1)继续输入第二电平信号，使得所有电位控制模块均开通，并通过所述第一电位控制模块控制第一节点(N1)的电位与第一电平信号相同，通过第二电位控制模块控制第二节点(N2)的电位与第一电平信号相同，通过第三电位控制模块控制第三节点(N3)的电位与第二电平信号相同，通过第四电位控制模块控制第四节点(N4)的电位与所述第一电平信号相同，通过第五电位控制模块控制第五节点(N5)的电位与所述第二电平信号相同，通过第六电位控制模块控制第六节点(N6)的电位与所述第二电平信号相同。
12.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1至10中任一项所述的移位寄存器。
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Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5030853A (en) * 1990-03-21 1991-07-09 Thunderbird Technologies, Inc. High speed logic and memory family using ring segment buffer
US20060164376A1 (en) * 2002-09-05 2006-07-27 Samsung Electronics Co., Ltd. Shift resister and liquid crystal display having the same
CN1912965A (zh) * 2005-08-08 2007-02-14 三星电子株式会社 移位寄存器以及具有该移位寄存器的显示装置
KR20090057798A (ko) * 2007-12-03 2009-06-08 엘지디스플레이 주식회사 쉬프트 레지스터
CN103021318A (zh) * 2012-12-14 2013-04-03 京东方科技集团股份有限公司 移位寄存器及其工作方法、栅极驱动装置、显示装置
CN103632726A (zh) * 2013-01-31 2014-03-12 中国科学院电子学研究所 一种基于可编程基本逻辑单元的数据移位寄存电路
CN103971628A (zh) * 2014-04-21 2014-08-06 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路和显示装置
US20150042638A1 (en) * 2013-08-12 2015-02-12 Samsung Display Co., Ltd. Stage circuit and scan driver using the same
CN104599624A (zh) * 2015-03-02 2015-05-06 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN104900210A (zh) * 2015-06-30 2015-09-09 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN105185287A (zh) * 2015-08-27 2015-12-23 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路和相关显示装置
CN105702297A (zh) * 2016-04-15 2016-06-22 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、阵列基板及显示装置
CN106128349A (zh) * 2016-08-29 2016-11-16 武汉华星光电技术有限公司 平面显示装置及其扫描驱动电路
CN107025872A (zh) * 2016-01-29 2017-08-08 上海和辉光电有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN108417183A (zh) * 2017-02-10 2018-08-17 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN108847174A (zh) * 2018-07-03 2018-11-20 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示面板
CN109285505A (zh) * 2018-11-02 2019-01-29 北京大学深圳研究生院 一种移位寄存器单元、栅极驱动电路和显示装置

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5030853A (en) * 1990-03-21 1991-07-09 Thunderbird Technologies, Inc. High speed logic and memory family using ring segment buffer
US5030853B1 (zh) * 1990-03-21 1993-02-16 Thunderbird Tech Inc
US20060164376A1 (en) * 2002-09-05 2006-07-27 Samsung Electronics Co., Ltd. Shift resister and liquid crystal display having the same
CN1912965A (zh) * 2005-08-08 2007-02-14 三星电子株式会社 移位寄存器以及具有该移位寄存器的显示装置
KR20090057798A (ko) * 2007-12-03 2009-06-08 엘지디스플레이 주식회사 쉬프트 레지스터
CN103021318A (zh) * 2012-12-14 2013-04-03 京东方科技集团股份有限公司 移位寄存器及其工作方法、栅极驱动装置、显示装置
CN103632726A (zh) * 2013-01-31 2014-03-12 中国科学院电子学研究所 一种基于可编程基本逻辑单元的数据移位寄存电路
US20150042638A1 (en) * 2013-08-12 2015-02-12 Samsung Display Co., Ltd. Stage circuit and scan driver using the same
CN103971628A (zh) * 2014-04-21 2014-08-06 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路和显示装置
CN104599624A (zh) * 2015-03-02 2015-05-06 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN104900210A (zh) * 2015-06-30 2015-09-09 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN105185287A (zh) * 2015-08-27 2015-12-23 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路和相关显示装置
CN107025872A (zh) * 2016-01-29 2017-08-08 上海和辉光电有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN105702297A (zh) * 2016-04-15 2016-06-22 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、阵列基板及显示装置
CN106128349A (zh) * 2016-08-29 2016-11-16 武汉华星光电技术有限公司 平面显示装置及其扫描驱动电路
CN108417183A (zh) * 2017-02-10 2018-08-17 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN108847174A (zh) * 2018-07-03 2018-11-20 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示面板
CN109285505A (zh) * 2018-11-02 2019-01-29 北京大学深圳研究生院 一种移位寄存器单元、栅极驱动电路和显示装置

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