WO2021143198A1 - 驱动电路及其应用的显示面板 - Google Patents

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WO2021143198A1
WO2021143198A1 PCT/CN2020/117702 CN2020117702W WO2021143198A1 WO 2021143198 A1 WO2021143198 A1 WO 2021143198A1 CN 2020117702 W CN2020117702 W CN 2020117702W WO 2021143198 A1 WO2021143198 A1 WO 2021143198A1
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switch
terminal
electrically
amplifier
electrically coupled
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PCT/CN2020/117702
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傅晓立
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Tcl华星光电技术有限公司
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the patent of the present invention relates to the circuit structure in the display, in particular to a driving circuit and a display panel used for the same.
  • the driving circuit of the flat liquid crystal display is mainly composed of the external connection IC of the panel, but this method cannot reduce the cost of the product, nor can it make the panel thinner.
  • a liquid crystal display device usually has a gate drive circuit, a source drive circuit, and a pixel array.
  • the pixel array has a plurality of switch units and pixel electrodes, and each switch unit is turned on and off according to the scanning signal provided by the gate driving circuit, and the pixel electrode displays a data frame according to the data signal provided by the source driving circuit.
  • the gate driving circuit usually has a multi-level level shifter, and the scanning signal is outputted to the pixel array by the way that the first level shifter is transmitted to the next level shifter , In order to turn on the pixel circuit in sequence, so that the pixel circuit receives the data signal.
  • the gate driver circuit is directly fabricated on the array substrate to replace the driver chip made by the external connection IC.
  • This is called the gate array drive (Gate On Array, GOA) technology.
  • GOA Gate On Array
  • the application can be made directly around the panel, reducing the production process, reducing product costs and making the panel thinner.
  • the level shifter IC level shifter IC
  • the level shifter is 12 inputs and 12 outputs, that is, the level shifter (level shifter) needs to provide 12 Output channel, connected to the panel.
  • the 12-clock signal (CK) output is just connected to the panel one by one, but for the level shifter chip, it will seriously increase the cost; and often the level shifter chip Used to drive 6 clock signal (CK) or 8 clock signal (CK) and 10 clock signal (CK) panels, so there are many output channels that are not used and need to be processed, which wastes the output and input ports of the level shifter chip resource.
  • the main purpose of the present application is to provide a driving circuit and a display panel to which it is applied, so as to further optimize the above-mentioned problems.
  • the purpose of the patent of the present invention is to provide a driving circuit applied to a display panel, which includes: a timing controller, a level shifter connected to the timing controller, and a selection circuit.
  • the timing controller includes N output pins, each of the output pins outputs a clock signal, and N is a positive integer;
  • the level shifter includes N input terminals and one output terminal, the level shifter includes N level shift units, and the input terminals of the N level shift units are respectively connected to the timing controller.
  • N output pins are connected, and the output ends of the N level shift units are connected to the output ends of the level shifter;
  • the timing controller outputs a clock to one level shift unit of the level shifter Signal, the level shift unit outputs a scan signal from the output terminal to the selection circuit according to the clock signal to drive the display panel.
  • the selection circuit includes 1 input terminal and M output terminals, the selection circuit includes M switch tubes, and the input terminals of the M switch tubes are all connected to the selection circuit
  • the input terminal of the switch tube is connected to the output terminal of the level shifter; the output terminals of the M switch tubes are respectively connected to the scan line of the display panel; the selection circuit receives the scan signal and passes it through A switch tube outputs a scan signal to the display panel.
  • the level shift unit includes an amplifier and a switching device, and there are 12 amplifiers in total; wherein, a first terminal of the timing controller is electrically coupled to a first amplifier, A second terminal of the timing controller is electrically coupled to a second amplifier, a third terminal of the timing controller is electrically coupled to a third amplifier, and a fourth terminal of the timing controller is electrically coupled Coupled to a fourth amplifier, a fifth terminal of the timing controller is electrically coupled to a fifth amplifier, a sixth terminal of the timing controller is electrically coupled to a sixth amplifier, the timing controller A seventh terminal of the timing controller is electrically coupled to a seventh amplifier, an eighth terminal of the timing controller is electrically coupled to an eighth amplifier, and a ninth terminal of the timing controller is electrically coupled to a ninth An amplifier, a tenth terminal of the timing controller is electrically coupled to a tenth amplifier, an eleventh terminal of the timing controller is electrically coupled to an eleventh amplifier, and one of the timing controller The twelfth terminal
  • the switch tube is a MOS tube
  • the gate of the switch tube is connected to the input signal of the display panel
  • the source of the switch tube is connected to the level shifter.
  • the output terminal is connected, and the drain of the switch tube is connected to the scan line of the display panel.
  • the M is less than or equal to N.
  • Another object of the present invention patent is to provide a display panel, including: a first substrate; and a second substrate disposed opposite to the first substrate; and further including the driving circuit disposed on the first substrate or On the second substrate.
  • the patent of the invention saves the number of output channels of the level shifter, realizes the cost reduction of the level shifter chip, and uses the 6CK/8CK/12CK gate array driving panel to drive, so as not to cause waste of resources.
  • FIG. 1 is a schematic diagram of an exemplary 12-clock signal gate array driving panel driving structure.
  • FIG. 2 is a circuit diagram of using a single level shifter output channel to realize multi-clock signal output according to an embodiment of the present invention.
  • Fig. 3 is the corresponding timing output waveform diagram in Fig. 2.
  • FIG. 4 is a schematic diagram of a liquid crystal display panel according to an embodiment of the invention.
  • Fig. 2 is a circuit diagram of using a single level shifter output channel to realize multiple clock signal output according to an embodiment of the present invention
  • Fig. 3 is a timing output waveform diagram corresponding to Fig. 2. Please refer to Fig. 2 and Fig.
  • a driving circuit 30 is applied to a display panel and includes: a timing controller 100, a level shifter 200 connected to the timing controller 100, and a selection circuit, wherein the timing controller 100 It includes N output pins, each of which outputs a clock signal, where N is a positive integer; the level shifter 200 includes N input terminals and one output terminal, and the level shifter 200 includes N Level shifting units, the input ends of the N level shifting units are respectively connected to the N output pins of the timing controller 100, and the output ends of the N level shifting units are connected to the level shifting unit.
  • the output terminal of the device 200 is connected; the timing controller 100 outputs a clock signal to a level shift unit of the level shifter 200, and the level shift unit transmits the clock signal from the output terminal to the
  • the selection circuit outputs a scan signal to drive the display panel 50.
  • the selection circuit includes 1 input terminal and M output terminals, the selection circuit includes M switch tubes, and the input terminals of the M switch tubes are all Connected to the input terminal of the selection circuit and connected to the output terminal of the level shifter 200; the output terminals of the M switch tubes are respectively connected to the scan lines of the display panel 50; the selection circuit receives all The scanning signal is output to the display panel 50 through one of the switch tubes.
  • the level shift unit includes an amplifier and a switching device, and there are 12 amplifiers in total; wherein, a first terminal 111 of the timing controller 100 is electrically Coupled to a first amplifier 1, a second terminal 112 of the timing controller 100 is electrically coupled to a second amplifier 2, and a third terminal 113 of the timing controller 100 is electrically coupled to a third amplifier 3.
  • a fourth terminal 114 of the timing controller 100 is electrically coupled to a fourth amplifier 4, a fifth terminal 115 of the timing controller 100 is electrically coupled to a fifth amplifier 5, and the timing control A sixth terminal 116 of the timing controller 100 is electrically coupled to a sixth amplifier 6, a seventh terminal 117 of the timing controller 100 is electrically coupled to a seventh amplifier 7, and an eighth terminal 117 of the timing controller 100 is electrically coupled.
  • Terminal 118 is electrically coupled to an eighth amplifier 8
  • a ninth terminal 119 of the timing controller 100 is electrically coupled to a ninth amplifier 9
  • a tenth terminal 120 of the timing controller 100 is electrically coupled
  • a tenth amplifier 10 an eleventh terminal 121 of the timing controller 100 is electrically coupled to an eleventh amplifier 11, and a twelfth terminal 122 of the timing controller 100 is electrically coupled to a tenth Two amplifiers 12; there are 12 switching devices in total; including: a first switch T101, a control terminal 101a of the first switch T101 electrically receives a first input pulse signal Q1, the first switch T101 A first terminal 101b of the first switch is electrically coupled to the first amplifier 1, a second terminal 101c of the first switch T101 electrically outputs a first output clock signal CK1; a second switch T102, the second A control terminal 102a of the switch T102 electrically receives a second input pulse signal Q2, a first terminal 102b of the second switch T102 is electrically coupled to the
  • Two terminals 102c electrically output a second output clock signal CK2; a third switch T103, a control terminal 103a of the third switch T103 electrically receives a third input pulse signal Q3, a third switch T103
  • the first terminal 103b is electrically coupled to the third amplifier 3, a second terminal 103c of the third switch T103 electrically outputs a third output clock signal CK3; a fourth switch T104, the fourth switch T104 A control terminal 104a of the fourth switch T104 electrically receives a fourth input pulse signal Q4, a first terminal 104b of the fourth switch T104 is electrically coupled to the fourth amplifier 4, and a second terminal of the fourth switch T104 104c electrically outputs a fourth output clock signal CK4; a fifth switch T105, a control terminal 105a of the fifth switch T105 electrically receives a fifth input pulse signal Q5, a first of the fifth switch T105
  • the terminal 105b is electrically coupled to the fifth amplifier 5, and a second terminal 105c of the
  • the switch tube is a MOS tube
  • the gate of the switch tube is connected to the input signal of the display panel 50
  • the source of the switch tube is connected to the input signal of the display panel 50.
  • the output terminal of the level shifter 200 is connected, and the drain of the switch tube is connected to the scan line of the display panel 50.
  • the M is less than or equal to N.
  • the signals input by the time signal controller (TCON) are amplified by the amplifier and then output to the only output channel by controlling the switches T101-T112 respectively (as shown in the figure) Shown at CK), and then respectively control S1-S12 to provide CK1-CK12 for the panel respectively to realize the driving of the 12CK gate array driving panel.
  • the gate array driver panel that needs to be driven is 6CK/8CK/10CK architecture, the corresponding number of switches can be reduced, which can avoid waste of level shifter output channels. If it is necessary to achieve a gate array driver panel drive above 12CK , It can also be realized by increasing the number of switches accordingly, which has strong versatility.
  • a display panel 50 includes: a first substrate 301 (such as an active array substrate); a second substrate 302 (such as a color filter substrate), and The first substrate 301 is disposed opposite to each other; the liquid crystal layer 303 is disposed between the first substrate 301 and the second substrate 302; and further includes the driving circuit 30 disposed on the first substrate 301 and the second substrate 302. Between the second substrates 302 (for example, located on the surface of the first substrate 301).
  • first polarizer 306 disposed on an outer surface of the first substrate 301; and a second polarizer 307 disposed on an outer surface of the second substrate 302, wherein the first polarizer 306
  • the polarization directions of the second polarizer 307 and the second polarizer 307 are parallel to each other.
  • the patent of the invention saves the number of output channels of the level shifter, realizes the cost reduction of the level shifter chip, and uses the 6CK/8CK/12CK gate array driving panel to drive, so as not to cause waste of resources.
  • the subject of this application can be manufactured and used in industry and has industrial applicability.

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Abstract

一种驱动电路，应用于显示面板（50），包括：时序控制器（100）、与该时序控制器（100）连接的电平移位器（200）、选择电路，其中，该时序控制器（100）包括N个输出引脚，每一该输出引脚输出时钟信号，N为正整数；该电平移位器（200）包括N个输入端和1个输出端，该电平移位器（200）包括N个电平移位单元，该N个电平移位单元的输入端分别与该时序控制器（100）的N个输出引脚连接，该N个电平移位单元的输出端与该电平移位器（200）的输出端连接；该时序控制器（100）向该电平移位器（200）的一个电平移位单元输出时钟信号，该电平移位单元根据该时钟信号从该输出端向该选择电路输出扫描信号，以驱动显示面板（50）。

Description

驱动电路及其应用的显示面板 技术领域
本发明专利涉及显示器中的电路结构，特别是涉及一种驱动电路及其应用的显示面板。
 背景技术
近年来，随着科技的进步，平面液晶显示器逐渐普及化，其具有轻薄等优点。目前平面液晶显示器驱动电路主要是由面板外连接IC来组成，但是此方法无法将产品的成本降低、也无法使面板更薄型化。
液晶显示设备中通常具有栅极驱动电路、源极驱动电路和像素阵列。像素阵列中具有多个开关单元和像素电极，每一个开关单元依据栅极驱动电路提供的扫描讯号开启和关闭，像素电极依据源极驱动电路提供的数据讯号，显示数据画面。以栅极驱动电路来说，栅极驱动电路通常具有多级电平移位器，并藉由一级电平移位器传递至下一级电平移位器的方式，来输出扫描讯号到画素阵列中，以依序地开启画素电路，使画素电路接收数据讯号。
因此在驱动电路的制程中，便直接将栅极驱动电路制作在阵列基板上，来取代由外连接IC制作的驱动芯片，此种被称为栅极阵列驱动(Gate On Array，GOA)技术的应用可直接做在面板周围，减少制作程序、降低产品成本且使面板更薄型化。
如图1所示，现有12个时钟讯号(CK)面板GOA驱动架构，该电平移位器芯片(level shifter IC)为12进12出，即需要电平移位器(level shifter)提供12个输出通道，连接到面板。
因此当驱动12时钟讯号(CK)面板，12时钟讯号(CK)输出刚好一一连接到面板当中，但是对于电平移位器芯片而言，会严重成本提升；且常常将该电平移位器芯片用于驱动6时钟讯号(CK)或者8时钟讯号(CK)以及10时钟讯号(CK)面板，这样会有很多输出通道没有使用，需要进行处理，这样浪费电平移位器芯片的输出与输入口资源。
 技术问题
本申请的主要目的在于提供一种驱动电路及其应用的显示面板，以更优化上述所提问题。
 技术解决方案
为了解决上述技术问题，本发明专利的目的在于，提供一种驱动电路，应用于显示面板，其包括：时序控制器、与所述时序控制器连接的电平移位器、选择电路，其中, 所述时序控制器包括N个输出引脚，每一所述输出引脚输出时钟信号，N为正整数；
所述电平移位器包括N个输入端和1个输出端，所述电平移位器包括N个电平移位单元，所述N个电平移位单元的输入端分别与所述时序控制器的N个输出引脚连接，所述N个电平移位单元的输出端与所述电平移位器的输出端连接；所述时序控制器向所述电平移位器的一个电平移位单元输出时钟信号，所述电平移位单元根据所述时钟信号从所述输出端向所述选择电路输出扫描信号，以驱动显示面板。
本发明专利的目的及解决其技术问题是采用以下技术方案来实现的。
在本发明专利的一实施例中，所述选择电路包括1个输入端和M个输出端，所述选择电路包括M个开关管，所述M个开关管的输入端均连接所述选择电路的输入端，且与所述电平移位器的输出端连接；所述M个开关管的输出端分别与所述显示面板的扫描线连接；所述选择电路接收所述扫描信号，并通过其中一个开关管向所述显示面板输出扫描信号。
在本发明专利的一实施例中，所述电平移位单元包括放大器和开关器件，所述放大器共有12个；其中,所述时序控制器的一第一端电性耦接一第一放大器, 所述时序控制器的一第二端电性耦接一第二放大器, 所述时序控制器的一第三端电性耦接一第三放大器, 所述时序控制器的一第四端电性耦接一第四放大器, 所述时序控制器的一第五端电性耦接一第五放大器, 所述时序控制器的一第六端电性耦接一第六放大器, 所述时序控制器的一第七端电性耦接一第七放大器, 所述时序控制器的一第八端电性耦接一第八放大器, 所述时序控制器的一第九端电性耦接一第九放大器, 所述时序控制器的一第十端电性耦接一第十放大器, 所述时序控制器的一第十一端电性耦接一第十一放大器, 以及所述时序控制器的一第十二端电性耦接一第十二放大器；所述开关器件共有12个；其中,包括：一第一开关，所述第一开关的一控制端电性接收一第一输入脉冲讯号，所述第一开关的一第一端电性耦接所述第一放大器，所述第一开关的一第二端电性输出一第一输出时钟讯号；一第二开关，所述第二开关的一控制端电性接收一第二输入脉冲讯号，所述第二开关的一第一端电性耦接所述第二放大器，所述第二开关的一第二端电性输出一第二输出时钟讯号；一第三开关，所述第三开关的一控制端电性接收一第三输入脉冲讯号，所述第三开关的一第一端电性耦接所述第三放大器，所述第三开关的一第二端电性输出一第三输出时钟讯号；一第四开关，所述第四开关的一控制端电性接收一第四输入脉冲讯号，所述第四开关的一第一端电性耦接所述第四放大器，所述第四开关的一第二端电性输出一第四输出时钟讯号；一第五开关，所述第五开关的一控制端电性接收一第五输入脉冲讯号，所述第五开关的一第一端电性耦接所述第五放大器，所述第五开关的一第二端电性输出一第五输出时钟讯号；一第六开关，所述第六开关的一控制端电性接收一第六输入脉冲讯号，所述第六开关的一第一端电性耦接所述第六放大器，所述第六开关的一第二端电性输出一第六输出时钟讯号；一第七开关，所述第七开关的一控制端电性接收一第七输入脉冲讯号，所述第七开关的一第一端电性耦接所述第七放大器，所述七开关的一第二端电性输出一第七输出时钟讯号；一第八开关，所述第八开关的一控制端电性接收一第八输入脉冲讯号，所述第八开关的一第一端电性耦接所述第八放大器，所述八开关的一第二端电性输出一第八输出时钟讯号；一第九开关，所述第九开关的一控制端电性接收一第九输入脉冲讯号，所述第九开关的一第一端电性耦接所述第九放大器，所述九开关的一第二端电性输出一第九输出时钟讯号；一第十开关，所述第十开关的一控制端电性接收一第十输入脉冲讯号，所述第十开关的一第一端电性耦接所述第十放大器，所述十开关的一第二端电性输出一第十输出时钟讯号；一第十一开关，所述第十一开关的一控制端电性接收一第十一输入脉冲讯号，所述第十一开关的一第一端电性耦接所述第十一放大器，所述十一开关的一第二端电性输出一第十一输出时钟讯号；一第十二开关，所述第十二开关的一控制端电性接收一第十二输入脉冲讯号，所述第十二开关的一第一端电性耦接所述第十二放大器，所述十二开关的一第二端电性输出一第十二输出时钟讯号。
在本发明专利的一实施例中，所述开关管为MOS管，所述开关管的栅极与所述显示面板的输入讯号连接，所述开关管的源极与所述电平移位器的输出端连接，所述开关管的汲极与所述显示面板的扫描线连接。
在本发明专利的一实施例中，所述M小于等于N。
本发明专利的目的及解决其技术问题还可采用以下技术措施进一步实现。
本发明专利的另一目的为提供一种显示面板，包括：第一基板；以及第二基板，与所述第一基板相对设置；且还包括所述驱动电路，设置于所述第一基板或所述第二基板上。
 有益效果
本发明专利节省电平移位器输出通道数量，实现电平移位器芯片成本降低并且使用在6CK/8CK/12CK的栅极阵列驱动面板驱动，不至于造成资源的浪费。
 附图说明
图1为范例性的12时钟讯号栅极阵列驱动面板驱动架构示意图。
图2为本发明一实施例的使用单一电平移位器输出通道实现多时钟讯号输出电路图。
图3为图2中所对应的时序输出波形图。
图4是本发明一实施例的液晶显示面板示意图。
 本发明的实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明专利可用以实施的特定实施例。本发明专利所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明专利，而非用以限制本发明专利。
在附图中，为了清晰起见，夸大了层、膜、面板、区域等的厚度。在附图中，为了理解和便于描述，夸大了一些层和区域的厚度。将理解的是，当例如层、膜、区域或基底的组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。
附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本发明专利不限于此。
另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。
为更进一步阐述本发明专利为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体的实施例，对依据本发明专利提出的驱动电路及其应用的显示面板，其具体实施方式、结构、特征及其功效，详细说明如后。
图2为本发明一实施例的使用单一电平移位器输出通道实现多时钟讯号输出电路图及图3为图2中所对应的时序输出波形图，请参考图2及图3，在本发明专利的一实施例中一种驱动电路30，应用于显示面板，其包括：时序控制器100、与所述时序控制器100连接的电平移位器200、选择电路，其中, 所述时序控制器100包括N个输出引脚，每一所述输出引脚输出时钟信号，N为正整数；所述电平移位器200包括N个输入端和1个输出端，所述电平移位器200包括N个电平移位单元，所述N个电平移位单元的输入端分别与所述时序控制器100的N个输出引脚连接，所述N个电平移位单元的输出端与所述电平移位器200的输出端连接；所述时序控制器100向所述电平移位器200的一个电平移位单元输出时钟信号，所述电平移位单元根据所述时钟信号从所述输出端向所述选择电路输出扫描信号，以驱动显示面板50。
请参考图2，在本发明专利的一实施例中，所述选择电路包括1个输入端和M个输出端，所述选择电路包括M个开关管，所述M个开关管的输入端均连接所述选择电路的输入端，且与所述电平移位器200的输出端连接；所述M个开关管的输出端分别与所述显示面板50的扫描线连接；所述选择电路接收所述扫描信号，并通过其中一个开关管向所述显示面板50输出扫描信号。
请参考图2，在本发明专利的一实施例中，所述电平移位单元包括放大器和开关器件，所述放大器共有12个；其中, 所述时序控制器100的一第一端111电性耦接一第一放大器1,所述时序控制器100的一第二端112电性耦接一第二放大器2,所述时序控制器100的一第三端113电性耦接一第三放大器3,所述时序控制器100的一第四端114电性耦接一第四放大器4,所述时序控制器100的一第五端115电性耦接一第五放大器5,所述时序控制器100的一第六端116电性耦接一第六放大器6,所述时序控制器100的一第七端117电性耦接一第七放大器7,所述时序控制器100的一第八端118电性耦接一第八放大器8,所述时序控制器100的一第九端119电性耦接一第九放大器9,所述时序控制器100的一第十端120电性耦接一第十放大器10,所述时序控制器100的一第十一端121电性耦接一第十一放大器11, 所述时序控制器100的一第十二端122电性耦接一第十二放大器12；所述开关器件共有12个；其中,包括：一第一开关T101，所述第一开关T101的一控制端101a电性接收一第一输入脉冲讯号Q1，所述第一开关T101的一第一端101b电性耦接所述第一放大器1，所述第一开关T101的一第二端101c电性输出一第一输出时钟讯号CK1；一第二开关T102，所述第二开关T102的一控制端102a电性接收一第二输入脉冲讯号Q2，所述第二开关T102的一第一端102b电性耦接所述第二放大器2，所述第二开关T102的一第二端102c电性输出一第二输出时钟讯号CK2；一第三开关T103，所述第三开关T103的一控制端103a电性接收一第三输入脉冲讯号Q3，所述第三开关T103的一第一端103b电性耦接所述第三放大器3，所述第三开关T103的一第二端103c电性输出一第三输出时钟讯号CK3；一第四开关T104，所述第四开关T104的一控制端104a电性接收一第四输入脉冲讯号Q4，所述第四开关T104的一第一端104b电性耦接所述第四放大器4，所述第四开关T104的一第二端104c电性输出一第四输出时钟讯号CK4；一第五开关T105，所述第五开关T105的一控制端105a电性接收一第五输入脉冲讯号Q5，所述第五开关T105的一第一端105b电性耦接所述第五放大器5，所述第五开关T105的一第二端105c电性输出一第五输出时钟讯号CK5；一第六开关T106，所述第六开关T106的一控制端106a电性接收一第六输入脉冲讯号Q6，所述第六开关T106的一第一端106b电性耦接所述第六放大器6，所述第六开关T106的一第二端106c电性输出一第六输出时钟讯号CK6；一第七开关T107，所述第七开关T107的一控制端107a电性接收一第七输入脉冲讯号Q7，所述第七开关T107的一第一端107b电性耦接所述第七放大器7，所述七开关T107的一第二端107c电性输出一第七输出时钟讯号CK7；一第八开关T108，所述第八开关T108的一控制端108a电性接收一第八输入脉冲讯号Q8，所述第八开关T108的一第一端108b电性耦接所述第八放大器8，所述八开关T108的一第二端108c电性输出一第八输出时钟讯号CK8；一第九开关T109，所述第九开关T109的一控制端109a电性接收一第九输入脉冲讯号Q9，所述第九开关T109的一第一端109b电性耦接所述第九放大器9，所述九开关T109的一第二端109c电性输出一第九输出时钟讯号CK9；一第十开关T110，所述第十开关T110的一控制端110a电性接收一第十输入脉冲讯号Q10，所述第十开关T110的一第一端110b电性耦接所述第十放大器10，所述十开关T110的一第二端110c电性输出一第十输出时钟讯号CK10；一第十一开关T111，所述第十一开关T111的一控制端111a电性接收一第十一输入脉冲讯号Q11，所述第十一开关T111的一第一端111b电性耦接所述第十一放大器11，所述十一开关T111的一第二端111c电性输出一第十一输出时钟讯号CK11；一第十二开关T112，所述第十二开关T112的一控制端112a电性接收一第十二输入脉冲讯号Q12，所述第十二开关T112的一第一端112b电性耦接所述第十二放大器12，所述十二开关T112的一第二端112c电性输出一第十二输出时钟讯号CK12。
请参考图2，在本发明专利的一实施例中，所述开关管为MOS管，所述开关管的栅极与所述显示面板50的输入讯号连接，所述开关管的源极与所述电平移位器200的输出端连接，所述开关管的汲极与所述显示面板50的扫描线连接。
请参考图2，在本发明专利的一实施例中，所述M小于等于N。
请参考图2及图3，在本发明专利的一实施例中，分别通过控制开关T101-T112，将时讯控制器(TCON)输入的信号经过放大器放大后输出到唯一的输出通道(如图所示CK处)，然后分别控制S1-S12可以为面板分别提供CK1-CK12，实现12CK栅极阵列驱动面板的驱动。且当需要驱动的栅极阵列驱动面板是6CK/8CK/10CK架构，可以通过减少对应数量的开关数量，这样可以避免电平移位器输出通道浪费，若需要实现12CK以上的栅极阵列驱动面板驱动，也可以相应增加开关个数实现，具有比较强的通用性。
图4为本发明一实施例的液晶显示面板示意图。请参照图2及图4，在本发明的一实施例中，一种显示面板50包括：第一基板301(例如主动阵列基板)；第二基板302(例如彩色滤光片基板)，与所述第一基板301相对设置；液晶层303，设置于所述第一基板301与所述第二基板302之间；且还包括所述驱动电路30，设置于所述第一基板301与所述第二基板302之间(例如位于所述第一基板301的表面)。且更包括第一偏光片306设置于所述第一基板301的一外表面上；以及第二偏光片307设置于所述第二基板302的一外表面上，其中所述第一偏光片306与所述第二偏光片307的偏振方向为互相平行。
本发明专利节省电平移位器输出通道数量，实现电平移位器芯片成本降低并且使用在6CK/8CK/12CK的栅极阵列驱动面板驱动，不至于造成资源的浪费。
“在一些实施例中”及“在各种实施例中”等用语被重复地使用。所述用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本发明专利的实施例，并非对本发明专利作任何形式上的限制，虽然本发明专利已以具体的实施例揭露如上，然而并非用以限定本发明专利，任何熟悉本专业的技术人员，在不脱离本发明专利技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明专利技术方案的内容，依据本发明专利的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明专利技术方案的范围内。
 工业实用性
本申请的主题可以在工业中制造和使用，具备工业实用性。

Claims (10)

  1. 一种驱动电路，应用于显示面板，其包括：时序控制器、与所述时序控制器连接的电平移位器、选择电路，其中,
    所述时序控制器包括N个输出引脚，每一所述输出引脚输出时钟信号，N为正整数；
    所述电平移位器包括N个输入端和1个输出端，所述电平移位器包括N个电平移位单元，所述N个电平移位单元的输入端分别与所述时序控制器的N个输出引脚连接，所述N个电平移位单元的输出端与所述电平移位器的输出端连接；
    所述时序控制器向所述电平移位器的一个电平移位单元输出时钟信号，所述电平移位单元根据所述时钟信号从所述输出端向所述选择电路输出扫描信号，以驱动显示面板。
  2. 根据权利要求1所述的驱动电路，其中，所述选择电路包括1个输入端和M个输出端，所述选择电路包括M个开关管，所述M个开关管的输入端均连接所述选择电路的输入端，且与所述电平移位器的输出端连接；所述M个开关管的输出端分别与所述显示面板的扫描线连接；所述选择电路接收所述扫描信号，并通过其中一个开关管向所述显示面板输出扫描信号。
  3. 根据权利要求1所述的驱动电路，其中，所述电平移位单元包括放大器和开关器件，所述放大器共有12个；其中,所述时序控制器的一第一端电性耦接一第一放大器, 所述时序控制器的一第二端电性耦接一第二放大器, 所述时序控制器的一第三端电性耦接一第三放大器, 所述时序控制器的一第四端电性耦接一第四放大器, 所述时序控制器的一第五端电性耦接一第五放大器, 所述时序控制器的一第六端电性耦接一第六放大器, 所述时序控制器的一第七端电性耦接一第七放大器, 所述时序控制器的一第八端电性耦接一第八放大器, 所述时序控制器的一第九端电性耦接一第九放大器, 所述时序控制器的一第十端电性耦接一第十放大器, 所述时序控制器的一第十一端电性耦接一第十一放大器, 以及所述时序控制器的一第十二端电性耦接一第十二放大器；
    所述开关器件共有12个；其中,包括：一第一开关，所述第一开关的一控制端电性接收一第一输入脉冲讯号，所述第一开关的一第一端电性耦接所述第一放大器，所述第一开关的一第二端电性输出一第一输出时钟讯号；一第二开关，所述第二开关的一控制端电性接收一第二输入脉冲讯号，所述第二开关的一第一端电性耦接所述第二放大器，所述第二开关的一第二端电性输出一第二输出时钟讯号；一第三开关，所述第三开关的一控制端电性接收一第三输入脉冲讯号，所述第三开关的一第一端电性耦接所述第三放大器，所述第三开关的一第二端电性输出一第三输出时钟讯号；一第四开关，所述第四开关的一控制端电性接收一第四输入脉冲讯号，所述第四开关的一第一端电性耦接所述第四放大器，所述第四开关的一第二端电性输出一第四输出时钟讯号；一第五开关，所述第五开关的一控制端电性接收一第五输入脉冲讯号，所述第五开关的一第一端电性耦接所述第五放大器，所述第五开关的一第二端电性输出一第五输出时钟讯号；一第六开关，所述第六开关的一控制端电性接收一第六输入脉冲讯号，所述第六开关的一第一端电性耦接所述第六放大器，所述第六开关的一第二端电性输出一第六输出时钟讯号；一第七开关，所述第七开关的一控制端电性接收一第七输入脉冲讯号，所述第七开关的一第一端电性耦接所述第七放大器，所述七开关的一第二端电性输出一第七输出时钟讯号；一第八开关，所述第八开关的一控制端电性接收一第八输入脉冲讯号，所述第八开关的一第一端电性耦接所述第八放大器，所述八开关的一第二端电性输出一第八输出时钟讯号；一第九开关，所述第九开关的一控制端电性接收一第九输入脉冲讯号，所述第九开关的一第一端电性耦接所述第九放大器，所述九开关的一第二端电性输出一第九输出时钟讯号；一第十开关，所述第十开关的一控制端电性接收一第十输入脉冲讯号，所述第十开关的一第一端电性耦接所述第十放大器，所述十开关的一第二端电性输出一第十输出时钟讯号；一第十一开关，所述第十一开关的一控制端电性接收一第十一输入脉冲讯号，所述第十一开关的一第一端电性耦接所述第十一放大器，所述十一开关的一第二端电性输出一第十一输出时钟讯号；一第十二开关，所述第十二开关的一控制端电性接收一第十二输入脉冲讯号，所述第十二开关的一第一端电性耦接所述第十二放大器，所述十二开关的一第二端电性输出一第十二输出时钟讯号。
  4. 根据权利要求2所述的驱动电路，其中，所述开关管为MOS管，所述开关管的栅极与所述显示面板的输入讯号连接，所述开关管的源极与所述电平移位器的输出端连接，所述开关管的汲极与所述显示面板的扫描线连接。
  5. 根据权利要求1所述的驱动电路，其中，所述M小于等于N。
  6. 一种显示面板，包括：
    第一基板；
    第二基板，与所述第一基板相对设置；以及
    设置于所述第一基板或所述第二基板上的驱动电路，其包括：
    时序控制器、与所述时序控制器连接的电平移位器、选择电路，其中,
    所述时序控制器包括N个输出引脚，每一所述输出引脚输出时钟信号，N为正整数；
    所述电平移位器包括N个输入端和1个输出端，所述电平移位器包括N个电平移位单元，所述N个电平移位单元的输入端分别与所述时序控制器的N个输出引脚连接，所述N个电平移位单元的输出端与所述电平移位器的输出端连接；
    所述时序控制器向所述电平移位器的一个电平移位单元输出时钟信号，所述电平移位单元根据所述时钟信号从所述输出端向所述选择电路输出扫描信号，以驱动显示面板。
  7. 根据权利要求6所述的显示面板，其中，所述选择电路包括1个输入端和M个输出端，所述选择电路包括M个开关管，所述M个开关管的输入端均连接所述选择电路的输入端，且与所述电平移位器的输出端连接；所述M个开关管的输出端分别与所述显示面板的扫描线连接；所述选择电路接收所述扫描信号，并通过其中一个开关管向所述显示面板输出扫描信号。
  8. 根据权利要求6所述的显示面板，其中，所述电平移位单元包括放大器和开关器件，所述放大器共有12个；其中,所述时序控制器的一第一端电性耦接一第一放大器, 所述时序控制器的一第二端电性耦接一第二放大器, 所述时序控制器的一第三端电性耦接一第三放大器, 所述时序控制器的一第四端电性耦接一第四放大器, 所述时序控制器的一第五端电性耦接一第五放大器, 所述时序控制器的一第六端电性耦接一第六放大器, 所述时序控制器的一第七端电性耦接一第七放大器, 所述时序控制器的一第八端电性耦接一第八放大器, 所述时序控制器的一第九端电性耦接一第九放大器, 所述时序控制器的一第十端电性耦接一第十放大器, 所述时序控制器的一第十一端电性耦接一第十一放大器, 以及所述时序控制器的一第十二端电性耦接一第十二放大器；
    所述开关器件共有12个；其中,包括：一第一开关，所述第一开关的一控制端电性接收一第一输入脉冲讯号，所述第一开关的一第一端电性耦接所述第一放大器，所述第一开关的一第二端电性输出一第一输出时钟讯号；一第二开关，所述第二开关的一控制端电性接收一第二输入脉冲讯号，所述第二开关的一第一端电性耦接所述第二放大器，所述第二开关的一第二端电性输出一第二输出时钟讯号；一第三开关，所述第三开关的一控制端电性接收一第三输入脉冲讯号，所述第三开关的一第一端电性耦接所述第三放大器，所述第三开关的一第二端电性输出一第三输出时钟讯号；一第四开关，所述第四开关的一控制端电性接收一第四输入脉冲讯号，所述第四开关的一第一端电性耦接所述第四放大器，所述第四开关的一第二端电性输出一第四输出时钟讯号；一第五开关，所述第五开关的一控制端电性接收一第五输入脉冲讯号，所述第五开关的一第一端电性耦接所述第五放大器，所述第五开关的一第二端电性输出一第五输出时钟讯号；一第六开关，所述第六开关的一控制端电性接收一第六输入脉冲讯号，所述第六开关的一第一端电性耦接所述第六放大器，所述第六开关的一第二端电性输出一第六输出时钟讯号；一第七开关，所述第七开关的一控制端电性接收一第七输入脉冲讯号，所述第七开关的一第一端电性耦接所述第七放大器，所述七开关的一第二端电性输出一第七输出时钟讯号；一第八开关，所述第八开关的一控制端电性接收一第八输入脉冲讯号，所述第八开关的一第一端电性耦接所述第八放大器，所述八开关的一第二端电性输出一第八输出时钟讯号；一第九开关，所述第九开关的一控制端电性接收一第九输入脉冲讯号，所述第九开关的一第一端电性耦接所述第九放大器，所述九开关的一第二端电性输出一第九输出时钟讯号；一第十开关，所述第十开关的一控制端电性接收一第十输入脉冲讯号，所述第十开关的一第一端电性耦接所述第十放大器，所述十开关的一第二端电性输出一第十输出时钟讯号；一第十一开关，所述第十一开关的一控制端电性接收一第十一输入脉冲讯号，所述第十一开关的一第一端电性耦接所述第十一放大器，所述十一开关的一第二端电性输出一第十一输出时钟讯号；一第十二开关，所述第十二开关的一控制端电性接收一第十二输入脉冲讯号，所述第十二开关的一第一端电性耦接所述第十二放大器，所述十二开关的一第二端电性输出一第十二输出时钟讯号。
  9. 根据权利要求7所述的显示面板，其中，所述开关管为MOS管，所述开关管的栅极与所述显示面板的输入讯号连接，所述开关管的源极与所述电平移位器的输出端连接，所述开关管的汲极与所述显示面板的扫描线连接。
  10. 根据权利要求6所述的驱动电路，其中，所述M小于等于N。
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