KR20180035059A - 게이트구동회로, 레벨시프터 및 표시장치 - Google Patents

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Abstract

본 발명은, 게이트구동을 위한 클럭신호를 생성할 때, 일 클럭신호의 라이징에지가 다른 클럭신호의 폴링에지와 동기화되도록 함으로써 주변 전극들에 나타나는 노이즈를 감쇄시킨다.

Description

게이트구동회로, 레벨시프터 및 표시장치{GATE DRIVING CIRCUIT, LEVEL SHIFTER AND DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다. 더욱 상세하게는 표시장치의 게이트라인을 구동하는 기술에 관한 것이다.
표시패널에는 복수의 데이터라인 및 게이트라인이 배치되고, 데이터라인 및 게이트라인의 교차에 따라 화소가 정의될 수 있다.
각각의 화소에는 트랜지스터가 포함되는데, 트랜지스터는 게이트라인으로 공급되는 게이트구동신호에 의해 턴온된다.
트랜지스터가 턴온되면 데이터라인이 화소와 연결되고, 데이터전압이 화소로 공급되게 된다. 그리고, 화소는 데이터전압의 크기에 따라 밝기가 달라지게 되고 이에 따라 표시패널에 영상이 표시되게 된다.
한편, 게이트구동신호는 복수의 클럭신호에 따라 생성되는데, 클럭신호의 라이징에지(rising edge)와 폴링에지(falling edge)에서 표시패널 혹은 주변 회로에 노이즈가 발생하는 문제가 나타나고 있다.
게이트구동신호가 공급되는 게이트라인은 표시패널에 배치되는 전극 혹은 주변 회로들과 정전용량 등으로 커플링되는데, 이러한 커플링을 통해 클럭신호의 라이징에지 및 폴링에지가 표시패널 혹은 주변 회로로 전파되면서 노이즈를 발생시키게 된다.
이러한 배경에서, 본 발명의 목적은, 클럭신호에 의해 발생하는 노이즈를 최소화하는 기술을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 표시패널(Display Panel)에 배치되는 복수의 게이트라인으로 게이트구동신호를 공급하는 게이트구동회로를 제공한다.
이러한 게이트구동회로는 클럭생성부 및 게이트구동신호공급부를 포함한다.
그리고, 게이트구동회로에 포함된 클럭생성부는 일 클럭신호의 라이징에지(rising edge)가 다른 클럭신호의 폴링에지(falling edge)와 동기화되도록 복수의 클럭신호를 생성한다. 그리고, 게이트구동신호공급부는 클럭신호를 이용하여 게이트구동신호를 생성하고 게이트구동신호를 게이트라인으로 공급한다.
다른 측면에서, 본 발명은, 레벨시프터를 제공한다.
이러한 레벨시프터는 제어신호수신부 및 레벨시프팅부를 포함한다.
그리고, 레벨시프터에 포함되는 제어신호수신부는 타이밍컨트롤러로부터 제1클럭제어신호 및 제2클럭제어신호를 수신한다. 그리고, 레벨시프팅부는 라이징에지(rising edge)가 제1클럭제어신호에 동기화되고 폴링에지(falling edge)가 제2클럭제어신호에 동기화되도록 복수의 클럭신호를 생성하는데, 이러한 클럭신호는 제1클럭제어신호 및 제2클럭제어신호와 다른 전압레벨을 가진다.
또 다른 측면에서, 본 발명은, 표시장치를 제공한다.
이러한 표시장치는 표시패널 및 게이트구동회로를 포함한다.
그리고, 표시장치에 포함되는 표시패널에는 복수의 게이트라인이 배치된다. 그리고, 게이트구동회로는 일 클럭신호의 라이징에지가 다른 클럭신호의 폴링에지와 동기화되는 복수의 클럭신호를 생성하고, 클럭신호에 따라 생성되는 게이트구동신호를 게이트라인으로 공급한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 클럭신호에 의해 발생하는 노이즈가 최소화되는 효과가 있다.
도 1은 일 실시예에 따른 표시장치의 구성도이다.
도 2a는 일 실시예에 따른 게이트구동회로의 구성도이다.
도 2b는 일 실시예에 따른 게이트구동회로의 레벨시프팅부의 구성도이다.
도 2c는 일 실시예에 따른 레벨시프팅부의 채널의 구성도이다.
도 3은 클럭신호에 의해 공통전극으로 전파되는 노이즈를 나타내는 도면이다.
도 4는 클럭신호에 의해 공통전극에 형성되는 노이즈를 나타내는 도면이다.
도 5는 일 실시예에 따른 클럭신호의 파형을 나타내는 도면이다.
도 6은 노이즈가 상쇄되는 것을 개념적으로 나타낸 도면이다.
도 7은 클럭제어신호와 클럭신호의 일 예시 파형을 나타낸다.
도 8a는 2단계로 에지를 형성하는 채널의 구성도이다.
도 8b는 중간단계 에지신호를 제어하는 외부 단자가 두 개 형성된 레벨시프팅부의 제1 예시 도면이다.
도 9 내지 도 11은 2단계 에지를 형성하는 클럭신호와 클럭제어신호의 예시 파형들을 나타낸다.
도 12는 클럭생성부 및 게이트구동신호공급부의 배치에 대한 일 예시를 나타내는 도면이다.
도 13은 다른 실시예에 따른 게이트구동회로의 구성도이다.
도 14는 게이트라인을 연결시키는 연결트랜지스터의 배치를 나타내는 도면이다.
도 15는 도 14에 도시된 클럭신호 및 게이트신호의 파형을 나타내는 도면이다.
도 16은 게이트구동회로의 각 채널에 포함된 트랜지스터부가 서로 연결되는 실시예를 나타낸다.
도 17은 중간단계 에지신호를 제어하는 외부 단자가 두 개 형성된 레벨시프팅부의 예시 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 일 실시예에 따른 표시장치의 구성도이다.
도 1을 참조하면, 표시장치(100)는 표시패널(110), 데이터구동회로(120), 게이트구동회로(130), 타이밍컨트롤러(140) 등을 포함할 수 있다.
표시패널(110)에는 다수의 데이터라인(DL) 및 다수의 게이트라인(GL)이 배치되고, 다수의 화소(P)가 배치될 수 있다.
게이트구동회로(130)는 턴온전압 혹은 턴온프전압의 게이트구동신호를 게이트라인(GL)으로 공급할 수 있다. 턴온전압의 게이트구동신호가 화소(P)로 공급되면 해당 화소(P)는 데이터라인(DL)과 연결된다. 그리고, 턴오프전압의 게이트구동신호가 화소(P)로 공급되면 해당 화소(P)와 데이터라인(DL)의 연결은 해제된다.
데이터구동회로(120)는 데이터라인(DL)으로 데이터전압을 공급한다. 데이터라인(DL)으로 공급된 데이터전압은 게이트구동신호에 따라 화소(P)로 공급되게 된다.
타이밍컨트롤러(140)는 게이트구동회로(130) 및 데이터구동회로(120)로 제어신호를 공급할 수 있다. 예를 들어, 타이밍컨트롤러(140)는 스캔이 시작되도록 하는 게이트제어신호(GCS)를 게이트구동회로(130)로 전송할 수 있다. 그리고, 타이밍컨트롤러(140)는 영상데이터(RGB)를 데이터구동회로(120)로 출력할 수 있다. 또한, 타이밍컨트롤러(140)는 데이터구동회로(120)가 각 화소(P)로 데이터전압을 공급하도록 제어하는 데이터제어신호(DCS)를 전송할 수 있다.
표시패널(110)은 액정표시패널일 수 있다. 표시패널(110)은 유기발광다이오드(OLED: Organic Light Emitting Diode)패널과 같이 다른 형태의 패널일 수도 있으나, 아래에서는 설명의 편의를 위해 표시패널(110)이 액정표시패널인 실시예에 대해 설명한다.
액정표시패널은 트랜지스터를 포함하는 어레이 기판과, 컬러필터 및/또는 블랙매트릭스 등을 구비한 상부기판과, 그 사이에 형성되는 액정물질층을 포함할 수 있다. 이러한 액정표시패널에서는, 화소영역에 구비된 화소전극 및 공통전극 사이에 인가되는 전계에 따라 액정층의 배열 상태가 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시된다.
어레이기판에는 화상을 표시하는 하나 이상의 화소가 포함된 표시영역과 비표시영역이 정의되며, 통상 하부기판이라 불리는 어레이기판의 표시영역 내에는 다수의 게이트라인(GL)과 데이터라인(DL)이 교차하여 화소(P)가 정의된다. 그리고, 각각의 교차점마다 박막트랜지스터(TFT: Thin Film Transistor)가 구비되어 각 화소(P)에 형성된 투명 화소전극과 일대일 연결된다.
어레이 기판에는 이러한 박막트랜지스터(TFT), 게이트라인(GL), 데이터라인(DL) 등을 형성하기 위하여 게이트 금속층, 반도체층, 소스/드레인 금속층, 화소 전극층, 공통전극 층 등의 다수의 레이어가 형성되며, 각 층 사이의 절연 또는 보호를 위한 층간 절연층 또는 보호층 등이 형성될 수 있다.
한편, 표시패널(110)에 배치되는 게이트라인(GL)의 주변에는 전술한 것과 같은 다양한 주변 전극들(예를 들어, 데이터라인, 화소전극, 공통전극 등)이 위치하고 게이트라인(GL)은 이러한 주변 전극들과 정전용량으로 커플링될 수 있다.
그리고, 게이트라인(GL)으로 전달되는 클럭신호는 이러한 정전용량 커플링을 통해 주변 전극들에 노이즈를 발생시킬 수 있다.
일 실시예에 따른 게이트구동회로(130)는 게이트라인(GL)을 통해 전파되는 노이즈가 최소화되도록 클럭신호를 생성한다.
도 2a는 일 실시예에 따른 게이트구동회로의 구성도이고, 도 2b는 일 실시예에 따른 게이트구동회로의 레벨시프팅부의 구성이며, 도 2c는 일 실시예에 따른 레벨시프팅부의 채널의 구성도이다.
도 2a를 참조하면, 게이트구동회로(130)는 클럭생성부(210) 및 게이트구동신호공급부(220)를 포함할 수 있다.
클럭생성부(210)는 복수의 클럭신호(CLK1, CLK2, ..., CLKn)를 생성한다.
클럭생성부(210)는 타이밍컨트롤러로부터 클럭제어신호(CTRL1, CTRL2)를 수신하는 제어신호수신부(212) 및 클럭제어신호(CTRL1, CTRL2)와 다른 전압레벨을 가지는 복수의 클럭신호(CLK1, CLK2, ..., CLKn)를 생성하는 레벨시프팅부(214)를 포함할 수 있다.
레벨시프팅부(214)를 포함하고 있다는 측면에서 클럭생성부(210)는 레벨시프터로 불려지기도 한다.
레벨시프팅부(214)는 타이밍컨트롤러로부터 수신되는 제1클럭제어신호(CTRL1)에 따라 클럭신호(CLK1, CLK2, ..., CLKn)의 라이징에지를 형성하고 제2클럭제어신호(CTRL2)에 따라 클럭신호(CLK1, CLK2, ..., CLKn)의 폴링에지를 형성할 수 있다. 이러한 방식에 의하면, 레벨시프팅부(214)는 2개의 클럭제어신호(CTRL1, CTRL2)만 수신하여 3개 이상의 클럭신호(CLK1, CLK2, ..., CLKn)를 생성할 수 있는 장점이 있다.
도 2b를 참조하면, 레벨시프팅부(214)는 클럭신호(CLK1, CLK2, ..., CLKn) 각각을 형성하는 N(N은 자연수)개의 채널(216a, 216b, … 216n)을 포함할 수 있다.
각각의 채널(216a, 216b, … 216n)은 클럭제어신호(CTRL1, CTRL2)를 수신하고 이러한 클럭제어신호(CTRL1, CTRL2)를 이용하여 클럭신호(CLK1, CLK2, ..., CLKn) 하나씩 형성할 수 있다.
도 2c를 참조하면, 채널(216)은 고전압라인(VGH)과 연결되는 상부트랜지스터(HTR), 저전압라인(VGL)과 연결되는 하부트랜지스터(LTR) 및 상부트랜지스터(HTR)와 하부트랜지스터(LTR)를 제어하는 채널제어부(218)를 포함할 수 있다.
채널제어부(218)는 클럭제어신호(CTRL1, CTRL2)를 이용하여 상부트랜지스터(HTR) 및 하부트랜지스터(LTR)의 온오프를 제어하게 되는데, 상부트랜지스터(HTR)가 턴온되면 클럭신호(CLK)로서 고전압이 출력되고, 하부트랜지스터(LTR)가 턴온되면 클럭신호(CLK)로서 저전압이 출력되게 된다.
다시 도 2a를 참조하면, 게이트구동신호공급부(220)는 클럭신호(CLK1, CLK2, ..., CLKn)를 이용하여 게이트구동신호(VG1, VG2, ..., VGm)를 생성한다. 그리고, 게이트구동신호공급부(220)는 생성된 게이트구동신호(VG1, VG2, ..., VGm)를 게이트라인(GL1, GL2, ..., GLm)으로 공급한다.
클럭신호(CLK1, CLK2, ..., CLKn)는 클럭라인(CL1, CL2, ..., CLn)을 통해 게이트구동신호공급부(220)로 전달되는데, 이러한 클럭신호(CLK1, CLK2, ..., CLKn)는 클럭라인(CL1, CL2, ..., CLn)과 게이트라인(GL1, GL2, ..., GLm)을 거치면서 주변 전극들에 노이즈를 발생시킬 수 있다.
도 3은 클럭신호에 의해 공통전극으로 전파되는 노이즈를 나타내는 도면이다.
도 3을 참조하면, 클럭신호(CLK)는 클럭라인(CL)을 통해 게이트구동신호공급부(220)로 전달된다.
게이트구동신호공급부(220)는 일정한 시구간에서 클럭라인(CL)을 게이트라인(GL)과 연결시킬 수 있는데, 이러한 시구간에서 클럭신호(CLK)가 게이트라인(GL)으로 전파될 수 있다. 또한, 클럭라인(CL)은 게이트라인(GL)과 정전용량으로 커플링될 수 있는데, 이러한 커플링을 통해 클럭신호(CLK)가 게이트라인(GL)으로 전파될 수 있다.
게이트라인(GL)은 주변 전극들과 정전용량으로 커플링될 수 있는데, 예를 들어, 도 3에 도시된 것과 같이 게이트라인(GL)은 공통전극(COM)과 기생정전용량(Cpcom)으로 커플링될 수 있다.
클럭라인(CL)으로 전달된 클럭신호(CLK)는 게이트라인(CL) 및 기생정전용량(Cpcom)을 통해 공통전극(COM)으로 전파되면서 공통전극(COM)에 노이즈를 발생시킬 수 있다.
도 4는 클럭신호에 의해 공통전극에 형성되는 노이즈를 나타내는 도면이다.
도 4를 참조하면, 클럭신호(CLK)의 전압레벨이 변동하는 시점(라이징에지(rising edge) 및 폴링에지(falling edge))에서 공통전극전압(Vcom)에 노이즈가 발생할 수 있다.
클럭신호(CLK)는 주로 정전용량 커플링을 통해 주변 전극들로 전파되기 때문에 전압변동이 없는 구간에서는 주변 전극들에 노이즈를 발생시키지 않고 전압레벨이 변동하는 시점에서 주변 전극들에 노이즈를 발생시킨다.
한편, 도 4를 참조하면, 클럭신호(CLK)의 라이징에지와 폴링에지에서 공통전극전압(Vcom)에 형성되는 노이즈의 방향이 서로 다른 것을 확인할 수 있다. 일 실시예에 따른 게이트구동회로는 노이즈를 감쇄시키기 위해 일 클럭신호의 라이징에지가 다른 클럭신호의 폴링에지와 동기화되도록 클럭신호를 생성한다. 이렇게 클럭신호를 제어하게 되면, 일 클럭신호의 라이징에지에 의해 발생하는 노이즈가 다른 클럭신호의 폴링에지에 의한 노이즈와 서로 상쇄되어 주변 전극들(예를 들어, 공통전극)에 발생하는 노이즈가 감쇄되는 효과가 발생한다.
도 5는 일 실시예에 따른 클럭신호의 파형을 나타내는 도면이다.
도 5를 참조하면, 일 클럭신호의 라이징에지는 다른 클럭신호의 폴링에지와 동기화된다.
구체적인 예로서, 제1시점(T1)에서 i번째 클럭신호(CLKi)의 라이징에지와 첫번째 클럭신호(CLK1)의 폴링에지가 동기화된다. 그리고, 제2시점(T2)에서 (i+1)번째 클럭신호(CLK(i+1))의 라이징에지와 두번째 클럭신호(CLK2)의 폴링에지가 동기화된다. 이와 같이 게이트구동회로가 생성하는 복수의 클럭신호는 모두 라이징에지가 다른 클럭신호의 폴링에지와 동기화될 수 있다.
두 개의 클럭신호는 서로 쌍을 이루어서 라이징에지와 폴링에지가 동기화될 수 있다. 예를 들어, 첫번째 클럭신호(CLK1)는 i번째 클럭신호(CLKi)와 서로 쌍을 이룰 수 있는데, 제1시점(T1)에서 i번째 클럭신호(CLKi)의 라이징에지와 첫번째 클럭신호(CLK1)의 폴링에지가 동기화되고, 반대로 제3시점(T3)에서 첫번째 클럭신호(CLK1)의 라이징에지와 i번째 클럭신호(CLKi)의 폴링에지가 동기화될 수 있다. 다른 예로서, 두번째 클럭신호(CLK2)는 (i+1)번째 클럭신호(CLK(i+1))와 서로 쌍을 이룰 수 있는데, 제2시점(T2)에서 (i+1)번째 클럭신호(CLK(i+1))의 라이징에지와 두번째 클럭신호(CLK2)의 폴링에지가 동기화되고, 반대로, 제4시점(T4)에서 두번째 클럭신호(CLK2)의 라이징에지와 (i+1)번째 클럭신호(CLK(i+1))의 폴링에지가 동기화될 수 있다.
클럭신호의 라이징에지와 폴링에지는 서로 다른 방향으로 노이즈를 발생시키기 때문에 일 클럭신호의 라이징에지와 다른 클럭신호의 폴링에지가 동기화되면 주변 전극에서는 노이즈가 상쇄되는 현상이 발생할 수 있다.
도 6은 노이즈가 상쇄되는 것을 개념적으로 나타낸 도면이다.
도 6을 참조하면, i번째 클럭신호(CLKi)와 j번째 클럭신호(CLKj)가 서로 반대되는 파형을 가지고 있다. 이러한 파형에서, i번째 클럭신호(CLKi)의 라이징에지에 의해 발생하는 노이즈는 j번째 클럭신호(CLKj)의 폴링에지에 의해 상쇄될 수 있다. 그리고, j번째 클럭신호(CLKj)의 라이징에지에 의해 발생하는 노이즈는 i번째 클럭신호(CLKi)의 폴링에지에 의해 상쇄될 수 있다.
일 실시예에 따른 게이트구동회로는 복수의 클럭신호를 생성할 때, 일 클럭신호의 라이징에지가 다른 클럭신호의 폴링에지와 동기화되도록 복수의 클럭신호를 생성할 수 있다.
한편, 복수의 클럭신호는 타이밍컨트롤러로부터 수신되는 클럭제어신호에 따라 생성될 수 있는데, 도 7은 클럭제어신호와 클럭신호의 일 예시 파형을 나타낸다.
도 7을 참조하면, 게이트구동회로(예를 들어, 클럭생성부)는 제1클럭제어신호(CTRL1)의 라이징에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 라이징에지를 형성하고 제2클럭제어신호(CTRL2)의 폴링에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 폴링에지를 형성할 수 있다.
이때, 제1클럭제어신호(CTRL1)의 라이징에지와 제2클럭제어신호(CTRL2)의 폴링에지가 동기화될 수 있다. 이렇게 제1클럭제어신호(CTRL1)의 라이징에지와 제2클럭제어신호(CTRL2)의 폴링에지가 동기화되면, 게이트구동회로가 제1클럭제어신호(CTRL1)와 제2클럭제어신호(CTRL2)에 따라 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 라이징에지와 폴링에지를 형성하기 때문에, 일 클럭신호의 라이징에지가 다른 클럭신호의 폴링에지와 자동적으로 동기화되게 된다.
제1클럭제어신호(CTRL1)와 제2클럭제어신호(CTRL2)는 PWM(Pulse Width Modulation)신호일 수 있다. 이러한 PWM신호에서 제1클럭제어신호(CTRL1)와 제2클럭제어신호(CTRL2)는 일정한 주기(Tp)를 가지면서 라이징에지와 폴링에지가 반복될 수 있다.
게이트구동회로(예를 들어, 클럭생성부)는 매주기 형성되는 제1클럭제어신호(CTRL1)의 라이징에지마다 하나씩 클럭신호의 라이징에지를 형성할 수 있다. 예를 들어, 게이트구동회로는 제1시점(Ta)에 형성되는 제1클럭제어신호(CTRL1)의 라이징에지에 따라 첫번째 클럭신호(CLK1)의 라이징에지를 형성하고 제1클럭제어신호(CTRL1)의 다음 라이징에지인 제2시점(Tb)에서 두번째 클럭신호(CLK2)의 라이징에지를 형성하는 방식으로 제1클럭제어신호(CTRL1)의 라이징에지마다 하나씩 클럭신호의 라이징에지를 형성할 수 있다.
게이트구동회로(예를 들어, 클럭생성부)는 매주기 형성되는 제2클럭제어신호(CTRL2)의 폴링에지마다 하나씩 클럭신호의 폴링에지를 형성할 수 있다. 예를 들어, 게이트구동회로는 제1시점(Ta)에 형성되는 제2클럭제어신호(CTRL2)의 폴링에지에 따라 i번째 클럭신호(CLKi)의 폴링에지를 형성하고 제2클럭제어신호(CTRL2)의 다음 폴링에지인 제2시점(Tb)에서 (i+1)번째 클럭신호(CLK(i+1))의 폴링에지를 형성할 수 있다.
제1클럭제어신호(CTRL1)와 제2클럭제어신호(CTRL2)는 동일한 주기(Tp)의 PWM신호일 수 있다. 제1시점(Ta)에서 첫번째 클럭신호(CLK1)의 라이징에지와 i번째 클럭신호(CLKi)의 폴링에지가 동기화되고 제1클럭제어신호(CTRL1)와 제2클럭제어신호(CTRL2)의 다음 주기인 제2시점(Tb)에서 두번째 클럭신호(CLK2)의 라이징에지와 (i+1)번째 클럭신호(CLK(i+1))의 폴링에지가 동기화되기 때문에 제1클럭제어신호(CTRL1)와 제2클럭제어신호(CTRL2)는 동일한 주기(Tp)를 가진다.
한편, 게이트구동회로(예를 들어, 클럭생성부)는 클럭신호에 대하여 2단계로 라이징에지 혹은 폴링에지를 생성할 수 있다.
도 8a는 2단계로 에지를 형성하는 채널의 구성도이다.
도 8a를 참조하면, 채널(816)은 상부트랜지스터(HTR), 하부트랜지스터(LTR) 및 채널제어부(218) 이외에 두 개의 트랜지스터부(812, 814)를 더 포함할 수 있다.
트랜지스터부(812, 814)는 직렬로 연결되는 N채널 트랜지스터와 P채널 트랜지스터로 구성될 수 있으나 이로 제한되지는 않는다.
두 개의 트랜지스터부(812, 814)는 클럭신호(CLK)가 출력되는 노드(ND)로 중간단계 에지신호(RE_R, RE_R)를 연결시킬 수 있다.
예를 들어, 제1트랜지스터부(812)가 턴온되면 출력노드(ND)로 중간단계 폴링에지신호(RE_F)가 연결된다. 중간단계 폴링에지신호(RE_F)는 고전압(VGH)과 저전압(VGL) 사이의 전압을 제공한다. 이에 따라, 고전압(VGH) 상태에 있는 클럭신호(CLK)는 중간단계 전압을 거쳐 저전압(VGL)으로 내려가는 2단계 폴링에지를 형성하게 된다.
다른 예로서, 제2트랜지스터부(814)가 턴온되면 출력노드(ND)로 중간단계 라이징에지신호(RE_R)가 연결된다. 중간단계 라이징에지신호(RE_R)는 고전압(VGH)과 저전압(VGL) 사이의 전압을 제공한다. 이에 따라, 저전압(VGL) 상태에 있는 클럭신호(CLK)는 중간단계 전압을 거쳐 고전압(VGH)으로 상승하는 2단계 라이징에지를 형성하게 된다.
트랜지스터부는 하나만 포함될 수도 있다. 예를 들어, 라이징에지를 2단계로 형성하는 제2트랜지스터부(814)만 채널(816)에 포함될 수도 있고, 폴링에지를 2단계로 형성하는 제1트랜지스터부(812)만 채널(816)에 포함될 수도 있다.
중간단계 에지신호는 동일한 신호일 수도 있다. 예를 들어, 중간단계 라이징에지신호(RE_R)와 중간단계 폴링에지신호(RE_F)는 동일한 신호일 수 있다.
중간단계 에지신호(RE_R, RE_F)는 직류전압일 수 있다. 중간단계 에지신호(RE_R, RE_F)가 직류전압이면, 트랜지스터부(812, 814)의 턴온에 따라 출력노드로 직류전압이 출력되게 되는데, 이때, 중간단계 에지신호(RE_R, RE_F)는 임피던스회로(예를 들어, 저항)을 거치면서 일정한 기울기(slope)를 형성하면서 상승하거나 하강할 수 있다. 임피던스회로의 임피던스값은 사용자에 의해 가변됨으로써 상승 혹은 하강의 기울기도 사용자에 의해 조절될 수 있다.
트랜지스터부와 중간단계 에지신호가 모두 하나로 구성될 수도 있다. 예를 들어, 하나의 트랜지스터부가 라이징에지 및 폴링에지에 모두 사용되면서 각각에서 중간단계 전압을 형성할 수도 있다.
도 8b는 중간단계 에지신호를 제어하는 외부 단자가 두 개 형성된 레벨시프팅부의 제1 예시 도면이다.
도 8b를 참조하면, 각 채널(816a, 816b, …, 816n)은 중간단계 에지신호(RE_R, RE_F)를 이용하여 2단계 에지를 형성할 수 있는데, 이때, 레벨시프팅부(214)는 두 개의 외부 단자를 가지고 있으면서, 이러한 두 개의 외부 단자를 통해 중간단계 에지신호(RE_R, RE_F)를 수신할 수 있다.
레벨시프팅부(214)의 일 단자는 외부적으로 중간단계폴링에지신호(RE_F)를 생성하는 전압원(V_RE_F) 및 저항과 연결되고, 내부적으로 각 채널(816a, 816b, …, 816n)과 공통적으로 연결될 수 있다.
그리고, 레벨시프팅부(214)의 다른 일 단자는 외부적으로 중간단계라이징에지신호(RE_R)를 생성하는 전압원(V_RE_R) 및 저항과 연결되고, 내부적으로 각 채널(816a, 816b, …, 816n)과 공통적으로 연결될 수 있다.
그리고, 각 채널(816a, 816b, …, 816n)은 각각의 전압원(V_RE_R, V_RE_F)으로부터 수신되는 중간단계 에지신호(RE_R, RE_F)를 이용하여 2단계 에지를 형성한다.
도 9 내지 도 11은 2단계 에지를 형성하는 클럭신호와 클럭제어신호의 예시 파형들을 나타낸다.
도 9를 참조하면, 게이트구동회로는 제2클럭제어신호(CTRL2)의 라이징에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 제1폴링에지를 생성하고 제2클럭제어신호(CTRL2)의 폴링에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 제2폴링에지를 생성한다.
예를 들어, 게이트구동회로는 제2클럭제어신호(CTRL2)의 라이징에지가 형성되는 제3시점(Tc)에서 (i+1)번째 클럭신호(CLK(i+1))의 제1폴링에지를 생성하고 제2클럭제어신호(CTRL2)의 폴링에지가 형성되는 제2시점(Tb)에서 (i+1)번째 클럭신호(CLK(i+1))의 제2폴링에지를 생성할 수 있다.
일 클럭신호의 라이징에지는 다른 클럭신호의 제2폴링에지와 동기화될 수 있다.
예를 들어, 제1클럭제어신호(CTRL1)의 라이징에지가 형성되는 제1시점(Ta)에서 첫번째 클럭신호(CLK1)의 라이징에지가 형성되고 i번째 클럭신호(CLKi)의 두번째 폴링에지인 제2폴링에지가 형성될 수 있다. 같은 방식으로, 제2시점(Tb)에서 두번째 클럭신호(CLK2)의 라이징에지가 형성되고 (i+1)번째 클럭신호(CLK(i+1))의 두번째 폴링에지인 제2폴링에지가 형성될 수 있다.
이때, 제1클럭제어신호(CTRL1) 및 제2클럭제어신호(CTRL2)는 주기가 같고 50% 듀티(duty)를 가지는 PWM신호일 수 있다.
한편, 일 클럭신호의 라이징에지는 다른 클럭신호의 제1폴링에지와 동기화될 수 있다.
도 10을 참조하면, 게이트구동회로(예를 들어, 클럭생성부)는 제1클럭제어신호(CTRL1)의 라이징에지에 동기화하여 클럭신호의 라이징에지를 형성한다. 그리고, 게이트구동회로는 제2클럭제어신호(CTRL2)의 라이징에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 제1폴링에지를 생성하고 제2클럭제어신호(CTRL2)의 폴링에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 제2폴링에지를 생성한다.
도 9에 도시된 예시와 도 10에 도시된 예시를 비교하면, 도 9에 도시된 예시에서는 제1클럭제어신호(CTRL1)와 제2클럭제어신호(CTRL2)가 180도 위상차를 가지고 있으나, 도 10에 도시된 예시에서는 제1클럭제어신호(CTRL1)와 제2클럭제어신호(CTRL2)가 동일한 위상을 가지고 있다. 다른 측면에서 보면, 도 9에 도시된 예시에서는 제1클럭제어신호(CTRL1)의 라이징에지와 제2클럭제어신호(CTRL2)의 폴링에지가 동기화되고 있으나, 도 10에 도시된 예시에서는 제1클럭제어신호(CTRL1)의 라이징에지와 제2클럭제어신호(CTRL2)의 라이징에지가 동기화되고 있다.
이러한 차이에 따라, 도 10의 예시에서는 일 클럭신호의 라이징에지가 다른 클럭신호의 첫번째 폴링에지인 제1폴링에지와 동기화되고 있다.
예를 들어, 제1클럭제어신호(CTRL1)의 라이징에지가 형성되는 제1시점(Ta)에서 첫번째 클럭신호(CLK1)의 라이징에지가 형성되고 i번째 클럭신호(CLKi)의 첫번째 폴링에지인 제1폴링에지가 형성될 수 있다. 같은 방식으로, 제2시점(Tb)에서 두번째 클럭신호(CLK2)의 라이징에지가 형성되고 (i+1)번째 클럭신호(CLK(i+1))의 첫번째 폴링에지인 제1폴링에지가 형성될 수 있다.
한편, 게이트구동회로(예를 들어, 클럭생성부)는 클럭신호에 대하여 각각 2단계로 라이징에지 및 폴링에지를 생성할 수 있다.
도 11을 참조하면, 게이트구동회로는 제1클럭제어신호(CTRL1)의 라이징에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 첫번째 라이징에지인 제1라이징에지를 형성하고 제1클럭제어신호(CTRL1)의 폴링에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 두번째 라이징에지인 제2라이징에지를 형성한다. 그리고, 게이트구동회로는 제2클럭제어신호(CTRL2)의 라이징에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 첫번째 폴링에지인 제1폴링에지를 형성하고 제2클럭제어신호(CTRL2)의 폴링에지에 동기화하여 클럭신호(CLK1, CLK2, ..., CLKi, CLK(i+1), ...)의 두번째 폴링에지인 제2폴링에지를 형성한다.
도 11의 예시에서, 일 클럭신호의 제1라이징에지는 다른 클럭신호의 제1폴링에지와 동기화되고 일 클럭신호의 제2라이징에지는 다른 클럭신호의 제2폴링에지에 동기화된다.
구체적인 예로서, 제1시점(Ta)에서 첫번째 클럭신호(CLK1)의 제1라이징에지와 i번째 클럭신호(CLKi)의 제1폴링에지가 동기화되어 생성되고, 제3시점(Tc)에서 첫번째 클럭신호(CLK1)의 제2라이징에지와 i번째 클럭신호(CLKi)의 제2폴링에지가 동기화되어 생성된다. 같은 방식으로, 제2시점(Tb)에서 두번째 클럭신호(CLK2)의 제1라이징에지와 (i+1)번째 클럭신호(CLK(i+1))의 제1폴링에지가 동기화되어 생성된다.
한편, 게이트구동회로에 포함되는 게이트구동신호공급부는 GIP(Gate In Panel)방식으로 형성될 수 있다. 이 경우, 클럭신호가 전달되는 클럭라인의 일부도 표시패널 내에 형성될 수 있다. 이때, 클럭라인이 주변 전극들과 직접적으로 커플링됨으로써 클럭신호에 의한 노이즈 문제에 더 직면할 수 있다.
도 12는 클럭생성부 및 게이트구동신호공급부의 배치에 대한 일 예시를 나타내는 도면이다.
도 12를 참조하면, 클럭생성부(210)는 표시패널(110)의 외부에 배치되고, 게이트구동신호공급부(220)는 표시패널에 배치될 수 있다. 그리고, 표시패널(110)에는 클럭신호가 전달되는 복수의 클럭라인(CL1, CL2, ..., CLn)이 형성될 수 있다. 표시패널(110)에 형성되는 클럭라인(CL1, CL2, ..., CLn)은 게이트라인(GL1, GL2, ..., GLm) 뿐만 아니라 다른 주변 전극들과도 정전용량으로 커플링됨으로써 주변 전극들 혹은 주변 소자들로 노이즈 문제를 더 일으킬 수 있다.
이러한 GIP방식에서 게이트구동회로는 복수의 클럭신호에 대하여 일 클럭신호의 라이징에지가 다른 클럭신호의 폴링에지와 동기화되도록 함으로써 노이즈 문제를 최소화할 수 있다.
한편, 전술한 실시예에서 2개의 클럭제어신호를 이용하여 복수의 클럭신호를 생성하는 클럭생성부의 예시에 대해 설명하였으나, 클럭생성부는 이러한 실시예와 달리 복수의 클럭신호와 동일한 수의 복수의 클럭제어신호를 수신하여 클럭신호를 생성할 수 있다.
도 13은 다른 실시예에 따른 게이트구동회로의 구성도이다.
도 13을 참조하면, 게이트구동회로(1300)는 클럭생성부(1310)와 게이트구동신호공급부(220)를 포함하는데, 클럭생성부(1310)는 복수의 클럭신호(CLK1, CLK2, ..., CLKn)와 동일한 수의 복수의 클럭제어신호(CLKS1, CLKS2, ..., CLKSn)를 수신하고, 클럭제어신호(CLKS1, CLKS2, ..., CLKSn)의 전압레벨을 시프트(shift)시켜 클럭신호(CLK1, CLK2, ..., CLKn)를 생성할 수 있다.
게이트구동회로(1300)는 복수의 클럭신호(CLK1, CLK2, ..., CLKn)에 대하여 일 클럭신호의 라이징에지가 다른 클럭신호의 폴링에지와 동기화되도록 복수의 클럭신호(CLK1, CLK2, ..., CLKn)를 생성할 수 있다. 이때, 클럭제어신호(CLKS1, CLKS2, ..., CLKSn)에서 일 클럭제어신호의 라이징에지가 다른 클럭제어신호의 폴링에지와 동기화되도록 제어되어 있다면 게이트구동회로(1300)는 단순히 클럭제어신호(CLKS1, CLKS2, ..., CLKSn)의 전압레벨만 시프트시키는 방식으로 클럭신호(CLK1, CLK2, ..., CLKn)를 생성할 수 있다.
클럭제어신호(CLKS1, CLKS2, ..., CLKSn)는 타이밍컨트롤러로부터 수신될 수 있는데, 타이밍컨트롤러는 복수의 클럭제어신호(CLKS1, CLKS2, ..., CLKSn)에 대하여, 일 클럭제어신호의 라이징에지가 다른 클럭제어신호의 폴링에지와 동기화되도록 제어할 수 있다.
한편, 게이트라인에 형성되는 전압레벨이 바뀌게 되면 게이트라인과 주변 전극들 사이에 형성되는 정전용량에 충전된 전하가 방전되면서 방전경로에 열을 발생시킬 수 있다. 다른 한편으로, 게이트라인과 주변 전극들 사이에 형성되는 정전용량에 전하가 충전되어 있지 않으면 게이트라인의 전압레벨을 변경하기 위해서 많은 전력이 소모될 수 있다.
본 발명의 실시예에 따른 표시장치는 두 개의 게이트라인을 연결시키는 적어도 하나의 트랜지스터를 포함하는 연결트랜지스터부를 더 포함하고 있으면서, 이러한 연결트랜지스터부에 대한 제어를 통해 게이트라인과 주변 전극들 사이에 형성되는 정전용량의 전하를 제어할 수 있다.
도 14는 게이트라인을 연결시키는 연결트랜지스터부의 배치를 나타내는 도면이다.
도 14를 참조하면, 두 개의 게이트라인(GL1, GL2)을 연결시키는 연결트랜지스터부(1410)가 표시패널(110)에 배치될 수 있다.
도 14의 예시에서 연결트랜지스터부(1410)는 하나의 트랜지스터(TR)로 구성되는 것으로 도시되고 있으나, 연결트랜지스터부(1410)는 이러한 트랜지스터(TR) 이외에 다른 구성들을 더 포함할 수 있다. 예를 들어, 연결트랜지스터부(1410)에는 병렬 혹은 직렬로 연결되는 복수의 트랜지스터가 배치될 수도 있고, 트랜지스터의 온오프를 제어하거나 트랜지스터의 온오프 타임을 제어하는 부가 구성들이 더 포함될 수도 있다.
도 14에서 제k게이트라인(GLk)과 공통전극(COM) 사이에 양전압(Vp)이 걸려 있다. 그리고, 제l게이트라인(GLl)과 공통전극(COM) 사이에 음전압(Vn)이 걸려 있다.
제k게이트라인(GLk)과 공통전극(COM) 사이에 양전압(Vp)이 걸려 있는 상태에서 제k게이트라인(GLk)과 연동된 제i클럭라인(CLi)을 통해 폴링에지를 가지는 제i클럭신호(CLKi)가 공급되면, 제i클럭신호(CLKi)는 제k게이트라인(GLk)과 공통전극(COM) 사이에 충전된 전하를 모두 방전시켜야 한다. 이때, 제k게이트라인(GLk)과 공통전극(COM) 사이에 충전된 전하는 제k게이트라인(GLk) 및 제i클럭라인(CLi)을 거쳐 방전되기 때문에 긴 방전경로에서 발열 및 노이즈의 문제를 일으킬 수 있다.
제l게이트라인(GLl)과 공통전극(COM) 사이에 음전압(Vn)이 걸려 있는 상태에서 제l게이트라인(GLl)과 연동된 제j클럭라인(CLj)을 통해 라이징에지를 가지는 제j클럭신호(CLKj)가 공급되면, 제j클럭신호(CLKj)는 제l게이트라인(GLl)과 공통전극(COM) 사이의 정전용량을 모두 충전시켜야 한다. 이때, 제l게이트라인(GLl)과 공통전극(COM) 사이에 충전되는 전하는 제l게이트라인(GLl) 및 제j클럭라인(CLj)을 거쳐 충전되기 때문에 긴 충전경로에서 많은 전력소모, 발열 및 노이즈의 문제를 일으킬 수 있다.
게이트라인과 주변 전극들 사이의 정전용량에 대한 충방전 경로를 단축시키고 전력소모, 발열 및 노이즈의 문제를 개선하기 위해 표시패널(110)에는 연결트랜지스터부(1410)가 배치될 수 있다. 연결트랜지스터부(1410)는 양전압(Vp)이 걸려 있는 게이트라인(GLk)과 음전압(Vn)이 걸려 있는 게이트라인(GLl)을 일시적으로 연결시켜 양 게이트라인(GLk, GLl) 사이의 전하가 공유되도록 한다. 양 게이트라인(GLk, GLl) 사이의 전하가 공유되면, 적은 전하 변동만으로 라이징에지 혹은 폴링에지를 가지는 클럭신호가 전달될 수 있다.
연결트랜지스터부(1410)는 두 개의 게이트라인 사이에 배치될 수 있다. 두 개의 게이트라인은 인접하여 위치할 수 있으나 원거리에 위치할 수도 있다.
연결트랜지스터부(1410)는 표시패널(110)에 위치할 수 있다. 특히, GIP 구조에서 게이트구동신호가 출력되는 단자 사이에 연결트랜지스터부(1410)가 배치될 수 있다. 하지만, 연결트랜지스터부(1410)는 다른 위치에 배치될 수도 있다. 예를 들어, 연결트랜지스터부(1410)는 표시패널(110) 외부에 위치하는 게이트드라이버 내에 위치할 수도 있다.
연결트랜지스터부(1410)의 턴온/턴오프를 제어하는 게이트신호(GS)는 클럭신호(CLKi, CLKj)의 라이징에지 혹은 폴링에지에 동기화될 수 있다.
도 15는 도 14에 도시된 클럭신호 및 게이트신호의 파형을 나타내는 도면이다.
도 15를 참조하면, 연결트랜지스터부를 제어하는 게이트신호(GS)는 클럭신호(CLKi, CLKj)의 라이징에지구간 및 폴링에지구간(Ton)에서 턴온전압을 가진다.
클럭신호(CLKi, CLKj)의 라이징에지구간 및 폴링에지구간(Ton)은 클럭신호(CLKi, CLKj)에서 전압변동이 시작되는 시점부터 완료되는 시점까지의 구간일 수 있고, 전압변동시점(라이징에지, 폴링에지) 전후로 일정한 마진을 가지는 구간일 수 있다.
게이트신호(GS)는 게이트구동회로에서 생성될 수 있는데, 특히, 게이트구동회로가 GIP 구조를 가지고 있는 경우, GIP 회로 내에서 클럭신호(CLKi, CLKj)의 라이징에지 혹은 폴링에지에 동기화되어 생성될 수 있다.
게이트구동회로는 클럭신호(CLKi, CLKj)의 라이징에지구간 혹은 클럭신호(CLKi, CLKj)의 폴링에지구간에서 연결트랜지스터부를 제어하여 두 개의 게이트라인을 연결시킬 수 있다.
한편, 추가적인 실시예로서, 게이트구동회로의 각 채널에 포함된 트랜지스터부가 서로 연결되는 실시예를 설명한다.
도 16은 게이트구동회로의 각 채널에 포함된 트랜지스터부가 서로 연결되는 실시예를 나타낸다.
각 채널에 포함된 트랜지스터부(1610)는 라이징에지 혹은 폴링에지에서 중간단계 전압을 형성하는데 이용될 수 있다. 도 8을 참조하여 설명한 실시예에서 각 채널의 트랜지스터부로 중간단계 전압을 나타내는 직류전압과 연결되어 있으면서 트랜지스터부가 턴온될 때, 클럭신호로 중간단계 전압을 출력하는 예시를 설명하였다. 도 16에 도시된 예시는 트랜지스터부(1610)로 직류전압이 공급되지 않는 실시예이다.
도 16을 참조하면, 게이트구동회로에 포함된 두 개의 채널(1616i, 1616j)의 출력은 각 채널에 포함된 트랜지스터부(1610)에 의해 서로 연결될 수 있다. 그리고, 제i채널(1616i) 클럭신호의 폴링에지구간과 제j채널(1616j) 클럭신호의 라이징에지구간에서 트랜지스터부(1610)가 턴온되면서, 제i채널(1616i)의 클럭신호와 제j채널(1616j)의 클럭신호가 중간단계 전압을 형성할 수 있다.
구체적인 예로서, 제i채널(1616i)이 고전압(VGH)을 출력하고, 제j채널(1616j)이 저전압(VGL)을 출력하고 있다가 각각의 채널에 포함된 트랜지스터부(1610)가 특정 시간(Ts) 동안 턴온되면 제i채널(1616i)의 출력(CLKi)은 고전압(VGH) 상태에서 전압이 내려가게 되고, 제j채널(1616j)의 출력(CLKj)은 저전압(VGL) 상태에서 전압이 올라가면서 두 출력(CLKi, CLKj)이 중간단계 전압으로 변하게 된다. 각 트랜지스터부(1610)가 임피던스로 연결되면 임피던스값에 따라 전압 변화의 기울기가 조절될 수 있다
게이트구동회로는 이러한 방식으로 라이징에지 및 폴링에지를 2단계로 형성할 수 있다.
도 17은 중간단계 에지신호를 제어하는 외부 단자가 두 개 형성된 레벨시프팅부의 예시 도면이다.
도 17을 참조하면, 각 채널(816a, 816b, …, 816n)은 서로 연결되면서 중간단계 전압을 형성하는데, 이때, 레벨시프팅부(214)는 두 개의 외부 단자를 가지고 있으면서, 이러한 두 개의 외부 단자가 저항을 통해 서로 연결되고 있다.
각 채널(816a, 816b, …, 816n)은 중간단계폴링에지를 형성하는 제1트랜지스터부(812a, 812b, …, 812n) 및 중간단계라이징에지를 형성하는 제2트랜지스터부(814a, 814b, …, 814n)를 포함한다.
그리고, 서로 다른 채널에 위치하는 제1트랜지스터부(812a, 812b, …, 812n)와 제2트랜지스터부(814a, 814b, …, 814n)가 연결되면서 각 채널(816a, 816b, …, 816n)에 중간단계 전압을 형성시킨다. 예를 들어, 제1채널(816a)이 고전압(VGH)을 출력하고, 제2채널(816b)이 저전압(VGL)을 출력하고 있다가 제1채널(816a)의 제1트랜지스터부(812a)와 제2채널(816b)의 제2트랜지스터부(814b)가 특정 시간(Ts) 동안 턴온되면 제1채널(816a)의 출력(CLK1)은 고전압(VGH) 상태에서 전압이 내려가게 되고, 제2채널(816b)의 출력(CLK2)은 저전압(VGL) 상태에서 전압이 올라가면서 두 출력(CLK1, CLK2)이 중간단계 전압으로 변하게 된다. 그리고, 외부 단자에 연결된 임피던스값에 따라 전압 변화의 기울기가 조절될 수 있다.
이상에서 본 발명의 실시예에 대해 설명하였다. 실시예에 따르면, 일 클럭신호의 라이징에지가 다른 클럭신호의 폴링에지와 동기화되면서 주변 전극들(예를 들어, 공통전극)에서의 노이즈가 감쇄하는 효과가 나타난다. 또한, 연결트랜지스터 등의 제어에 따라 전력소모, 발열, 노이즈 등의 문제가 개선되는 효과가 나타난다.
이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 표시패널(Display Panel)에 배치되는 복수의 게이트라인으로 게이트구동신호를 공급하는 게이트구동회로에 있어서,
    일 클럭신호의 라이징에지(rising edge)가 다른 클럭신호의 폴링에지(falling edge)와 동기화되는 복수의 클럭신호를 생성하는 클럭생성부; 및
    상기 클럭신호를 이용하여 상기 게이트구동신호를 생성하고 상기 게이트구동신호를 상기 게이트라인으로 공급하는 게이트구동신호공급부
    를 포함하는 게이트구동회로.
  2. 제1항에 있어서,
    상기 클럭생성부는,
    복수의 클럭제어신호를 수신하고 상기 클럭제어신호를 이용하여 상기 클럭신호를 생성하되,
    상기 클럭제어신호와 상기 클럭신호는 전압레벨이 서로 다른 게이트구동회로.
  3. 제1항에 있어서,
    상기 클럭생성부는,
    제1클럭제어신호 및 제2클럭제어신호를 수신하고 상기 제1클럭제어신호에 따라 상기 클럭신호의 라이징에지가 형성되고 상기 제2클럭제어신호에 따라 상기 클럭신호의 폴링에지가 형성되는 게이트구동회로.
  4. 제3항에 있어서,
    상기 클럭생성부는,
    상기 제1클럭제어신호와 상기 클럭신호의 라이징에지를 동기화시키고 상기 제2클럭제어신호와 상기 클럭신호의 폴링에지를 동기화시키는 게이트구동회로.
  5. 제3항에 있어서,
    상기 클럭생성부는,
    상기 클럭신호에 대하여 2단계로 폴링에지를 생성하되, 상기 제2클럭제어신호의 라이징에지에 동기화하여 상기 클럭신호의 제1폴링에지를 생성하고 상기 제2클럭제어신호의 폴링에지에 동기화하여 상기 클럭신호의 제2폴링에지를 생성하는 게이트구동회로.
  6. 제5항에 있어서,
    상기 일 클럭신호의 라이징에지는 상기 다른 클럭신호의 제1폴링에지 혹은 제2폴링에지에 동기화되는 게이트구동회로.
  7. 제6항에 있어서,
    상기 제1클럭제어신호 및 상기 제2클럭제어신호는 50% 듀티(duty)의 PWM(Pulse Width Modulation)신호인 게이트구동회로.
  8. 제1항에 있어서,
    상기 클럭생성부는,
    상기 클럭신호에 대하여 각각 2단계로 라이징에지 및 폴링에지를 생성하고,
    상기 일 클럭신호의 제1라이징에지는 상기 다른 클럭신호의 제1폴링에지에 동기화되고 상기 일 클럭신호의 제2라이징에지는 상기 다른 클럭신호의 제2폴링에지에 동기화되는 게이트구동회로.
  9. 제1항에 있어서,
    상기 클럭생성부는,
    상기 다른 클럭신호의 라이징에지를 상기 일 클럭신호의 폴링에지와 동기화시키는 게이트구동회로.
  10. 제1항에 있어서,
    상기 클럭생성부는,
    상기 복수의 클럭신호와 동일한 수의 복수의 클럭제어신호를 수신하고, 상기 클럭제어신호의 전압레벨을 시프트(shift)시켜 상기 클럭신호를 생성하는 게이트구동회로.
  11. 타이밍컨트롤러로부터 제1클럭제어신호 및 제2클럭제어신호를 수신하는 제어신호수신부; 및
    라이징에지(rising edge)는 상기 제1클럭제어신호에 동기화되고 폴링에지(falling edge)는 상기 제2클럭제어신호에 동기화되며 상기 제1클럭제어신호 및 상기 제2클럭제어신호와 다른 전압레벨을 가지는 복수의 클럭신호를 생성하는 레벨시프팅부를 포함하고,
    상기 복수의 클럭신호는 일 클럭신호의 라이징에지가 다른 클럭신호의 폴링에지와 동기화되는 레벨시프터.
  12. 제11항에 있어서,
    상기 클럭신호의 라이징에지는 상기 제1클럭제어신호의 라이징에지와 동기화되고, 상기 클럭신호의 폴링에지는 상기 제2클럭제어신호의 폴링에지와 동기화되며, 상기 제1클럭제어신호의 라이징에지와 상기 제2클럭제어신호의 폴링에지가 동기화되는 레벨시프터.
  13. 제11항에 있어서,
    상기 제1클럭제어신호 및 상기 제2클럭제어신호는 동일한 주기의 PWM(Pulse Width Modulation)신호인 레벨시프터.
  14. 복수의 게이트라인이 배치되는 표시패널; 및
    일 클럭신호의 라이징에지(rising edge)가 다른 클럭신호의 폴링에지(falling edge)와 동기화되는 복수의 클럭신호를 생성하고, 상기 클럭신호에 따라 생성되는 게이트구동신호를 상기 게이트라인으로 공급하는 게이트구동회로
    를 포함하는 표시장치.
  15. 제14항에 있어서,
    상기 게이트구동회로는,
    상기 복수의 클럭신호를 생성하는 클럭생성부, 및
    상기 클럭신호에 따라 상기 게이트구동신호를 생성하고 상기 게이트구동신호를 상기 게이트라인으로 공급하는 게이트구동신호공급부를 포함하고,
    상기 게이트구동신호공급부는 상기 표시패널에 배치되고, 상기 클럭생성부는 상기 표시패널의 외부에 배치되며,
    상기 표시패널에는 상기 클럭신호가 전달되는 복수의 클럭라인이 형성되는 표시장치.
  16. 제14항에 있어서,
    상기 표시패널에는 두 개의 게이트라인을 연결시키는 연결트랜지스터부가 더 배치되고,
    상기 게이트구동회로는,
    상기 클럭신호의 라이징에지구간 혹은 상기 클럭신호의 폴링에지구간에서 상기 연결트랜지스터부를 제어하여 상기 두 개의 게이트라인을 연결시키는 표시장치.
  17. 제14항에 있어서,
    제1클럭제어신호 및 제2클럭제어신호를 생성하는 타이밍컨트롤러를 더 포함하고,
    상기 게이트구동회로는,
    상기 제1클럭제어신호에 따라 상기 클럭신호의 라이징에지를 형성하고 상기 제2클럭제어신호에 따라 상기 클럭신호의 폴링에지를 형성하는 표시장치.
  18. 제14항에 있어서,
    상기 표시패널에는 공통전극이 배치되고,
    상기 공통전극과 상기 게이트라인은 정전용량으로 커플링되는 표시장치.
  19. 제14항에 있어서,
    상기 일 클럭신호를 출력하는 채널과 상기 다른 클럭신호를 출력하는 채널의 출력은 각 채널에 포함되는 트랜지스터부에 의해 서로 연결되고,
    상기 일 클럭신호의 라이징에지구간과 상기 다른 클럭신호의 폴링에지구간에 상기 트랜지스터부가 턴온되면서 상기 일 클럭신호 및 상기 다른 클럭신호에 중간단계 전압이 형성되는 표시장치.
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