KR20170030718A - 주사 구동부 - Google Patents

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Abstract

본 발명은 실장면적을 최소화할 수 있도록 한 주사 구동부에 관한 것이다.
본 발명의 실시예에 의한 주사선들로 주사신호를 공급하기 위하여 복수의 스테이지를 포함하는 주사 구동부에서 패널의 일측에 위치되는 제 i(i는 자연수) 스테이지는 제 1입력단자와 제 1노드 사이에 접속되며, 게이트전극이 제 2입력단자에 접속되는 제 1트랜지스터와; 제 3입력단자와 제 i주사신호를 출력하기 위한 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 2트랜지스터와; 상기 제 1출력단자와 제 1오프전압을 공급받는 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와; 상기 제 1노드와 상기 제 1출력단자 사이에 접속되는 제 1커패시터를 구비한다.

Description

주사 구동부{SCAN DRIVER}
본 발명의 실시예는 주사 구동부에 관한 것으로, 특히 실장면적을 최소화할 수 있도록 한 주사 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device : LCD) 및 유기전계발광 표시장치(Organic Light Emitting Display Device : OLED) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들을 포함하는 화소부를 구비한다.
화소부에 포함된 화소들은 주사선으로 주사신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 휘도의 빛을 외부로 공급한다.
주사 구동부는 주사선들에 접속되는 스테이지들을 구비한다. 스테이지들은 타이밍 제어부로부터의 신호들에 대응하여 자신과 접속된 주사선으로 주사신호를 공급한다. 이를 위하여, 스테이지들 각각은 P형(예를 들면, PMOS) 및/또는 N형(예를 들면, NMOS)의 트랜지스터로 구성되며, 화소들과 동시에 패널에 실장될 수 있다.
한편, 패널에 실장되는 스테이지들은 소정의 실장 면적을 차지하고, 이에 따라 스테이지들의 실장 면적을 최소화할 수 있는 방법이 요구되고 있다.
따라서, 본 발명은 실장면적을 최소화할 수 있도록 한 주사 구동부를 제공하는 것이다.
본 발명의 실시예에 의한 주사선들로 주사신호를 공급하기 위하여 복수의 스테이지를 포함하는 주사 구동부에서 패널의 일측에 위치되는 제 i(i는 자연수) 스테이지는 제 1입력단자와 제 1노드 사이에 접속되며, 게이트전극이 제 2입력단자에 접속되는 제 1트랜지스터와; 제 3입력단자와 제 i주사신호를 출력하기 위한 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 2트랜지스터와; 상기 제 1출력단자와 제 1오프전압을 공급받는 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와; 상기 제 1노드와 상기 제 1출력단자 사이에 접속되는 제 1커패시터를 구비한다.
실시 예에 의한, 상기 제 i스테이지의 제 2입력단자로는 제 2클럭신호, 제 3입력단자로는 제 1클럭신호가 공급되며, 제 i-1스테이지의 제 2입력단자로는 제 1클럭신호, 제 3입력단자로는 제 2클럭신호가 공급된다.
실시 예에 의한, 상기 제 1클럭신호 및 제 2클럭신호는 위상이 반전된 신호이다.
실시 예에 의한, 상기 제 i스테이지는 상기 제 1출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 제 4입력단자에 접속되는 제 4트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1입력단자로는 제 i-1스테이지의 제 i-1주사신호, 상기 제 4입력단자로는 제 i+2스테이지의 제 i+2주사신호가 공급된다.
실시 예에 의한, 상기 제 i스테이지는 제 i케리신호를 출력하기 위한 제 2출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 제 4입력단자에 접속되는 제 4트랜지스터와; 상기 제 3입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 5트랜지스터와; 상기 제 2출력단자와 제 2오프전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 6트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1오프전압 및 제 2오프전압은 동일한 전압으로 설정된다.
실시 예에 의한, 상기 제 2오프전압은 상기 제 1오프전압보다 낮은 전압으로 설정된다.
실시 예에 의한, 상기 제 1입력단자는 제 i-1스테이지의 제 i-1케리신호, 상기 제 2입력단자는 제 2클럭신호, 상기 제 3입력단자는 제 1클럭신호, 상기 제 4입력단자는 제 i+2스테이지의 제 i+2케리신호를 공급받는다.
실시 예에 의한, 상기 제 1클럭신호 및 제 2클럭신호는 위상이 반전된 신호이며, 하이구간 동안 게이트 온 전압, 로우구간 동안 상기 제 2오프전압으로 설정된다.
실시 예에 의한, 상기 제 1트랜지스터는 복수의 트랜지스터가 직렬로 접속된다.
실시 예에 의한, 상기 제 i스테이지는 상기 복수의 트랜지스터들 사이의 제 2노드와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2출력단자에 접속되는 제 7트랜지스터를 더 구비한다.
실시 예에 의한, 상기 제 i스테이지는 상기 제 1노드와 상기 제 1전원 입력단자 또는 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 리셋 입력단자에 접속되는 제 8트랜지스터와; 상기 제 1출력단자와 상기 제 1전원 입력단자 또는 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 리셋 입력단자에 접속되는 제 9트랜지스터와; 상기 제 2출력단자와 상기 제 1전원 입력단자 또는 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 리셋 입력단자에 접속되는 제 10트랜지스터를 더 구비한다.
실시 예에 의한, 상기 스테이지들은 상기 패널의 일측에 위치되며, 홀수 번째 주사선들과 접속되는 좌측 스테이지들과, 상기 패널의 다른측에 위치되며, 짝수 번째 주사선들과 접속되는 우측 스테이지들을 구비한다.
실시 예에 의한, 상기 좌측 스테이지들은 제 1클럭신호 및 상기 제 1클럭신호와 위상이 반전된 제 2클럭신호에 의하여 구동되며, 상기 우측 스테이지들은 상기 제 1클럭신호에서 1수평기간(1H) 기간 지연된 제 3클럭신호 및 상기 제 3클럭신호와 위상이 반전된 제 4클럭신호에 의하여 구동된다.
실시 예에 의한, 상기 제 1클럭신호, 제 2클럭신호, 제 3클럭신호 및 제 4클럭신호 각각의 1주기는 2수평기간(2H)의 하이구간, 2수평기간(2H)의 로우구간으로 설정된다.
실시 예에 의한, 상기 패널의 일측에 위치되는 좌측 제 i스테이지의 제 2입력단자로는 제 2클럭신호, 제 3입력단자로는 제 1클럭신호가 공급되고, 좌측 제 i-1스테이지의 제 2입력단자로는 제 1클럭신호, 제 3입력단자로는 제 2클럭신호가 공급되며; 상기 패널의 우측에 위치되는 우측 제 i스테이지의 제 2입력단자는 제 4클럭신호, 제 3입력단자로는 제 3클럭신호가 공급되고, 우측 제 i-1스테이지의 제 2입력단자로는 제 3클럭신호, 제 4입력단자로는 제 4클럭신호가 공급된다.
실시 예에 의한, 상기 제 i스테이지는 제 i케리신호를 출력하기 위한 제 2출력단자와 제 2오프 전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 게이트전극이 제 4입력단자에 접속되는 제 4트랜지스터와; 상기 제 3입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 5트랜지스터와; 상기 제 2출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 6트랜지스터를 구비한다.
실시 예에 의한, 상기 제 2오프전압은 상기 제 1오프전압보다 낮은 전압으로 설정된다.
실시 예에 의한, 상기 제 1입력단자는 좌측 제 i-1스테이지의 좌측 제 i-1케리신호, 상기 제 4입력단자는 우측 제 i+2스테이지의 우측 제 i+2케리신호를 공급받는다.
본 발명의 실시예에 의한 주사 구동부에 의하면 주사신호를 공급하기 위한 스테이지가 10개 이하의 트랜지스터를 포함한다. 즉, 본원 발명의 스테이지는 비교적 간단한 회로로 구현 가능하며, 이에 따라 실장면적을 최소화할 수 있다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 주사 구동부의 실시예를 나타내는 도면이다.
도 3은 도 2에 도시된 스테이지 단자들의 실시예를 나타내는 도면이다.
도 4는 도 3에 도시된 스테이지의 실시예를 나타내는 도면이다.
도 5는 도 4에 도시된 스테이지 회로의 구동방법을 나타내는 파형도이다.
도 6은 도 2에 도시된 스테이지 단자들의 다른 실시예를 나타내는 도면이다.
도 7은 도 6에 도시된 스테이지의 제 1실시예를 나타내는 도면이다.
도 8은 도 7에 도시된 스테이지의 구동방법을 나타내는 파형도이다.
도 9는 도 6에 도시된 스테이지의 제 2실시예를 나타내는 도면이다.
도 10은 도 6에 도시된 스테이지의 제 3실시예를 나타내는 도면이다.
도 11은 도 10에 도시된 스테이지의 동작과정을 개략적으로 나타내는 도면이다.
도 12는 도 6에 도시된 스테이지의 제 4실시예를 나타내는 도면이다.
도 13은 도 6에 도시된 스테이지의 제 5실시예를 나타내는 도면이다.
도 14는 도 1에 도시된 주사 구동부의 다른 실시예를 나타내는 도면이다.
도 15는 도 14에 도시된 스테이지 단자들의 실시예를 나타내는 도면이다.
도 16은 도 15에 도시된 스테이지의 실시예를 나타내는 도면이다.
도 17은 도 16에 도시된 스테이지의 구동방법을 나타내는 파형도이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
추가적으로, 설명에서 특정신호(예를 들면, 클럭신호)가 공급된다는 것은 게이트 온 전압을 의미하며, 특정신호의 공급이 중단된다는 것은 게이트 오프 전압을 의미한다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 블록도이다. 도 1에서는 설명의 편의성을 위하여 표시장치가 액정 표시장치인 것으로 가정하여 설명하였지만, 본원 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치는 화소부(100), 주사 구동부(110), 데이터 구동부(120), 타이밍 제어부(130) 및 호스트 시스템(140)을 구비한다.
화소부(100)는 액정패널의 유효 표시부를 의미한다. 액정패널은 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함) 기판과 컬러필터 기판을 포함한다. TFT 기판과 컬러필터 기판 사이에는 액정층이 형성된다. TFT 기판 상에는 데이터선(D)들 및 주사선(S)들이 형성되고, 주사선(S)들 및 데이터선(D)들에 의하여 구획된 영역에는 복수의 화소들이 배치된다.
화소들 각각에 포함되는 TFT는 주사선(S)으로부터의 주사신호에 응답하여 데이터선(D)을 경유하여 공급되는 데이터신호의 전압을 액정 커패시터(Clc)에 전달한다. 이를 위하여 TFT의 게이트전극은 주사선(S)에 접속되고, 제 1전극은 데이터선(D)에 접속된다. 그리고, TFT의 제 2전극은 액정 커패시터(Clc) 및 스토리지 커패시터(Storage Capacitor : SC)에 접속된다.
여기서, 제 1전극은 TFT의 소오스전극 및 드레인전극 중 어느 하나를 의미하며, 제 2전극은 제 1전극과 다른 전극을 의미한다. 일례로, 제 1전극이 드레인전극으로 설정되는 경우, 제 2전극은 소오스전극으로 설정된다. 또한, 액정 커패시터(Clc)는 TFT 기판에 형성되는 화소전극(미도시)과 공통전극 사이의 액정을 등가적으로 표현한 것이다. 스토리지 커패시터(SC)는 화소전극에 전달된 데이터신호의 전압을 다음 데이터신호가 공급될 때까지 일정시간 유지한다.
컬러필터 기판에는 블랙 매트릭스 및 컬러필터 등이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 기판에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 TFT 기판에 형성된다. 이와 같은 공통전극으로는 공통전압(Vcom)이 공급된다. 또한, 액정패널의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
데이터 구동부(120)는 타이밍 제어부(130)로부터 입력되는 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 생성한다. 데이터 구동부(120)에서 생성된 정극성/부극성 아날로그 데이터전압은 데이터신호로써 데이터선(D)들로 공급된다.
주사 구동부(110)는 주사선(S)들로 주사신호를 공급한다. 일례로, 주사 구동부(110)는 주사선(S)들로 주사신호를 순차적으로 공급할 수 있다. 주사선(S)들로 주사신호가 순차적으로 공급되면 화소들이 수평라인 단위로 선택되고, 주사신호에 의하여 선택된 화소들은 데이터신호를 공급받는다. 이를 위하여, 주사 구동부(110)는 도 2에 도시된 바와 같이 주사선(S)들 각각에 접속되는 스테이지(ST)를 구비한다. 이와 같은 주사 구동부(110)는 ASG(Armophous silicon gate driver)의 형태로 액정패널에 실장될 수 있다. 즉, 주사 구동부(110)는 박막 공정을 통해서 TFT 기판에 실장될 수 있다. 또한, 주사 구동부(110)는 화소부(100)를 사이에 두고 액정패널의 양측에 실장될 수도 있다.
타이밍 제어부(130)는 호스트 시스템(140)으로부터 출력된 영상 데이터(RGB), 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 제어신호를 주사 구동부(110)로 공급하고, 데이터 제어신호를 데이터 구동부(120)로 공급한다.
게이트 제어신호에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 하나 이상의 게이트 쉬프트 클럭(Gate Shift Clock : GSC) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 주사신호의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
데이터 제어신호에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC), 소스 출력 인에이블신호(Source Output Enable : SOE) 및 극성 제어신호(POL) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다. 극성 제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터신호의 극성을 반전시킨다.
호스트 시스템(140)은 LVDS(Low Voltage Differential Signaling), TMDS(Transition Minimized Differential Signaling) 등의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 제어부(130)로 공급한다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(130)로 공급한다.
도 2는 도 1에 도시된 주사 구동부의 실시예를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 의한 주사 구동부(110)는 복수의 스테이지(ST1 내지 STn)를 구비한다. 스테이지들(ST1 내지 STn) 각각은 주사선들(S1 내지 Sn) 중 어느 하나와 접속되며, 게이트 스타트 펄스(GSP)에 대응하여 주사선들(S1 내지 Sn)로 주사신호를 공급한다. 여기서, i(i는 자연수)번째 스테이지(STi)는 제 i주사선(Si)으로 주사신호를 공급할 수 있다.
스테이지들(ST1 내지 STn) 각각은 게이트 쉬프트 클럭(GSC)으로써 타이밍 제어부(130)로부터 클럭신호들(CLK1, CLK2)을 공급받는다. 일례로, 홀수번째 스테이지들(ST1, ST3,...)은 도 3에 도시된 제 2입력단자(1122)로 제 2클럭신호(CLK2), 제 3입력단자(1123)로 제 1클럭신호(CLK1)를 공급받을 수 있다. 그리고, 짝수번째 스테이지들(ST2, ST4,...)은 제 2입력단자(1122)로 제 1클럭신호(CLK1), 제 3입력단자(1123)로 제 2클럭신호(CLK2)를 공급받을 수 있다.
제 1클럭신호(CLK1)는 도 5에 도시된 바와 같이 하이구간 및 로우구간을 반복하는 구형파 신호이다. 제 1클럭신호(CLK1)의 하이구간은 게이트 온 전압(Von)으로 설정되고, 로우구간은 제 1오프전압(VSS1)으로 설정될 수 있다. 여기서, 제 1오프전압(VSS1)은 스테이지(ST)에 포함된 트랜지스터가 턴-오프 되는 전압을 의미한다.
제 2클럭신호(CLK2)는 하이구간 및 로우구간을 반복하는 구형파 신호이다. 제 2클럭신호(CLK2)의 하이구간은 게이트 온 전압(Von)으로 설정되고, 로우구간은 제 1오프전압(VSS1)으로 설정될 수 있다. 여기서, 제 2클럭신호(CLK2)는 제 1클럭신호(CLK1)와 위상이 반전되도록 설정된다.
한편, 상술한 도 2에서는 n개의 스테이지(ST1 내지 STn)만이 도시되었지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 주사 구동부(110)는 구동의 안정성을 위하여 복수의 더미 스테이지들을 추가로 구비할 수 있다.
도 3은 도 2에 도시된 스테이지 단자들의 실시예를 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 제 i스테이지(STi)를 도시하기로 한다.
도 3을 참조하면, 제 i스테이지(STi)는 제 1입력단자(1121), 제 2입력단자(1122), 제 3입력단자(1123), 제 4입력단자(1124), 제 1출력단자(1125) 및 제 1전원 입력단자(1131)를 구비한다.
제 1입력단자(1121)는 이전단 스테이지(STi-1)로부터 제 i-1주사신호(SSi-1)를 공급받는다. 이를 위하여, 제 i스테이지(STi)의 제 1입력단자(1121)는 제 i-1스테이지(STi-1)의 제 1출력단자(1125)와 전기적으로 접속된다. 추가적으로, 제 i스테이지(STi)가 첫 번째 스테이지인 경우 제 1입력단자(1121)로 게이트 스타트 펄스(GSP)가 공급될 수 있다.
제 2입력단자(1122)는 제 2클럭신호(CLK2)를 공급받는다. 이 경우, 이전단 스테이지(STi-1)의 제 2입력단자(1122)로는 제 1클럭신호(CLK1)가 공급된다.
제 3입력단자(1123)는 제 1클럭신호(CLK1)를 공급받는다. 이 경우, 이전단 스테이지(STi-1)의 제 3입력단자(1123)로는 제 2클럭신호(CLK2)가 공급된다.
제 4입력단자(1124)는 제 i+2스테이지(STi+2)로부터 제 i+2주사신호(SSi+2)를 공급받는다.
제 1출력단자(1125)는 제 i스테이지(STi)의 제 i주사신호(SSi)를 제 i주사선(Si)으로 공급한다. 추가적으로, 제 i주사신호(SSi)는 제 i-2스테이지(STi-2)의 제 4입력단자(1124), 제 i+1스테이지(STi+1)의 제 1입력단자(1121)로 공급된다.
제 1전원 입력단자(1131)는 제 1오프전압(VSS1)을 공급받는다.
도 4는 도 3에 도시된 스테이지의 실시예를 나타내는 도면이다. 도 4에서 스테이지(STi)를 구성하는 트랜지스터들(M1 내지 M4)은 NMOS로 형성된다.
도 4를 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 제 1트랜지스터(M1) 내지 제 4트랜지스터(M4), 제 1커패시터(C1)를 구비한다.
제 1트랜지스터(M1)는 제 1입력단자(1121)와 제 1노드(N1) 사이에 접속된다. 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급될 때 턴-온되어 제 1입력단자(1121)와 제 1노드(N1)를 전기적으로 접속시킨다.
제 2트랜지스터(M2)는 제 3입력단자(1123)와 제 1출력단자(1125) 사이에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 1노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 3입력단자(1123)와 제 1출력단자(1125)의 접속을 제어한다.
제 3트랜지스터(M3)는 제 1출력단자(1125)와 제 1전원 입력단자(1131) 사이에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급될 때 턴-온되어 제 1출력단자(1125)와 제 1전원 입력단자(1131)를 전기적으로 접속시킨다.
제 4트랜지스터(M4)는 제 1출력단자(1125)와 제 1전원 입력단자(1131) 사이에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 4입력단자(1124)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 i+2주사신호(SSi+2)가 공급될 때 턴-온되어 제 1출력단자(1125)와 제 1전원 입력단자(1131)를 전기적으로 접속시킨다.
제 1커패시터(C1)는 제 1노드(N1)와 제 1출력단자(1125) 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 제 1출력단자(1125)의 전압에 대응하여 제 1노드(N1)의 전압을 제어한다.
상술한 본원 발명의 스테이지(STi)는 4개의 트랜지스터(M1 내지 M4) 및 하나의 커패시터(C1)를 구비한다. 즉, 본원 발명의 스테이지(STi)는 비교적 간단한 회로로 구현되며, 이에 따라 실장면적이 최소화될 수 있다.
도 5는 도 4에 도시된 스테이지 회로의 구동방법을 나타내는 파형도이다.
도 5를 참조하면, 먼저 제 1기간(T1) 동안 제 1입력단자(1121)로 제 i-1주사신호(SSi-1)가 공급되고, 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급된다.
제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급되면 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 1입력단자(1121)와 제 1노드(N1)가 전기적으로 접속된다. 그러면, 제 1노드(N1)로 제 i-1주사신호(SSi-1)의 전압이 공급된다.
제 1노드(N1)로 제 i-1주사신호(SSi-1)의 전압이 공급되면 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 제 3입력단자(1123)와 제 1출력단자(1125)가 전기적으로 접속된다. 이때, 제 3입력단자(1123)는 제 1오프전압(VSS1)으로 설정되고, 이에 따라 제 1출력단자(1125)로 제 1오프전압(VSS1)이 공급된다. 제 3트랜지스터(M3)가 턴-온되면 제 1전원 입력단자(1131)로부터의 제 1오프전압(VSS1)이 제 1출력단자(1125)로 공급된다. 추가적으로, 제 1기간(T1) 동안 제 1커패시터(C1)는 제 2트랜지스터(M2)의 턴-온에 대응되는 전압을 저장한다.
제 2기간(T2)에는 제 3입력단자(1123)로 제 1클럭신호(CLK1)가 공급된다. 이때, 제 2트랜지스터(M2)가 턴-온 상태로 설정되기 때문에 제 3입력단자(1123)로 공급된 제 1클럭신호(CLK1)는 제 1출력단자(1125)로 공급된다. 제 1출력단자(1125)로 공급된 제 1클럭신호(CLK1)는 제 i주사신호(SSi)로서 제 i주사선(Si)으로 공급된다.
한편, 제 2기간(T2) 동안 제 1커패시터(C1)의 부스팅에 의하여 제 1노드(N1)는 게이트 온 전압(Von)보다 높은 전압으로 상승하고, 이에 따라 제 2트랜지스터(M2)는 안정적으로 턴-온 상태를 유지한다. 추가적으로, 제 2기간(T2) 동안 제 2클럭신호(CLK2)가 공급되지 않기 때문에 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)는 턴-오프 상태를 유지한다.
제 3기간(T3)에는 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급된다. 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급되면 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다.
제 1트랜지스터(M1)가 턴-온되면 제 1입력단자(1121)와 제 1노드(N1)가 전기적으로 접속된다. 이때, 제 i-1스테이지(STi-1)에 포함된 제 4트랜지스터(M4)가 제 i+1주사신호(SSi+1)에 의하여 턴-온되고, 이에 따라 제 i-1스테이지(STi-1)의 제 1출력단자(1125)로는 제 1오프전압(VSS1)이 공급된다.
한편, 제 i-1스테이지(STi-1)의 제 1출력단자(1125)는 제 i스테이지(STi)의 제 1입력단자(1121)와 전기적으로 접속되고, 이에 따라 제 3기간(T3) 동안 제 1노드(N1)로 제 1오프전압(VSS1)이 공급된다. 제 1노드(N1)로 제 1오프전압(VSS1)이 공급되면 제 2트랜지스터(M2)가 턴-오프된다. 제 3트랜지스터(M3)가 턴-온되면 제 1전원 입력단자(1131)로부터의 제 1오프전압(VSS1)이 제 1출력단자(1125)로 공급된다. 그러면, 제 i주사선(Si)으로 주사신호(SSi)의 공급이 중단된다.
제 4기간(T4)에는 제 4입력단자(1124)로 제 i+2주사신호(SSi+2)가 공급되고, 제 3입력단자(1123)로 제 1클럭신호(CLK1)가 공급된다. 여기서, 제 4기간(T4) 동안 제 2트랜지스터(M2)가 턴-오프되기 때문에 제 3입력단자(1123)로 공급된 제 1클럭신호(CLK1)는 제 1출력단자(1125)로 공급되지 못한다.
제 4입력단자(1124)로 제 i+2주사신호(SSi+2)가 공급되면 제 4트랜지스터(M4)가 턴-온된다. 제 4트랜지스터(M4)가 턴-온되면 제 1오프전압(VSS1)이 제 1출력단자(1125)로 공급된다.
실제로, 본원 발명의 스테이지들(ST) 각각은 상술한 제 1기간(T1) 내지 제 4기간(T4)에 대응하여 구동된다.
도 6은 도 2에 도시된 스테이지 단자들의 다른 실시예를 나타내는 도면이다. 도 6에서는 설명의 편의성의 위하여 제 i스테이지(STi)를 도시하기로 한다. 추가적으로, 도 6의 스테이지(STi)는 도 3의 스테이지(STi)에서 주사신호(SS) 대신에 케리신호(CR)를 이용하는 것으로 연결관계는 유사하게 설정된다. 따라서, 도 3과 동일한 구성에 대해서는 동일한 도면부호를 할당하기로 한다.
도 6을 참조하면, 제 i스테이지(STi)는 제 1입력단자(1121'), 제 2입력단자(1122), 제 3입력단자(1123), 제 4입력단자(1124'), 제 1출력단자(1125), 제 2출력단자(1126), 제 1전원 입력단자(1131) 및 제 2전원 입력단자(1132)를 구비한다.
제 1입력단자(1121')는 이전단 스테이지(STi-1)로부터 제 i-1케리신호(CRi-1)를 공급받는다. 이를 위하여, 제 i스테이지(STi)의 제 1입력단자(1121')는 제 i-1스테이지(STi-1)의 제 2출력단자(1126)와 전기적으로 접속된다.
제 2입력단자(1122)는 제 2클럭신호(CLK2)를 공급받는다. 이 경우, 이전단 스테이지(STi-1)의 제 2입력단자(1122)로는 제 1클럭신호(CLK1)가 공급된다.
제 3입력단자(1123)는 제 1클럭신호(CLK1)를 공급받는다. 이 경우, 이전단 스테이지(STi-1)의 제 3입력단자(1123)로는 제 2클럭신호(CLK2)가 공급된다.
제 4입력단자(1124')는 제 i+2스테이지(STi+2)로부터 제 i+2케리신호(CRi+2)를 공급받는다.
제 1출력단자(1125)는 제 i스테이지(STi)의 제 i주사신호(SSi)를 제 i주사선(Si)으로 공급한다.
제 2출력단자(1126)는 제 i케리신호(CRi)를 출력한다. 제 2출력단자(1126)에서 출력된 제 i케리신호(CRi)는 제 i-2스테이지(STi-2)의 제 4입력단자(1124'), 제 i+1스테이지(STi+1)의 제 1입력단자(1121')로 공급된다.
제 1전원 입력단자(1131)는 제 1오프전압(VSS1)을 공급받는다.
제 2전원 입력단자(1132)는 제 2오프전압(VSS2)을 공급받는다. 여기서, 제 2오프전압(VSS2)은 제 1오프전압(VSS1)보다 낮은 전압으로 설정될 수 있다. 추가적으로, 본원 발명에서는 구동의 안정성을 위하여 제 1오프전압(VSS1) 및 제 2오프전압(VSS2)을 사용하지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 제 1전원 입력단자(1131) 및 제 2전원 입력단자(1132)로는 제 1오프전압(VSS1)(또는 제 2오프전압(VSS2))이 공급될 수도 있다.
도 7은 도 6에 도시된 스테이지의 제 1실시예를 나타내는 도면이다. 도 7에서 스테이지(STi)를 구성하는 트랜지스터들(M1 내지 M6)은 NMOS로 형성된다.
도 7을 참조하면, 본 발명의 실시예에 의한 스테이지(STi)는 제 1트랜지스터(M1) 내지 제 6트랜지스터(M6), 제 1커패시터(C1)를 구비한다.
제 1트랜지스터(M1)는 제 1입력단자(1121')와 제 1노드(N1) 사이에 접속된다. 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급될 때 턴-온되어 제 1입력단자(1121')와 제 1노드(N1)를 전기적으로 접속시킨다.
제 2트랜지스터(M2)는 제 3입력단자(1123)와 제 1출력단자(1125) 사이에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 1노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 3입력단자(1123)와 제 1출력단자(1125)의 접속을 제어한다.
제 3트랜지스터(M3)는 제 1출력단자(1125)와 제 1전원 입력단자(1131) 사이에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급될 때 턴-온되어 제 1출력단자(1125)와 제 1전원 입력단자(1131)를 전기적으로 접속시킨다.
제 4트랜지스터(M4')는 제 2출력단자(1126)와 제 1전원 입력단자(1131) 사이에 접속된다. 그리고, 제 4트랜지스터(M4')의 게이트전극은 제 4입력단자(1124')에 접속된다. 이와 같은 제 4트랜지스터(M4')는 제 i+2케리신호(CRi+2)가 공급될 때 턴-온되어 제 2출력단자(1126)와 제 1전원 입력단자(1131)를 전기적으로 접속시킨다.
제 5트랜지스터(M5)는 제 3입력단자(1123)와 제 2출력단자(1126) 사이에 접속된다. 그리고, 제 5트랜지스터(M5)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 5트랜지스터(M5)는 제 1노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 3입력단자(1123)와 제 2출력단자(1126)의 접속을 제어한다.
제 6트랜지스터(M6)는 제 2출력단자(1126)와 제 2전원 입력단자(1132) 사이에 접속된다. 그리고, 제 6트랜지스터(M6)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 6트랜지스터(M6)는 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급될 때 턴-온되어 제 2출력단자(1126)와 제 2전원 입력단자(1132)를 전기적으로 접속시킨다.
제 1커패시터(C1)는 제 1노드(N1)와 제 1출력단자(1125) 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 제 1출력단자(1125)의 전압에 대응하여 제 1노드(N1)의 전압을 제어한다.
상술한 본원 발명의 스테이지(STi)는 6개의 트랜지스터(M1 내지 M6) 및 하나의 커패시터(C1)를 구비한다. 즉, 본원 발명의 스테이지(STi)는 비교적 간단한 회로로 구현되며, 이에 따라 실장면적이 최소화될 수 있다.
도 8은 도 7에 도시된 스테이지의 구동방법을 나타내는 파형도이다.
도 8을 참조하면, 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 위상이 반전되어 공급된다. 그리고, 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2) 각각의 하이구간은 게이트 온 전압(Von)으로 설정되며, 로우구간은 제 2오프전압(VSS2)으로 설정된다.
먼저, 제 1기간(T1') 동안 제 1입력단자(1121')로 제 i-1케리신호(CRi-1)가 공급되고, 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급된다.
제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급되면 제 1트랜지스터(M1), 제 3트랜지스터(M3) 및 제 6트랜지스터(M6)가 턴-온된다. 제 3트랜지스터(M3)가 턴-온되면 제 1출력단자(1125)로 제 1오프전압(VSS1)이 공급된다. 제 6트랜지스터(M6)가 턴-온되면 제 2출력단자(1126)로 제 2오프전압(VSS2)이 공급된다.
제 1트랜지스터(M1)가 턴-온되면 제 1입력단자(1121')와 제 1노드(N1)가 전기적으로 접속된다. 그러면, 제 1기간(T1') 동안 제 1노드(N1)로 제 i-1케리신호(CR-1)가 공급된다. 제 1노드(N1)로 제 i-1케리신호(CRi-1)가 공급되면 제 2트랜지스터(M2) 및 제 5트랜지스터(M5)가 턴-온된다.
제 2트랜지스터(M2)가 턴-온되면 제 3입력단자(1123)와 제 1출력단자(1125)가 전기적으로 접속된다. 이때, 제 3입력단자(1123)는 제 2오프전압(VSS2)으로 설정되고, 이에 따라 제 1출력단자(1125)로는 주사신호(SSi)가 공급되지 않는다.
제 5트랜지스터(M5)가 턴-온되면 제 3입력단자(1123)와 제 2출력단자(1126)가 전기적으로 접속된다. 이때, 제 3입력단자(1123)는 제 2오프전압(VSS2)으로 설정되고, 이에 따라 제 2출력단자(1126)로는 케리신호(CRi)가 공급되지 않는다. 추가적으로, 제 1기간(T1') 동안 제 1커패시터(C1)는 제 2트랜지스터(M2) 및 제 5트랜지스터(M5)의 턴-온에 대응되는 전압을 저장한다.
제 2기간(T2')에는 제 3입력단자(1123)로 제 1클럭신호(CLK1)가 공급된다. 이때, 제 2트랜지스터(M2) 및 제 5트랜지스터(M5)가 턴-온 상태로 설정되기 때문에 제 1클럭신호(CLK1)는 제 1출력단자(1125) 및 제 2출력단자(1126)로 공급된다.
제 1출력단자(1125)로 공급된 제 1클럭신호(CLK1)는 제 i주사신호(SSi)로서 제 i주사선(Si)으로 공급된다. 제 2출력단자(1126)로 공급된 제 1클럭신호(CLK1)는 제 i케리신호(CRi)로서 제 i-2스테이지(STi-2)의 제 4입력단자(1124'), 제 i+1스테이지(STi+1)의 제 1입력단자(1121')로 공급된다.
한편, 제 2기간(T2') 동안 제 1커패시터(C1)의 부스팅에 의하여 제 1노드(N1)의 전압은 게이트 온 전압(Von)보다 높은 전압으로 상승되고, 이에 따라 제 2트랜지스터(M2) 및 제 5트랜지스터(M5)는 안정적으로 턴-온 상태를 유지한다. 그리고, 제 2기간(T2') 동안 제 2클럭신호(CLK2)가 공급되지 않기 때문에 제 1트랜지스터(M1), 제 3트랜지스터(M3) 및 제 6트랜지스터(M6)는 턴-오프 상태를 유지한다.
제 3기간(T3')에는 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급된다. 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급되면 제 1트랜지스터(M1), 제 3트랜지스터(M3) 및 제 6트랜지스터(M6)가 턴-온된다.
제 1트랜지스터(M1)가 턴-온되면 제 1입력단자(1121')와 제 1노드(N1)가 전기적으로 접속된다. 이때, 제 i-1스테이지(STi-1)에 포함된 제 4트랜지스터(M4')가 제 i+1케리신호(CRi+1)에 의하여 턴-온되고, 이에 따라 제 i-1스테이지(STi-1)의 제 2출력단자(1126)로는 제 1오프전압(VSS1)이 공급된다. 따라서, 제 3기간(T3) 동안 제 1노드(N1)로는 제 1오프전압(VSS1)이 공급된다.
제 3트랜지스터(M3)가 턴-온되면 제 1출력단자(1125)로 제 1오프전압(VSS1)이 공급된다. 그러면, 제 1출력단자(1125)는 게이트 온 전압(Von)으로부터 제 1오프전압(VSS1)으로 하강된다.
제 6트랜지스터(M6)가 턴-온되면 제 2출력단자(1126)로 제 2오프전압(VSS2)이 공급된다. 그러면, 제 2출력단자(1126)는 게이트 온 전압(Von)으로부터 제 2오프전압(VSS2)으로 하강된다. 추가적으로, 제 3기간(T3') 동안 제 1노드(N1)의 전압은 제 2오프전압(VSS2)보다 높은 제 1오프전압(VSS1)으로 설정된다. 따라서, 제 2출력단자(1126)의 전압(또는 전류)은 제 5트랜지스터(M5)를 경유하여 제 3입력단자(1123)로 추가적으로 공급되고, 이에 따라 제 2출력단자(1126)의 전압은 빠른 시간안에 원하는 전압으로 하강될 수 있다. 이와 같이 제 2출력단자(1126)가 빠른 시간안에 원하는 전압으로 하강하는 경우, 동작의 신뢰성을 확보할 수 있다.
제 4기간(T4')에는 제 4입력단자(1124')로 제 i+2케리신호(CRi+2), 제 3입력단자(1123)로 제 1클럭신호(CLK1)가 공급된다. 여기서, 제 4기간(T4') 동안 제 2트랜지스터(M2) 및 제 5트랜지스터(M5)가 턴-오프되기 때문에 제 1클럭신호(CLK1)는 제 1출력단자(1125) 및 제 2출력단자(1126)로 공급되지 못한다.
제 4입력단자(1124')로 제 i+2케리신호(CRi+2)가 공급되면 제 4트랜지스터(M4')가 턴-온된다. 제 4트랜지스터(M4')가 턴-온되면 제 1오프전압(VSS1)이 제 2출력단자(1126)로 공급된다. 제 2출력단자(1126)로 공급된 제 1오프전압(VSS1)은 제 i+1스테이지(STi+1)의 제 1노드(N1)로 공급된다.
제 5기간(T5')에는 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급된다. 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급되면 제 1트랜지스터(M1), 제 3트랜지스터(M3) 및 제 6트랜지스터(M6)가 턴-온된다.
제 1트랜지스터(M1)가 턴-온되면 제 1입력단자(1121')와 제 1노드(N1)가 전기적으로 접속된다. 그러면, 제 1노드(N1)는 제 2오프전압(VSS2)으로 하강된다. 제 3트랜지스터(M3)가 턴-온되면 제 1출력단자(1125)로 제 1오프전압(VSS1)이 공급된다. 제 6트랜지스터(M6)가 턴-온되면 제 2출력단자(1126)로 제 2오프전압(VSS2)이 공급된다.
실제로, 본원 발명의 스테이지들(ST) 각각은 상술한 제 1기간(T1') 내지 제 5기간(T5')에 대응하여 구동된다.
도 9는 도 6에 도시된 스테이지의 제 2실시예를 나타내는 도면이다. 도 9를 설명할 때 도 7과 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 9를 참조하면, 본원 발명의 실시예에 의한 스테이지(STi)는 제 1트랜지스터(M1) 내지 제 6트랜지스터(M6), 제 1커패시터(C1)를 구비한다.
여기서, 제 1트랜지스터(M1_1, M1_2)는 제 1입력단자(1121')와 제 1노드(N1) 사이에 복수의 트랜지스터가 직렬로 접속되어 구성된다. 즉, 도 9의 스테이지 회로에서는 제 1트랜지스터(M1_1, M1_2)를 복수의 트랜지스터로 구성한다. 제 1트랜지스터(M1_1, M1_2)가 복수의 트랜지스터로 구성되는 경우 제 1노드(N1)의 누설전류를 최소화할 수 있다. 또한, 제 1트랜지스터(M1_1, M1_2)의 열화에 의한 오동작을 최소화할 수 있다.
한편, 도 9의 제 1트랜지스터(M1_1, M1_2)의 구성은 본원 발명의 모든 실시예에 추가로 적용 가능하다. 일례로, 도 4의 스테이지 회로에도 제 1트랜지스터(M1_1, M1_2)의 구성을 적용할 수 있다.
도 10은 도 6에 도시된 스테이지의 제 3실시예를 나타내는 도면이다. 도 10을 설명할 때 도 9와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 본원 발명의 실시예에 의한 스테이지(STi)는 제 1트랜지스터(M1_1, M1_2) 내지 제 7트랜지스터(M7), 제 1커패시터(C1)를 구비한다.
제 7트랜지스터(M7)는 제 1트랜지스터(M1_1, M1_2) 사이의 공통노드인 제 2노드(N2)와 제 2출력단자(1126) 사이에 접속된다. 그리고, 제 7트랜지스터(M7)의 게이트전극은 제 2출력단자(1126)에 접속된다. 즉, 제 7트랜지스터(M7)는 제 2출력단자(1126)로부터 제 2노드(N2)로 전류가 흐를 수 있도록 다이오드 형태로 접속된다. 이와 같은 제 7트랜지스터(M7)는 제 1트랜지스터(M1_1, M1_2)의 열화를 최소화하여 동작의 신뢰성을 향상시킨다.
한편, 도 10의 제 7트랜지스터(M7)는 제 1트랜지스터(M1_1, M1_2)가 복수로 구성된 본원 발명의 모든 실시예에 추가로 적용 가능하다.
도 11은 도 10에 도시된 스테이지의 동작과정을 개략적으로 나타내는 도면이다.
도 11을 참조하면, 제 1기간(T1') 동안 제 1입력단자(1121')로는 제 i-1케리신호(CRi-1)가 공급되고, 이에 따라 제 1노드(N1)는 게이트 온 전압(Von)으로 설정된다.
이후, 제 2기간(T2') 동안 제 1입력단자(1121')는 제 2오프전압(VSS2)으로 설정되고, 제 1노드(N1)는 제 1커패시터(C1)에 의하여 게이트 온 전압(Von)보다 높은 하이전압(Vhigh)으로 설정된다. 그리고, 제 2기간(T2') 동안 제 7트랜지스터(M7)에 의하여 제 2노드(N2)는 게이트 온 전압(Von)으로 설정된다.
따라서, 제 2기간(T2) 동안 첫 번째 제 1트랜지스터(M1_1)는 제 2오프전압(VSS2)과 게이트 온 전압(Von)을 공급받는다. 그리고, 제 2기간(T2) 동안 두 번째 제 1트랜지스터(M1_2)는 게이트 온 전압(Von)과 하이전압(Vhigh)을 공급받는다. 그러면, 제 2기간(T2) 동안 제 1트랜지스터(M1_1, M1_2)의 열화가 최소화되고, 이에 따라 신뢰성을 확보할 수 있다.
상세히 설명하면, 제 7트랜지스터(M7)가 제거되는 경우, 제 2기간(T2) 동안 제 1트랜지스터(M1_1, M1_2)는 제 2오프전압(VSS2)과 하이전압(Vhigh)을 공급받는다. 이 경우, 제 2오프전압(VSS2)과 하이전압(Vhigh)의 전압차에 의하여 제 1트랜지스터(M1_1, M1_2)가 쉽게 열화될 수 있다. 반면에, 본원 발명에서는 제 2기간(T2) 동안 제 2노드(N2)로 게이트 온 전압(Von)을 공급함으로써 제 1트랜지스터(M1_1, M1_2)의 열화를 최소화할 수 있다.
도 12는 도 6에 도시된 스테이지의 제 4실시예를 나타내는 도면이다. 도 12를 설명할 때 도 7과 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 12를 참조하면, 본원 발명의 실시예에 의한 스테이지(STi)는 제 1트랜지스터(M1) 내지 제 6트랜지스터(M6), 제 8트랜지스터(M8) 내지 제 10트랜지스터(M10), 제 1커패시터(C1)를 구비한다.
제 8트랜지스터(M8)는 제 1노드(N1)와 제 1전원 입력단자(1131) 사이에 접속된다. 그리고, 제 8트랜지스터(M8)의 게이트전극은 리셋 입력단자(Reset)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 리셋 입력단자(Reset)로 리셋신호가 공급될 때 턴-온된다.
제 9트랜지스터(M9)는 제 1출력단자(1125)와 제 1전원 입력단자(1131) 사이에 접속된다. 그리고, 제 9트랜지스터(M9)의 게이트전극은 리셋 입력단자(Reset)에 접속된다. 이와 같은 제 9트랜지스터(M9)는 리셋 입력단자(Reset)로 리셋신호가 공급될 때 턴-온된다.
제 10트랜지스터(M10)는 제 2출력단자(1126)와 제 1전원 입력단자(1131) 사이에 접속된다. 그리고, 제 10트랜지스터(M10)의 게이트전극은 리셋 입력단자(Reset)에 접속된다. 이와 같은 제 10트랜지스터(M10)는 리셋 입력단자(Reset)로 리셋신호가 공급될 때 턴-온된다.
상술한 제 8트랜지스터(M8) 및 제 10트랜지스터(M10)는 주사 구동부(110)에 포함된 스테이지들(ST1 내지 STn)를 특정 상태로 초기화하기 위하여 사용된다. 일례로, 리셋신호가 공급되는 경우 스테이지들(ST1 내지 STn) 각각의 제 1출력단자(1125) 및 제 2출력단자(1126)로 제 1오프전압(VSS1)이 공급된다.
한편, 제 8트랜지스터(M8) 내지 제 10트랜지스터(M10)는 도 13에 도시된 바와 같이 제 2전원 입력단자(VSS2)에 접속될 수 있다. 이 경우, 리셋신호에 대응하여 제 1출력단자(1125) 및 제 2출력단자(1126)로는 제 2오프전압(VSS2)이 공급된다.
추가적으로, 도 12 및 도 13의 제 8트랜지스터(M8) 내지 제 10트랜지스터(M10)는 본원 발명의 모든 실시예에 추가로 적용 가능하다.
도 14는 도 1에 도시된 주사 구동부의 다른 실시예를 나타내는 도면이다. 도 14는 스테이지들이 패널의 양측에 형성될 뿐 실질적 회로구성 및 동작과정은 상술한 스테이지들과 유사하게 설정되고, 이에 따라 특징을 위주로 설명하기로 한다.
도 14를 참조하면, 주사 구동부(110)는 패널의 일측에 위치되는 좌측 스테이지들(ST1(L) 내지 STj(L)) 및 패널의 다른측에 위치되는 우측 스테이지(ST1(R) 내지 STj(R))를 구비한다.
좌측 스테이지들(ST1(L) 내지 STj(L))은 홀수 번째 주사선들(S1 내지 Sk) 중 어느 하나에 접속된다. 이와 같은 좌측 스테이지들(ST1(L) 내지 STj(L))은 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)에 대응하여 홀수 번째 주사선들(S1 내지 Sk)로 주사신호를 공급한다.
우측 스테이지들(ST1(R) 내지 STj(R))은 짝수 번째 주사선들(S2 내지 Sk+1) 중 어느 하나에 접속된다. 이와 같은 우측 스테이지들(ST(R) 내지 STj(R))은 제 3클럭신호(CLK3) 및 제 4클럭신호(CLK4)에 대응하여 짝수 번째 주사선들(S2 내지 Sk+1)로 주사신호를 공급한다.
제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 위상이 반전된 신호이며 2 수평기간(2H) 기간 동안 하이구간, 2 수평기간(2H) 동안 로우구간을 갖는 구형파 신호이다.
제 3클럭신호(CLK3) 및 제 4클럭신호(CLK4)는 위상이 반전된 신호이며 2 수평기간(2H) 기간 동안 하이구간, 2 수평기간(2H) 동안 로우구간을 갖는 구형파 신호이다. 여기서, 제 3클럭신호(CLK3)는 제 1클럭신호(CLK1)에서 1 수평기간(1H) 위상이 지연된다. 그리고, 제 4클럭신호(CLK4)는 제 2클럭신호(CLK2)에서 1 수평기간(1H) 위상이 지연된다.
좌측 및 우측 스테이지(ST1(L) 내지 STj(L), (ST1(R) 내지 STj(R))는 도 15에 도시된 제 2입력단자(1122) 및 제 3입력단자(1123)을 구비한다. 여기서, 좌측 제 i스테이지(STi(L))의 제 2입력단자(1122)로 제 2클럭신호(CLK2), 제 3입력단자(1123)로 제 1클럭신호(CLK1)가 입력되는 경우, 좌측 제 i-1스테이지(STi-1(L))의 제 2입력단자(1122)로는 제 1클럭신호(CLK1), 제 3입력단자(1123)로는 제 2클럭신호(CLK3)가 입력된다.
그리고, 우측 제 i스테이지(STi(R))의 제 2입력단자(1122)로 제 4클럭신호(CLK4), 제 3입력단자(1123)로 제 3클럭신호(CLK3)가 입력되는 경우, 우측 제 i-1스테이지(STi-1(R))의 제 2입력단자(1122)로 제 3클럭신호(CLK3), 제 3입력단자(1123)로 제 4클럭신호(CLK3)가 입력된다.
도 15는 도 14에 도시된 스테이지 단자들의 실시예를 나타내는 도면이다. 도 15에서는 설명의 편의성을 위하여 좌측 제 i스테이지(STi(L))를 도시하기로 한다.
도 15를 참조하면, 좌측 제 i스테이지(STi(L))는 제 1입력단자(1121''), 제 2입력단자(1122), 제 3입력단자(1123), 제 4입력단자(1124''), 제 1출력단자(1125'), 제 2출력단자(1126'), 제 1전원 입력단자(1131) 및 제 2전원 입력단자(1132)를 구비한다.
제 1입력단자(1121'')는 좌측 제 i-1스테이지(STi-1(L))로부터 좌측 제 i-1케리신호(CRi-1(L))를 공급받는다.
제 2입력단자(1122)는 제 2클럭신호(CLK2)를 공급받는다.
제 3입력단자(1123)는 제 1클럭신호(CLK1)를 공급받는다.
제 4입력단자(1124'')는 우측 제 i+2스테이지(STi+2(R))로부터 우측 제 i+2케리신호(CRi+2(R))를 공급받는다.
제 1출력단자(1125')는 좌측 제 i스테이지(STi(L))의 좌측 제 i주사신호(SSi(L))를 출력한다.
제 2출력단자(1126')는 좌측 제 i스테이지(STi(L))의 좌측 제 i케리신호(CRi(L))를 출력한다.
제 1전원 입력단자(1131)는 제 1오프전압(VSS1)을 공급받는다.
제 2전원 입력단자(1132)는 제 2오프전압(VSS2)을 공급받는다.
도 16은 도 15에 도시된 스테이지의 실시예를 나타내는 도면이다. 도 16은 제 4트랜지스터(M4'')를 제외한 구성이 도 7의 스테이지 회로와 동일하다. 즉, 도 16의 스테이지는 입력단자들(1121'', 1122, 1123, 1124'') 및 출력단자(1125', 1126')의 신호들만 일부 변경될 뿐 회로구성은 도 7과 유사하게 설정된다. 따라서, 도 7과 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 16을 참조하면, 본 발명의 실시예에 의한 좌측 제 i스테이지(STi(L))는 제 1트랜지스터(M1) 내지 제 6트랜지스터(M6), 제 1커패시터(C1)를 구비한다.
제 4트랜지스터(M4'')는 제 2출력단자(1126')와 제 2전원 입력단자(1132) 사이에 접속된다. 그리고, 제 4트랜지스터(M4'')의 게이트전극은 제 4입력단자(1124'')에 접속된다. 이와 같은 제 4트랜지스터(M4'')는 우측 제 i+2케리신호(CRi+2(R))가 공급될 때 턴-온되어 제 2출력단자(1126')와 제 2전원 입력단자(1132)를 전기적으로 접속시킨다.
도 17은 도 16에 도시된 스테이지의 구동방법을 나타내는 파형도이다.
도 17을 참조하면, 먼저 제 11기간(T11) 동안 제 1입력단자(1121'')로 좌측 제 i-1케리신호(CRi-1(L))가 공급되고, 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급된다.
제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급되면 제 1트랜지스터(M1), 제 3트랜지스터(M3) 및 제 6트랜지스터(M6)가 턴-온된다.
제 3트랜지스터(M3)가 턴-온되면 제 1출력단자(1125')로 제 1오프전압(VSS1)이 공급된다. 제 6트랜지스터(M6)가 턴-온되면 제 2출력단자(1126')로 제 2오프전압(VSS2)이 공급된다.
제 1트랜지스터(M1)가 턴-온되면 제 1입력단자(1121'')와 제 1노드(N1)가 전기적으로 접속된다. 그러면, 제 11기간(T11) 동안 제 1노드(N1)로 좌측 제 i-1케리신호(CRi-1(L))가 공급된다. 제 1노드(N1)로 좌측 제 i-1케리신호(CRi-1(L))가 공급되면 제 2트랜지스터(M2) 및 제 5트랜지스터(M5)가 턴-온된다.
제 2트랜지스터(M2)가 턴-온되면 제 3입력단자(1123)와 제 1출력단자(1125')가 전기적으로 접속된다. 제 5트랜지스터(M5)가 턴-온되면 제 3입력단자(1123)와 제 2출력단자(1126')가 전기적으로 접속된다.
제 12기간(T12)에는 제 3입력단자(1123)로 제 1클럭신호(CLK1)가 공급된다. 이때, 제 2트랜지스터(M2) 및 제 5트랜지스터(M5)가 턴-온 상태로 설정되기 때문에 제 1클럭신호(CLK1)는 제 1출력단자(1125') 및 제 2출력단자(1126')로 공급된다.
제 1출력단자(1125')로 공급된 제 1클럭신호(CLK1)는 좌측 제 i주사신호(SSi(L))로 출력된다. 제 2출력단자(1126')로 공급된 제 1클럭신호(CLK1)는 좌측 제 i케리신호(CRi(L))로 출력된다.
한편, 제 12기간(T12) 동안 제 1커패시터(C1)의 부스팅에 의하여 제 1노드(N1)의 전압은 게이트 온 전압(Von)보다 높은 전압으로 상승되고, 이에 따라 제 2트랜지스터(M2) 및 제 5트랜지스터(M5)는 안정적으로 턴-온 상태를 유지한다. 그리고, 제 12기간(T12) 동안 제 2클럭신호(CLK2)가 공급되지 않기 때문에 제 1트랜지스터(M1), 제 3트랜지스터(M3) 및 제 6트랜지스터(M6)는 턴-오프 상태를 유지한다.
제 13기간(T13)에는 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급된다. 제 2입력단자(1122)로 제 2클럭신호(CLK2)가 공급되면 제 1트랜지스터(M1), 제 3트랜지스터(M3) 및 제 6트랜지스터(M6)가 턴-온된다.
제 1트랜지스터(M1)가 턴-온되면 제 1입력단자(1121'')와 제 1노드(N1)가 전기적으로 접속된다. 이때, 제 1입력단자(1121'')와 접속된 좌측 제 i-1스테이지(STi-1(L))의 제 2출력단자(1126')는 플로팅 상태로 설정되고, 이에 따라 제 1노드(N1)는 게이트 온 전압(Von)보다 약간 낮은 전압으로 하강된다. 이 경우, 제 1노드(N1)는 제 1오프전압(VSS1) 및 제 2오프전압(VSS2)보다 높은 전압으로 설정된다.
제 3트랜지스터(M3)가 턴-온되면 제 1출력단자(1125')로 제 1오프전압(VSS1)이 공급된다. 그러면, 제 1출력단자(1125')는 게이트 온 전압(Von)으로부터 제 1오프전압(VSS1)으로 하강된다. 추가적으로, 제 1노드(N1)가 제 1오프전압(VSS1)보다 높은 전압으로 설정되기 때문에 제 1출력단자(1125')의 전압은(또는 전류는) 제 2트랜지스터(M2)를 경유하여 제 3입력단자(1123)로 공급된다. 따라서, 제 1출력단자(1125')는 빠른 시간안에 원하는 전압으로 설정될 수 있고, 이에 따라 동작의 신뢰성을 확보할 수 있다.
제 6트랜지스터(M6)가 턴-온되면 제 2출력단자(1126')로 제 2오프전압(VSS2)이 공급된다. 그러면, 제 2출력단자(1126')는 게이트 온 전압(Von)으로부터 제 2오프전압(VSS2)으로 하강된다. 추가적으로, 제 1노드(N1)가 제 2오프전압(VSS2)보다 높은 전압으로 설정되기 때문에 제 2출력단자(1126')의 전압은(또는 전류는) 제 5트랜지스터(M5)를 경유하여 제 3입력단자(1123)로 공급된다. 따라서, 제 2출력단자(1126')는 빠른 시간안에 원하는 전압으로 설정될 수 있고, 이에 따라 동작의 신뢰성을 확보할 수 있다.
제 14기간(T14)에는 좌측 제 i-1스테이지(STi-1(L))의 제 4트랜지스터(M4'')로 우측 제 i+1케리신호(CRi+1(R))가 공급된다. 그러면, 좌측 제 i-1스테이지(STi-1(L))의 제 4트랜지스터(M4'')가 턴-온되어 좌측 제 i-1스테이지(STi-1(L))의 제 2출력단자(1126')로 제 2오프전압(VSS2)이 공급된다. 그러면, 좌측 제 i스테이지(STi(L))의 제 1노드(N1)의 전압은 제 2오프전압(VSS2)으로 하강된다.
실제로, 스테이지들(ST) 각각은 상술한 제 11기간(T11) 내지 제 14기간(T14)에 대응하여 구동된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
100 : 화소부 110 : 주사 구동부
120 : 데이터 구동부 130 : 타이밍 제어부
140 : 호스트 시스템 1121,1122,1123,1124 : 입력단자
1125,1126 : 출력단자 1131,1132 : 전원 입력단자

Claims (20)

  1. 주사선들로 주사신호를 공급하기 위하여 복수의 스테이지를 포함하는 주사 구동부를 구비하며;
    패널의 일측에 위치되는 제 i(i는 자연수) 스테이지는
    제 1입력단자와 제 1노드 사이에 접속되며, 게이트전극이 제 2입력단자에 접속되는 제 1트랜지스터와;
    제 3입력단자와 제 i주사신호를 출력하기 위한 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 2트랜지스터와;
    상기 제 1출력단자와 제 1오프전압을 공급받는 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와;
    상기 제 1노드와 상기 제 1출력단자 사이에 접속되는 제 1커패시터를 구비하는 것을 특징으로 하는 주사 구동부.
  2. 제 1항에 있어서,
    상기 제 i스테이지의 제 2입력단자로는 제 2클럭신호, 제 3입력단자로는 제 1클럭신호가 공급되며,
    제 i-1스테이지의 제 2입력단자로는 제 1클럭신호, 제 3입력단자로는 제 2클럭신호가 공급되는 것을 특징으로 하는 주사 구동부.
  3. 제 2항에 있어서,
    상기 제 1클럭신호 및 제 2클럭신호는 위상이 반전된 신호인 것을 특징으로 하는 주사 구동부.
  4. 제 1항에 있어서,
    상기 제 i스테이지는
    상기 제 1출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 제 4입력단자에 접속되는 제 4트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  5. 제 4항에 있어서,
    상기 제 1입력단자로는 제 i-1스테이지의 제 i-1주사신호, 상기 제 4입력단자로는 제 i+2스테이지의 제 i+2주사신호가 공급되는 것을 특징으로 하는 주사 구동부.
  6. 제 1항에 있어서,
    상기 제 i스테이지는
    제 i케리신호를 출력하기 위한 제 2출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 제 4입력단자에 접속되는 제 4트랜지스터와;
    상기 제 3입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 5트랜지스터와;
    상기 제 2출력단자와 제 2오프전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 6트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  7. 제 6항에 있어서,
    상기 제 1오프전압 및 제 2오프전압은 동일한 전압으로 설정되는 것을 특징으로 하는 주사 구동부.
  8. 제 6항에 있어서,
    상기 제 2오프전압은 상기 제 1오프전압보다 낮은 전압으로 설정되는 것을 특징으로 하는 주사 구동부.
  9. 제 8항에 있어서,
    상기 제 1입력단자는 제 i-1스테이지의 제 i-1케리신호, 상기 제 2입력단자는 제 2클럭신호, 상기 제 3입력단자는 제 1클럭신호, 상기 제 4입력단자는 제 i+2스테이지의 제 i+2케리신호를 공급받는 것을 특징으로 하는 주사 구동부.
  10. 제 9항에 있어서,
    상기 제 1클럭신호 및 제 2클럭신호는 위상이 반전된 신호이며, 하이구간 동안 게이트 온 전압, 로우구간 동안 상기 제 2오프전압으로 설정되는 것을 특징으로 하는 주사 구동부.
  11. 제 6항에 있어서,
    상기 제 1트랜지스터는 복수의 트랜지스터가 직렬로 접속되어 구성되는 것을 특징으로 하는 주사 구동부.
  12. 제 11항에 있어서,
    상기 제 i스테이지는
    상기 복수의 트랜지스터들 사이의 제 2노드와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2출력단자에 접속되는 제 7트랜지스터를 더 구비하는 것을 특징으로 하는 주사 구동부.
  13. 제 6항에 있어서,
    상기 제 i스테이지는
    상기 제 1노드와 상기 제 1전원 입력단자 또는 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 리셋 입력단자에 접속되는 제 8트랜지스터와;
    상기 제 1출력단자와 상기 제 1전원 입력단자 또는 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 리셋 입력단자에 접속되는 제 9트랜지스터와;
    상기 제 2출력단자와 상기 제 1전원 입력단자 또는 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 리셋 입력단자에 접속되는 제 10트랜지스터를 더 구비하는 것을 특징으로 하는 주사 구동부.
  14. 제 1항에 있어서,
    상기 스테이지들은
    상기 패널의 일측에 위치되며, 홀수 번째 주사선들과 접속되는 좌측 스테이지들과,
    상기 패널의 다른측에 위치되며, 짝수 번째 주사선들과 접속되는 우측 스테이지들을 구비하는 것을 특징으로 하는 주사 구동부.
  15. 제 14항에 있어서,
    상기 좌측 스테이지들은 제 1클럭신호 및 상기 제 1클럭신호와 위상이 반전된 제 2클럭신호에 의하여 구동되며,
    상기 우측 스테이지들은 상기 제 1클럭신호에서 1수평기간(1H) 기간 지연된 제 3클럭신호 및 상기 제 3클럭신호와 위상이 반전된 제 4클럭신호에 의하여 구동되는 것을 특징으로 하는 주사 구동부.
  16. 제 15항에 있어서,
    상기 제 1클럭신호, 제 2클럭신호, 제 3클럭신호 및 제 4클럭신호 각각의 1주기는 2수평기간(2H)의 하이구간, 2수평기간(2H)의 로우구간으로 설정되는 것을 특징으로 하는 주사 구동부.
  17. 제 15항에 있어서,
    상기 패널의 일측에 위치되는 좌측 제 i스테이지의 제 2입력단자로는 제 2클럭신호, 제 3입력단자로는 제 1클럭신호가 공급되고, 좌측 제 i-1스테이지의 제 2입력단자로는 제 1클럭신호, 제 3입력단자로는 제 2클럭신호가 공급되며;
    상기 패널의 우측에 위치되는 우측 제 i스테이지의 제 2입력단자는 제 4클럭신호, 제 3입력단자로는 제 3클럭신호가 공급되고, 우측 제 i-1스테이지의 제 2입력단자로는 제 3클럭신호, 제 4입력단자로는 제 4클럭신호가 공급되는 것을 특징으로 하는 주사 구동부.
  18. 제 14항에 있어서,
    상기 제 i스테이지는
    제 i케리신호를 출력하기 위한 제 2출력단자와 제 2오프 전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 게이트전극이 제 4입력단자에 접속되는 제 4트랜지스터와;
    상기 제 3입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 5트랜지스터와;
    상기 제 2출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 6트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  19. 제 18항에 있어서,
    상기 제 2오프전압은 상기 제 1오프전압보다 낮은 전압으로 설정되는 것을 특징으로 하는 주사 구동부.
  20. 제 18항에 있어서,
    상기 제 1입력단자는 좌측 제 i-1스테이지의 좌측 제 i-1케리신호, 상기 제 4입력단자는 우측 제 i+2스테이지의 우측 제 i+2케리신호를 공급받는 것을 특징으로 하는 주사 구동부.
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