CN117198192A - 驱动电路、驱动模组和显示装置 - Google Patents

Abstract

本发明提供一种驱动电路、驱动模组和显示装置。驱动电路包括输入电路；所述输入电路的控制端与输入控制端电连接，所述输入电路的第一端与输入端电连接，所述输入电路的第二端与第一节点电连接，所述输入电路用于在所述输入控制端提供的输入控制信号的控制下，将所述输入端提供的输入信号写入所述第一节点；在显示周期包括的至少部分时间段，所述输入端提供的输入信号为方波电压信号。本发明将输入端提供的输入信号设置为方波信号，既能保证输入信号的强度，确保第一节点的电位的提升能力，又能改善输入电路包括的晶体管因长时间栅源电压的绝对值较高而导致的特性漂移的问题。

Description

驱动电路、驱动模组和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种驱动电路、驱动模组和显示装置。

背景技术

在相关的显示产品中，驱动电路的寿命影响产品的运行时间。所述驱动电路的寿命关联的主要因素包含：用于提升第一节点的电位的输入电路包括的晶体管的输入能力，第一节点是否能够竞争过第二节点(也即第一节点启动时能否将第二节点的电位快速的下拉)，以及，与所述第一节点直接电连接的晶体管的漏电流。

发明内容

本发明的主要目的在于提供一种驱动电路、驱动模组和显示装置，解决现有技术中不能保证输入信号的强度，确保第一节点的电位的提升能力的问题，以及不能改善输入电路包括的晶体管因长时间栅源电压的绝对值较高而导致的特性漂移的问题。

在一个方面中，本发明实施例提供一种驱动电路，包括输入电路；

所述输入电路的控制端与输入控制端电连接，所述输入电路的第一端与输入端电连接，所述输入电路的第二端与第一节点电连接，所述输入电路用于在所述输入控制端提供的输入控制信号的控制下，将所述输入端提供的输入信号写入所述第一节点；

在显示周期包括的至少部分时间段，所述输入端提供的输入信号为方波电压信号。

可选的，本发明至少一实施例所述的驱动电路还包括驱动输出电路；

所述驱动输出电路分别与所述第一节点、输出时钟信号线和驱动信号输出端电连接，用于在所述第一节点的电位的控制下，将所述输出时钟信号线提供的输出时钟信号写入所述驱动信号输出端；

所述输入端与输入时钟信号线电连接，用于接收所述输入时钟信号线提供的输入时钟信号。

可选的，第j级驱动电路为第j+m级驱动电路提供进位信号；

所述第j+m级驱动电路的输入端与所述第j级驱动电路的输出时钟信号线电连接；

j和m为正整数。

可选的，第j级驱动电路为第j+m级驱动电路提供进位信号；

所述第j+m级驱动电路的输入端与所述第j+n级驱动电路的输出时钟信号线电连接；

j、m和n都为正整数，n小于m。

可选的，本发明至少一实施例所述的驱动电路还包括第二节点控制电路；

所述第二节点控制电路分别与第二节点、控制电压端、下拉控制节点、第一节点和第一电压端电连接，用于在所述控制电压端提供的控制电压和所述第一节点的电位的控制下，控制所述下拉控制节点的电位，在所述下拉控制节点的电位和所述第一节点的电位的控制下，控制所述第二节点的电位。

可选的，所述驱动电路还包括下拉复位电路；

所述下拉复位电路分别与所述复位控制端、所述第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第二节点。

可选的，所述驱动电路还包括下拉复位电路；

所述下拉复位电路分别与所述复位控制端、所述下拉控制节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述下拉控制节点。

可选的，所述下拉复位电路包括第一下拉复位晶体管；

所述第一下拉复位晶体管的栅极与所述复位控制端电连接，所述第一下拉复位晶体管的第一极与所述第二节点电连接，所述第一下拉复位晶体管的第二极与所述第一电压端电连接。

可选的，所述下拉复位电路包括第二下拉复位晶体管；

所述第二下拉复位晶体管的栅极与所述复位控制端电连接，所述第二下拉复位晶体管的第一极与所述下拉控制节点电连接，所述第二下拉复位晶体管的第二极与所述第一电压端电连接。

可选的，本发明至少一实施例所述的驱动电路还包括第一个第二节点控制电路和第二个第二节点控制电路；

所述第一个第二节点控制电路分别与第一个第二节点、第一控制电压端、第一下拉控制节点、第一节点和第一电压端电连接，用于在所述第一控制电压端提供的第一控制电压和所述第一节点的电位的控制下，控制所述第一下拉控制节点的电位，在所述第一下拉控制节点的电位和所述第一节点的电位的控制下，控制所述第一个第二节点的电位；

所述第二个第二节点控制电路分别与第二个第二节点、第二控制电压端、第二下拉控制节点、第一节点和第一电压端电连接，用于在所述第二控制电压端提供的第二控制电压和所述第一节点的电位的控制下，控制所述第二下拉控制节点的电位，在所述第二下拉控制节点的电位和所述第二节点的电位的控制下，控制所述第二个第二节点的电位。

可选的，所述驱动电路还包括第一下拉复位电路和第二下拉复位电路；

所述第一下拉复位电路分别与复位控制端、第一个第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第一个第二节点；

所述第二下拉复位电路分别与复位控制端、第二个第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第二个第二节点。

可选的，所述驱动电路还包括第三下拉复位电路和第四下拉复位电路；

所述第三下拉复位电路分别与复位控制端、第一下拉控制节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第一下拉控制节点；

所述第四下拉复位电路分别与复位控制端、第二个第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第二下拉控制节点。

可选的，所述复位控制端为所述输入控制端；或者，所述复位控制端为相邻前一级驱动电路的输入控制端。

可选的，所述第一下拉复位电路包括第一下拉复位晶体管，所述第二下拉复位电路包括第二下拉复位晶体管；

所述第一下拉复位晶体管的栅极与所述复位控制端电连接，所述第一下拉复位晶体管的第一极与所述第一个第二节点电连接，所述第一下拉复位晶体管的第二极与所述第一电压端电连接；

所述第二下拉复位晶体管的栅极与所述复位控制端电连接，所述第二下拉复位晶体管的第一极与所述第二个第二节点电连接，所述第二下拉复位晶体管的第二极与所述第一电压端电连接。

可选的，所述第三下拉复位电路包括第三下拉复位晶体管，所述第四下拉复位电路包括第四下拉复位晶体管；

所述第三下拉复位晶体管的栅极与所述复位控制端电连接，所述第三下拉复位晶体管的第一极与所述第一下拉控制节点电连接，所述第三下拉复位晶体管的第二极与所述第一电压端电连接；

所述第四下拉复位晶体管的栅极与所述复位控制端电连接，所述第四下拉复位晶体管的第一极与所述第二下拉控制节点电连接，所述第四下拉复位晶体管的第二极与所述第一电压端电连接。

可选的，本发明至少一实施例所述的驱动电路还包括进位输出电路和进位输出端；

所述进位输出电路分别与第一节点、第二节点、进位输出端、输出时钟信号线和第一电压端电连接，用于在所述第一节点的电位的控制下，控制所述进位输出端与所述输出时钟信号线之间连通，在所述第二节点的电位的控制下，控制所述进位输出端与所述第一电压端之间连通；

所述输入控制端为相邻上m级驱动电路的进位信号输出端；m为正整数。

可选的，所述驱动电路包括下拉复位电路；或者，所述驱动电路还包括第一下拉复位电路和第二下拉复位电路；

所述复位控制端为相邻上m级驱动电路的驱动信号输出端。

在第二个方面中，本发明实施例提供一种驱动模组，包括多级上述的驱动电路。

可选的，所述驱动模组分别与A条时钟信号线电连接；A为正整数；A为偶数；

第a级驱动电路的输出时钟信号线为第a时钟信号线电连接；a为小于或等于A的正整数。

可选的，所述驱动模组包括的前A/2级驱动电路的输入控制端和输入端都与起始信号端电连接，用于接收来自所述起始信号端的起始信号；或者，

所述驱动模组包括的前A/2级驱动电路中的奇数级驱动电路的输入控制端和输入端都与第一起始信号端电连接，用于接收所述第一起始信号端提供的第一起始信号；所述驱动模组包括的前A/2级驱动电路中的偶数级驱动电路的输入控制端和输入端都与第二起始信号端电连接，用于接收所述第二起始信号端提供的第二起始信号。

可选的，在所述驱动模组包括的除了前A级驱动电路之外的驱动电路中，

第A/2+(b-1)×A+a级驱动电路的输入端与第a时钟信号线电连接；

b为正整数。

可选的，在所述驱动模组包括的除了前A级驱动电路之外的驱动电路中，

第A/2+(b-1)×A+a级驱动电路的输入端与第a+n时钟信号线电连接；

b为正整数，n为正整数，n小于3。

可选的，所述第a时钟信号线用于提供第a时钟信号；

所述第a时钟信号的上升沿具有一个台阶。

可选的，所述第a时钟信号的上升沿的台阶持续的时间小于一行充电时间。

在第三个方面中，本发明实施例提供一种显示装置，包括上述的驱动模组。

本发明施例将输入端提供的输入信号设置为方波信号，既能保证输入信号的强度，确保第一节点的电位的提升能力，又能改善输入电路包括的晶体管因长时间栅源电压的绝对值较高而导致的特性漂移的问题。

附图说明

图1是本发明实施例所述的驱动电路的结构图；

图2是本发明至少一实施例所述的驱动电路的结构图；

图3是本发明至少一实施例所述的驱动电路的结构图；

图4是本发明至少一实施例所述的驱动电路的结构图；

图5是本发明至少一实施例所述的驱动电路的电路图；

图6是本发明至少一实施例所述的驱动模组的结构图；

图7是图6所示的驱动模组的至少一实施例的工作时序图；

图8是本发明至少一实施例所述的驱动模组的结构图；

图9是本发明至少一实施例所述的驱动模组的结构图；

图10是在本发明至少一实施例中，各输出时钟信号的波形图；

图11是在本发明至少一实施例中，输出时钟信号线CLK提供的输出时钟信号的波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例所述的驱动电路包括输入电路；

所述输入电路的控制端与输入控制端电连接，所述输入电路的第一端与输入端电连接，所述输入电路的第二端与第一节点电连接，所述输入电路用于在所述输入控制端提供的输入控制信号的控制下，将所述输入端提供的输入信号写入所述第一节点；

在显示周期包括的至少部分时间段，所述输入端提供的输入信号为方波电压信号。

针对输入电路的输入能力的提升，本发明至少一实施例将输入端提供的输入信号设置为方波信号，既能保证输入信号的强度，确保第一节点的电位的提升能力，又能改善输入电路包括的晶体管因长时间栅源电压的绝对值较高而导致的特性漂移的问题。

如图1所示，本发明实施例所述的驱动电路包括输入电路10；

所述输入电路10的控制端与输入控制端INPUT电连接，所述输入电路10的第一端与输入端INPUT1电连接，所述输入电路10的第二端与第一节点PU电连接，所述输入电路10用于在所述输入控制端INPUT提供的输入控制信号的控制下，将所述输入端INPUT1提供的输入信号写入所述第一节点PU；

在显示周期包括的至少部分时间段，所述输入端INPUT1提供的输入信号为方波电压信号。

在本发明至少一实施例中，对输入电路的输入能力的提升及第一节点、第二节点的竞争关系进行改善，提升GOA(Gate On Array，设置于阵基板上的栅极驱动电路)模型寿命稳定性。

本发明至少一实施例所述的驱动电路还包括驱动输出电路；

所述驱动输出电路分别与所述第一节点、输出时钟信号线和驱动信号输出端电连接，用于在所述第一节点的电位的控制下，将所述输出时钟信号线提供的输出时钟信号写入所述驱动信号输出端；

所述输入端与输入时钟信号线电连接，用于接收所述输入时钟信号线提供的输入时钟信号。

在具体实施时，所述驱动电路可以包括驱动输出电路，驱动输出电路在第一节点的电位的控制下，将所述输出时钟信号线提供的输出时钟信号写入所述驱动信号输出端，所述输入端可以与接收所述输入时钟信号线提供的输入时钟信号。

在本发明至少一实施例中，第j级驱动电路为第j+m级驱动电路提供进位信号；

所述第j+m级驱动电路的输入端与所述第j级驱动电路的输出时钟信号线电连接；

j和m为正整数。

在具体实施时，当第j级驱动电路为第j+m级驱动电路提供进位信号时，所述第j+m级驱动电路的输入端与所述第j级驱动电路的输出时钟信号线电连接，也即，第j级驱动电路的输入时钟信号线可以为第j+m级驱动电路中的输出时钟信号线。

在具体实施时，m小于当驱动电路包含于的驱动模组采用的输出时钟信号线的个数。

在本发明至少一实施例中，第j级驱动电路为第j+m级驱动电路提供进位信号；

所述第j+m级驱动电路的输入端与所述第j+n级驱动电路的输出时钟信号线电连接；

j、m和n都为正整数，n小于m。

在具体实施时，当第j级驱动电路为第j+m级驱动电路提供进位信号时，所述第j+m级驱动电路的输入端与所述第j级驱动电路的输出时钟信号线电连接，也即，第j+n级驱动电路的输入时钟信号线可以为第j+m级驱动电路中的输出时钟信号线。

本发明至少一实施例所述的驱动电路还包括第二节点控制电路；

所述第二节点控制电路分别与第二节点、控制电压端、下拉控制节点、第一节点和第一电压端电连接，用于在所述控制电压端提供的控制电压和所述第一节点的电位的控制下，控制所述下拉控制节点的电位，在所述下拉控制节点的电位和所述第一节点的电位的控制下，控制所述第二节点的电位。

可选的，所述第一电压端可以为第一低电压端。

在具体实施时，当所述驱动电路包括一个第二节点时，所述驱动电路可以包括第二节点控制电路，第二节点控制电路控制第二节点的电位。

在本发明至少一实施例中，所述驱动电路还包括下拉复位电路；

所述下拉复位电路分别与所述复位控制端、所述第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第二节点。

可选的，所述复位控制端为所述输入控制端；或者，所述复位控制端为相邻前一级驱动电路的输入控制端，但不以此为限。

在具体实施时，所述驱动电路可以包括下拉复位电路，所述下拉复位电路可以在输入控制信号的控制下，将第一电压信号写入第二节点，以在输入阶段或者，在输入阶段之前紧邻的时间段，对所述第二节点的电位进行复位，防止第二节点的电位控制相应的晶体管对第一节点的电位进行下拉，从在输入阶段而能很好的提升第一节点的电位，以能够第一节点、第二节点的竞争关系进行改善。

在本发明至少一实施例中，所述驱动电路还包括下拉复位电路；

所述下拉复位电路分别与所述复位控制端、所述下拉控制节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述下拉控制节点。

可选的，所述复位控制端为所述输入控制端；或者，所述复位控制端为相邻前一级驱动电路的输入控制端，但不以此为限。

在具体实施时，所述驱动电路可以包括下拉复位电路，所述下拉复位电路可以在复位控制信号的控制下，将第一电压信号写入所述下拉控制节点，以使得在输入阶段，或者，在输入阶段之前紧邻的时间段，第二节点控制电路不会在下拉控制节点的控制下，拉升第二节点的电位，从而防止第二节点的电位控制相应的晶体管对第一节点的电位进行下拉，从而在输入阶段能很好的提升第一节点的电位，以能够第一节点、第二节点的竞争关系进行改善。

可选的，所述下拉复位电路包括第一下拉复位晶体管；

所述第一下拉复位晶体管的栅极与所述复位控制端电连接，所述第一下拉复位晶体管的第一极与所述第二节点电连接，所述第一下拉复位晶体管的第二极与所述第一电压端电连接。

可选的，所述下拉复位电路包括第二下拉复位晶体管；

所述第二下拉复位晶体管的栅极与所述复位控制端电连接，所述第二下拉复位晶体管的第一极与所述下拉控制节点电连接，所述第二下拉复位晶体管的第二极与所述第一电压端电连接。

如图2所示，在图1所示的驱动电路的至少一实施例的基础上，本发明至少一实施例所述的驱动电路还可以包括驱动输出电路21；

所述驱动输出电路21分别与所述第一节点PU、输出时钟信号线CLK和驱动信号输出端GOUT电连接，用于在所述第一节点PU的电位的控制下，将所述输出时钟信号线CLK提供的输出时钟信号写入所述驱动信号输出端GOUT；

本发明至少一实施例所述的驱动电路还包括第二节点控制电路22；

所述第二节点控制电路22分别与第二节点PD、控制电压端VDD、下拉控制节点PDCN、第一节点PU和第一电压端V1电连接，用于在所述控制电压端VDD提供的控制电压和所述第一节点PU的电位的控制下，控制所述下拉控制节点PDCN的电位，在所述下拉控制节点PDCN的电位和所述第一节点PU的电位的控制下，控制所述第二节点PD的电位；

本发明至少一实施例所述的驱动电路还包括下拉复位电路23；

所述下拉复位电路23分别与所述输入控制端INPUT、所述第二节点PD、所述下拉控制节点PDCN和第一电压端V1电连接，用于在所述输入控制端INPUT提供的输入控制信号的控制下，将所述第一电压端V1提供的第一电压信号写入所述第二节点PD和所述下拉控制节点PDCN。

在图2所示的驱动电路的至少一实施例中，在输入阶段，下拉复位电路在输入控制信号的控制下，将第一电压信号写入第二节点PD和所述下拉控制节点PDCN，从而防止第二节点PD的电位控制相应的晶体管对第一节点PU的电位进行下拉，从而能很好的提升第一节点PU的电位，以能够第一节点PU、第二节点PD的竞争关系进行改善。

在图2所示的至少一实施例中，所述下拉复位电路23与输入控制端INPUT电连接，但不以此为限；在实际操作时，所述下拉复位电路23也可以与相邻上一级驱动电路的输入控制端电连接。

本发明至少一实施例所述的驱动电路还包括第一个第二节点控制电路和第二个第二节点控制电路；

所述第一个第二节点控制电路分别与第一个第二节点、第一控制电压端、第一下拉控制节点、第一节点和第一电压端电连接，用于在所述第一控制电压端提供的第一控制电压和所述第一节点的电位的控制下，控制所述第一下拉控制节点的电位，在所述第一下拉控制节点的电位和所述第一节点的电位的控制下，控制所述第一个第二节点的电位；

所述第二个第二节点控制电路分别与第二个第二节点、第二控制电压端、第二下拉控制节点、第一节点和第一电压端电连接，用于在所述第二控制电压端提供的第二控制电压和所述第一节点的电位的控制下，控制所述第二下拉控制节点的电位，在所述第二下拉控制节点的电位和所述第二节点的电位的控制下，控制所述第二个第二节点的电位。

在具体实施时，当所述驱动电路采用两个第二节点时，所述驱动电路可以包括第一个第二节点控制电路和第二个第二节点控制电路；所述第一个第二节点控制电路控制所述第一个第二节点的电位；所述第二个第二节点控制电路控制所述第二个第二节点的电位。

在本发明至少一实施例中，所述驱动电路还包括第一下拉复位电路和第二下拉复位电路；

所述第一下拉复位电路分别与复位控制端、第一个第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第一个第二节点；

所述第二下拉复位电路分别与复位控制端、第二个第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第二个第二节点。

可选的，所述复位控制端为所述输入控制端；或者，所述复位控制端为相邻前一级驱动电路的输入控制端，但不以此为限。

在具体实施时，所述驱动电路还可以包括第一下拉复位电路和第二下拉复位电路；在输入阶段，或者，在输入阶段之前紧邻的时间段，所述第一下拉复位电路在复位控制信号的控制下，将第一电压信号写入所述第一个第二节点；所述第二下拉复位电路在所述复位控制信号的控制下，将第一电压信号写入所述第二个第二节点，以使得第二节点控制电路不会在下拉控制节点的控制下，拉升第一个第二节点的电位和第二个第二节点的电位，从而在输入阶段，防止第一个第二节点的电位和/或第二个第二节点的电位控制相应的晶体管对第一节点的电位进行下拉，从而在输入阶段能够很好的提升第一节点的电位，以能够第一节点、第二节点的竞争关系进行改善。

在本发明至少一实施例中，所述驱动电路还包括第三下拉复位电路和第四下拉复位电路；

所述第三下拉复位电路分别与复位控制端、第一下拉控制节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第一下拉控制节点；

所述第四下拉复位电路分别与复位控制端、第二下拉控制节点和第一电压端电连接，用于在所述复位控制端提供的输入控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第二下拉控制节点。

可选的，所述复位控制端为所述输入控制端；或者，所述复位控制端为相邻前一级驱动电路的输入控制端，但不以此为限。

在具体实施时，所述驱动电路还可以包括第三下拉复位电路和第四下拉复位电路；所述第一下拉复位电路在复位控制信号的控制下，将第一电压信号写入所述第一下拉控制节点；所述第二下拉复位电路在复位控制信号的控制下，将第一电压信号写入所述第二下拉控制节点，以使得在输入阶段，以及，在输入阶段之前紧邻的时间段，第二节点控制电路不会在第一下拉控制节点的控制下，拉升第一个第二节点的电位，不会在第二下拉控制节点的控制下，拉升第二个第二节点的电位，从而防止第一个第二节点的电位和/或第二个第二节点的电位控制相应的晶体管对第一节点的电位进行下拉，从而在输入阶段能很好的提升第一节点的电位，以能够第一节点、第二节点的竞争关系进行改善。

可选的，所述第一下拉复位电路包括第一下拉复位晶体管，所述第二下拉复位电路包括第二下拉复位晶体管；

所述第一下拉复位晶体管的栅极与所述复位控制端电连接，所述第一下拉复位晶体管的第一极与所述第一个第二节点电连接，所述第一下拉复位晶体管的第二极与所述第一电压端电连接；

所述第二下拉复位晶体管的栅极与所述复位控制端电连接，所述第二下拉复位晶体管的第一极与所述第二个第二节点电连接，所述第二下拉复位晶体管的第二极与所述第一电压端电连接。

可选的，所述第三下拉复位电路包括第三下拉复位晶体管，所述第四下拉复位电路包括第四下拉复位晶体管；

所述第三下拉复位晶体管的栅极与所述复位控制端电连接，所述第三下拉复位晶体管的第一极与所述第一下拉控制节点电连接，所述第三下拉复位晶体管的第二极与所述第一电压端电连接；

所述第四下拉复位晶体管的栅极与所述复位控制端电连接，所述第四下拉复位晶体管的第一极与所述第二下拉控制节点电连接，所述第四下拉复位晶体管的第二极与所述第一电压端电连接。

如图3所示，在图1所示的驱动电路的至少一实施例的基础上，本发明至少一实施例所述的驱动电路还可以包括驱动输出电路21；

所述驱动输出电路21分别与所述第一节点PU、输出时钟信号线CLK和驱动信号输出端GOUT电连接，用于在所述第一节点PU的电位的控制下，将所述输出时钟信号线CLK提供的输出时钟信号写入所述驱动信号输出端GOUT；

本发明至少一实施例所述的驱动电路还包括第一个第二节点控制电路221和第二个第二节点控制电路222；

所述第一个第二节点控制电路221分别与第一个第二节点PD1、第一控制电压端VDDO、第一下拉控制节点PDCN1、第一节点PU和第一电压端V1电连接，用于在所述第一控制电压端VDDO提供的第一控制电压和所述第一节点PU的电位的控制下，控制所述第一下拉控制节点PDCN1的电位，在所述第一下拉控制节点PDCN1的电位和所述第一节点PU的电位的控制下，控制所述第一个第二节点PD1的电位；

所述第二个第二节点控制电路222分别与第二个第二节点PD2、第二控制电压端VDDE、第二下拉控制节点PDCN2、第一节点PU和第一电压端V1电连接，用于在所述第二控制电压端VDDE提供的第二控制电压和所述第一节点PU的电位的控制下，控制所述第二下拉控制节点PDCN2的电位，在所述第二下拉控制节点PDCN2的电位和所述第一节点PU的电位的控制下，控制所述第二个第二节点PD2的电位；

本发明至少一实施例所述的驱动电路还包括第一下拉复位电路231、第二下拉复位电路232、第三下拉复位电路233和第四下拉复位电路234；

所述第一下拉复位电路231分别与所述输入控制端INPUT、所述第一个第二节点PD1和第一电压端V1电连接，用于在所述输入控制端INPUT提供的输入控制信号的控制下，将所述第一电压端V1提供的第一电压信号写入所述第一个第二节点PD1；

所述第二下拉复位电路232分别与所述输入控制端INPUT、所述第二个第二节点PD2和第一电压端V1电连接，用于在所述输入控制端INPUT提供的输入控制信号的控制下，将所述第一电压端V1提供的第一电压信号写入所述第二个第二节点PD2；

所述第三下拉复位电路233分别与所述输入控制端INPUT、所述第一下拉控制节点PDCN1和第一电压端V1电连接，用于在所述输入控制端INPUT提供的输入控制信号的控制下，将所述第一电压端V1提供的第一电压信号写入所述第一下拉控制节点PDCN1；

所述第四下拉复位电路234分别与所述输入控制端INPUT、所述第二下拉控制节点PDCN2和第一电压端V1电连接，用于在所述输入控制端INPUT提供的输入控制信号的控制下，将所述第一电压端V1提供的第一电压信号写入所述第二下拉控制节点PDCN2。

在图3所示的驱动电路的至少一实施例中，在输入阶段，各下拉复位电路在输入控制信号的控制下，将第一电压信号写入第一个第二节点PD1、第二个第二节点PD2、第一下拉控制节点PDCN1和第二下拉控制节点PDCN2，从而在输入阶段，防止第一个第二节点PD1的电位和/或第二个第二节点PD2的电位控制相应的晶体管对第一节点PU的电位进行下拉，从而能很好的提升第一节点PU的电位，以能够第一节点PU、第二节点PD的竞争关系进行改善。

在图3所示的至少一实施例中，各下拉复位电路与输入控制端INPUT电连接，但不以此为限；在实际操作时，各下拉复位电路也可以与相邻上一级驱动电路的输入控制端电连接。

本发明至少一实施例所述的驱动电路还包括进位输出电路和进位输出端；

所述进位输出电路分别与第一节点、第二节点、进位输出端、输出时钟信号线和第一电压端电连接，用于在所述第一节点的电位的控制下，控制所述进位输出端与所述输出时钟信号线之间连通，在所述第二节点的电位的控制下，控制所述进位输出端与所述第一电压端之间连通；

所述输入控制端为相邻上m级驱动电路的进位信号输出端；m为正整数。

在具体实施时，当所述输入控制端为相邻上m级驱动电路的进位信号输出端时，所述复位控制端可以为相邻上m级驱动电路的驱动信号输出端；但不以此为限。

在具体实施时，所述驱动电路还可以包括进位信号输出端和进位输出电路，进位输出电路在第一节点的电位和第二节点的电位的控制下，控制所述进位输出端输出进位信号。

可选的，当所述驱动电路采用两个第二节点时，所述进位输出电路可以分别与第一节点、第一个第二节点、第二个第二节点、进位输出端、输出时钟信号线和第一电压端电连接，用于在所述第一节点的电位的控制下，控制所述进位输出端与所述输出时钟信号线之间连通，在所述第一个第二节点的电位的控制下，控制所述进位输出端与所述第一电压端之间连通，在所述第二个第二节点的电位的控制下，控制所述进位输出端与所述第一电压端之间连通。

在本发明至少一实施例中，所述驱动电路还可以包括驱动复位电路；

所述驱动复位电路分别与第一个第二节点、第二个第二节点、驱动信号输出端和第二电压端电连接，用于在所述第一个第二节点的电位的控制下，控制所述驱动信号输出端与所述第二电压端之间连通，在所述第二个第二节点的电位的控制下，控制所述驱动信号输出端与所述第二电压端之间连通。

可选的，所述驱动电路还可以包括第一节点控制电路；

所述第一节点控制电路可以分别与所述第一节点、帧复位端、复位端、第一个第二节点、第二个第二节点和第一电压端电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制所述第一节点与所述第一电压端之间连通，在所述复位端提供的复位信号的控制下，控制所述第一节点与所述第一电压端之间连通，在所述第一个第二节点的电位的控制下，控制所述第一节点与所述第一电压端之间连通，在所述第二个第二节点的电位的控制下，控制所述第一节点与所述第一电压端之间连通。

可选的，所述第二电压端可以为第二低电压端。

如图4所示，在图3所示的驱动电路的至少一实施例的基础上，本发明至少一实施例所述的驱动电路还包括进位输出电路41和进位输出端OC；

所述进位输出电路41分别与第一节点PU、第一个第二节点PD1、第二个第二节点PD2、进位输出端OC、输出时钟信号线CLK和第一电压端V1电连接，用于在所述第一节点PU的电位的控制下，控制所述进位输出端OC与所述输出时钟信号线CLK之间连通，在所述第一个第二节点PD1的电位的控制下，控制所述进位输出端OC与所述第一电压端V1之间连通，在所述第二个第二节点PD2的电位的控制下，控制所述进位输出端OC与所述第一电压端V1之间连通；

所述驱动电路还可以包括驱动复位电路42；

所述驱动复位电路42分别与第一个第二节点PD1、第二个第二节点PD2、驱动信号输出端GOUT和第二电压端V2电连接，用于在所述第一个第二节点PD1的电位的控制下，控制所述驱动信号输出端GOUT与所述第二电压端V2之间连通，在所述第二个第二节点PD2的电位的控制下，控制所述驱动信号输出端GOUT与所述第二电压端V2之间连通；

所述驱动电路还可以包括第一节点控制电路43和储能电路44；

所述第一节点控制电路43可以分别与所述第一节点PU、帧复位端STV、复位端RST、第一个第二节点PD1、第二个第二节点PD2和第一电压端V1电连接，用于在所述帧复位端STV提供的帧复位信号的控制下，控制所述第一节点PU与所述第一电压端V1之间连通，在所述复位端RST提供的复位信号的控制下，控制所述第一节点PU与所述第一电压端V1之间连通，在所述第一个第二节点PD1的电位的控制下，控制所述第一节点PU与所述第一电压端V1之间连通，在所述第二个第二节点PD2的电位的控制下，控制所述第一节点PU与所述第一电压端V1之间连通；

所述储能电路44分别与所述第一节点PU和所述驱动信号输出端GOUT电连接，用于储存电能。

如图5所示，在图4所示的驱动电路的至少一实施例中，输入电路可以包括第一晶体管M1，驱动输出电路可以包括第二晶体管M2，第一个第二节点控制电路包括第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6；第二个第二节点控制电路包括第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10；所述第一下拉复位电路包括第一下拉复位晶体管MD1，所述第二下拉复位电路包括第二下拉复位晶体管MD2；所述第三下拉复位电路包括第三下拉复位晶体管MD3，所述第四下拉复位电路包括第四下拉复位晶体管MD4；所述进位输出电路包括第十一晶体管M11、第十二晶体管M12和第十三晶体管M13；所述驱动复位电路包括第十四晶体管M14和第十五晶体管M15；所述第一节点控制电路包括第十六晶体管M16、第十七晶体管M17、第十八晶体管M18和第十九晶体管M19；所述储能电路包括存储电容C；

所述第一下拉复位晶体管MD1的栅极与所述输入控制端INPUT电连接，所述第一下拉复位晶体管MD1的源极与所述第一个第二节点PD1电连接，所述第一下拉复位晶体管MD1的漏极与第一低电压端LVSS电连接；

所述第二下拉复位晶体管MD2的栅极与所述输入控制端INPUT电连接，所述第二下拉复位晶体管MD2的源极与所述第二个第二节点PD2电连接，所述第二下拉复位晶体管MD2的漏极与所述第一低电压端LVSS电连接；

所述第三下拉复位晶体管MD3的栅极与所述输入控制端INPUT电连接，所述第三下拉复位晶体管MD3的源极与所述第一下拉控制节点PDCN1电连接，所述第三下拉复位晶体管MD3的漏极与所述第一低电压端LVSS电连接；

所述第四下拉复位晶体管MD4的栅极与所述输入控制端INPUT电连接，所述第四下拉复位晶体管MD4的源极与所述第二下拉控制节点PDCN2电连接，所述第四下拉复位晶体管MD4的漏极与所述第一低电压端LVSS电连接；

所述第一晶体管M1的栅极与输入控制端INPUT电连接，所述第一晶体管M1的源极与输入端INPUT1电连接，所述第一晶体管的漏极与第一节点PU电连接；

第二晶体管M2的栅极与第一节点PU电连接，第二晶体管M2的源极与输出时钟信号线CLK电连接，第二晶体管M2的漏极与驱动信号输出端GOUT电连接；

第三晶体管M3的栅极和第三晶体管M3的源极都与第一控制电压端VDDO电连接，第三晶体管M3的漏极与第一下拉控制节点PDCN1电连接；

第四晶体管M4的栅极与第一节点PU电连接，第四晶体管M4的源极与第一下拉控制节点PDCN1电连接，第四晶体管M4的漏极与第一低电压端LVSS电连接；

第五晶体管M5的栅极与第一下拉控制节点PDCN1电连接，第五晶体管M5的源极与第一控制电压端VDDO电连接，第五晶体管M5的漏极与第一个第二节点PD1电连接；

第六晶体管M6的栅极与第一节点PU电连接，第六晶体管M6的源极与第一个第二节点PD1电连接，第六晶体管M6的漏极与第一低电压端LVSS电连接；

第七晶体管M7的栅极和第七晶体管M7的源极都与第二控制电压端VDDE电连接，第七晶体管M7的漏极与第二下拉控制节点PDCN2电连接；

第八晶体管M8的栅极与第一节点PU电连接，第八晶体管M8的源极与第二下拉控制节点PDCN2电连接，第八晶体管M8的漏极与第一低电压端LVSS电连接；

第九晶体管M9的栅极与第二下拉控制节点PDCN2电连接，第九晶体管M9的源极与第二控制电压端VDDE电连接，第九晶体管M9的漏极与第二个第二节点PD2电连接；

第十晶体管M10的栅极与第一节点PU电连接，第十晶体管M10的源极与第二个第二节点PD2电连接，第十晶体管M10的漏极与第一低电压端LVSS电连接；

第十一晶体管M11的栅极与第一节点PU电连接，第十一晶体管M11的源极与输出时钟信号线CLK电连接，第十一晶体管M11的漏极与进位输出端OC电连接；

第十二晶体管M12的栅极与第一个第二节点PD1电连接，第十二晶体管M12的源极与进位输出端OC电连接，第十二晶体管M12的漏极与第一低电压端LVSS电连接；

第十三晶体管M13的栅极与第二个第二节点PD2电连接，第十三晶体管M13的源极与进位输出端OC电连接，第十三晶体管M13的漏极与第一低电压端LVSS电连接；

第十四晶体管M14的栅极与第一个第二节点PD1电连接，第十四晶体管M14的源极与驱动信号输出端GOUT电连接，第十四晶体管M14的漏极与第二低电压端VSS电连接；

第十五晶体管M15的栅极与第二个第二节点PD1电连接，第十五晶体管M15的源极与驱动信号输出端GOUT电连接，第十五晶体管M15的漏极与第二低电压端VSS电连接；

第十六晶体管M16的栅极与帧复位端STV电连接，第十六晶体管M16的源极与第一节点PU电连接，第十六晶体管M16的漏极与第一低电压端LVSS电连接；

第十七晶体管M17的栅极与复位端RST电连接，第十七晶体管M17的源极与第一节点PU电连接，第十七晶体管M17的漏极与第一低电压端LVSS电连接；

第十八晶体管M18的栅极与第一个第二节点PD1电连接，第十八晶体管M18的源极与第一节点PU电连接，第十八晶体管M18的漏极与第一低电压端LVSS电连接；

第十九晶体管M19的栅极与第二个第二节点PD2电连接，第十九晶体管M19的源极与第一节点PU电连接，第十九晶体管M19的漏极与第一低电压端LVSS电连接；

存储电容C的第一端与第一节点PU电连接，存储电容C的第二端与驱动信号输出端GOUT电连接。

在图5所示的驱动电路的至少一实施例中，所有晶体管都为n型晶体管，但不以此为限。

本发明图5所示的驱动电路的至少一实施例在工作时，

所述输入端可以与输入时钟信号线电连接，用于接收所述输入时钟信号线提供的输入时钟信号；

在输入阶段，INPUT提供高电压信号，MD1、MD2、MD3和MD4导通，以使得PD1的电位、PD2的电位、PDCN1的电位和PDCN2的电位都为低电压，从而不会控制M18和M19导通，不会影响对PU的电位的拉升；

在输入阶段，INPUT提供高电压信号，M1打开，PU与INPUT1之间连通，PU的电位被拉升为高电压。

在图5所示的驱动电路的至少一实施例工作时，所述输入控制端INPUT可以与相邻前m级驱动电路的进位输出端电连接，此时，MD1的栅极、MD2的栅极、MD3的栅极和MD4的栅极可以同样与输入控制端INPUT电连接。其中，m为正整数。

在实际操作时，当所述输入控制端INPUT与相邻前m级驱动电路的进位输出端电连接，此时，MD1的栅极、MD2的栅极、MD3的栅极和MD4的栅极可以都与相邻前m+1级驱动电路的进位输出端电连接，在输入阶段之前，并与所述输入阶段紧邻的时间段，MD1、MD2、MD3和MD4打开，以将PD1的电位、PD2的电位、PDCN1的电位和PDCN2的电位拉低，由于输入阶段持续的时间很短，因此在输入阶段，PD1的电位、PD2的电位、PDCN1的电位和PDCN2的电位也不会被拉高。

本发明至少一实施例通过将第一晶体管M1的源极接入的输入信号设置为时钟信号，一方面提升输入能力，确保第一节点PU的电压抬升能力；另一方面，通过改变输入信号的高低电平切换，可以防止输入端接入的输入信号的电位长时间为高电平，导致输入端与第一节点之间存在长时间的压差，防止PU关态电压抬升，防止M1长时间流过电流造成特性漂移。本发明至少一实施例在工作时，所述输入信号为时钟信号，所述输入端可以直接与外部的时钟信号线电连接，由于该时钟信号线上的时钟信号为外接电路直接提供，因此其驱动能力更强，由M1输入后PU的电位的抬升状态更佳；当M1的栅极接入低电压信号时，通过将输入信号设置为时钟信号，可以使得当时钟信号线提供低电压信号时，M1的栅源电压为0V，M1不会流经电流，减少M1的工作时间。

本发明至少一实施例通过新增MD1、MD2、MD3和MD4，使得通过输入信号直接控制下拉PD1的电位、PD2的电位、PDCN1的电位和PDCN2的电位，对PDCN1的电位和PDCN2的电位下拉，有助于提前将M5的栅极电压和M9的栅极电压关闭，使得PD1的电位和PD2的电位能够更加快速的下来，同时使得M5的关态电流和M9的关态电流更小，PD1的电位和PD2的电位更低。

本发明实施例所述的驱动模组包括多级上述的驱动电路。

可选的，所述驱动模组分别与A条时钟信号线电连接；A为正整数；A为偶数；

第a级驱动电路的输出时钟信号线为第a时钟信号线电连接；a为小于或等于A的正整数。

在具体实施时，所述驱动模组可以与A条时钟信号线电连接，在本发明至少一实施例中，以A为12为例说明，但不以此为限。在实际操作时，A可以为偶数，例如，A可以等于2、4、6、8、12、14、16等，但不以此为限。

在本发明至少一实施例中，所述驱动模组包括的前A/2级驱动电路的输入控制端和输入端都与起始信号端电连接，接收来自所述起始信号端的起始信号；或者，

所述驱动模组包括的前A/2级驱动电路中的奇数级驱动电路的输入控制端和输入端都与第一起始信号端电连接，接收所述第一起始信号端提供的第一起始信号；所述驱动模组包括的前A/2级驱动电路中的偶数级驱动电路的输入控制端和输入端都与第二起始信号端电连接电连接，接收所述第二起始信号端提供的第二起始信号。

在具体实施时，当不需要对驱动模组中的奇偶行驱动电路分别进行控制时，所述驱动模组包括的前A/2级驱动电路的输入控制端和输入端都可以都与同一起始信号端电连接，接收来自所述起始信号端的起始信号；

当需要对驱动模组中的奇偶行驱动电路分别进行控制时，所述驱动模组包括的前A/2级驱动电路中的奇数级驱动电路的输入控制端和输入端可以都与第一起始信号端电连接，所述驱动模组包括的前A/2级驱动电路中的偶数级驱动电路的输入控制端和输入端可以都与第二起始信号端电连接。

在本发明至少一实施例中，所述第一起始信号和第二起始信号可以都为方波信号，但不以此为限。

在本发明至少一实施例中，在所述驱动模组包括的除了前A级驱动电路之外的驱动电路中，

第A/2+(b-1)×A+a级驱动电路的输入端与第a时钟信号线电连接；

b为正整数。

在本发明至少一实施例中，在所述驱动模组包括的除了前A级驱动电路之外的驱动电路中，

第A/2+(b-1)×A+a级驱动电路的输入端与第a+n时钟信号线电连接；

b为正整数，n为正整数，n小于3。

本发明至少一实施例所述的驱动模组包括多级驱动电路，图6中示出了所述驱动模组包括的十二级驱动电路；并且，所述驱动模组与十二条时钟信号线电连接；

在图6中，第一级驱动电路S1的输出时钟信号线与第一时钟信号线CLK1电连接，第二级驱动电路S2的输出时钟信号线与第二时钟信号线CLK2电连接，第三级驱动电路S3的输出时钟信号线与第三时钟信号线CLK3电连接，第四级驱动电路S4的输出时钟信号线与第四时钟信号线CLK4电连接；第五级驱动电路S5的输出时钟信号线与第五时钟信号线CLK5电连接，第六级驱动电路S6的输出时钟信号线与第六时钟信号线CLK6电连接，第七级驱动电路S7的输出时钟信号线与第七时钟信号线CLK7电连接，第八级驱动电路S8的输出时钟信号线与第八时钟信号线CLK8连接；第九级驱动电路S9的输出时钟信号线与第九时钟信号线CLK9电连接，第十级驱动电路S10的输出时钟信号线与第十时钟信号线CLK10电连接，第十一级驱动电路S11的输出时钟信号线与第十一时钟信号线CLK11电连接，第十二级驱动电路S12的输出时钟信号线与第十二时钟信号线CLK12电连接；

S1的输入端、S3的输入端和S5的输入端都与第一起始信号端STV1电连接，S2的输入端、S4的输入端和S6的输入端与第二起始信号端STV2电连接；

S7的输入端与CLK1电连接，S8的输入端与CLK2电连接，S9的输入端与CLK3电连接，S10的输入端与CLK4电连接，S11的输入端与CLK5电连接，S12的输入端与CLK6电连接；

S7的输入控制端与S1的进位输出端电连接，S8的输入控制端与S2的进位输出端电连接，S9的输入控制端与S3的进位输出端电连接，S10的输入控制端与S4的进位输出端电连接，S11的输入控制端与S5的进位输出端电连接，S12的输入控制端与S6的进位输出端电连接；

S1的输入控制端、S3的输入控制端和S5的输入控制端与STV2电连接，S2的输入控制端、S3的输入控制端和S5的输入控制端与STV1电连接；

S1的驱动信号输出端与第一行栅线G1电连接，S2的驱动信号输出端与第二行栅线G2电连接，S3的驱动信号输出端与第三行栅线G3电连接，S4的驱动信号输出端与第四行栅线G4电连接，S5的驱动信号输出端与第五行栅线G5电连接，S6的驱动信号输出端与第六行栅线G6电连接，S7的驱动信号输出端与第七行栅线G7电连接，S8的驱动信号输出端与第八行栅线G8电连接，S9的驱动信号输出端与第九行栅线G9电连接，S10的驱动信号输出端与第十行栅线G10电连接，S11的驱动信号输出端与第十一行栅线G11电连接，S12的驱动信号输出端与第十二行栅线G12电连接。

图7是图6所示的驱动模组的至少一实施例的工作时序图。

本发明至少一实施例所述的驱动模组包括多级驱动电路，图8中示出了所述驱动模组包括的十二级驱动电路；并且，所述驱动模组与十二条时钟信号线电连接；

在图8中，第一级驱动电路S1的输出时钟信号线与第一时钟信号线CLK1电连接，第二级驱动电路S2的输出时钟信号线与第二时钟信号线CLK2电连接，第三级驱动电路S3的输出时钟信号线与第三时钟信号线CLK3电连接，第四级驱动电路S4的输出时钟信号线与第四时钟信号线CLK4电连接；第五级驱动电路S5的输出时钟信号线与第五时钟信号线CLK5电连接，第六级驱动电路S6的输出时钟信号线与第六时钟信号线CLK6电连接，第七级驱动电路S7的输出时钟信号线与第七时钟信号线CLK7电连接，第八级驱动电路S8的输出时钟信号线与第八时钟信号线CLK8连接；第九级驱动电路S9的输出时钟信号线与第九时钟信号线CLK9电连接，第十级驱动电路S10的输出时钟信号线与第十时钟信号线CLK10电连接，第十一级驱动电路S11的输出时钟信号线与第十一时钟信号线CLK11电连接，第十二级驱动电路S12的输出时钟信号线与第十二时钟信号线CLK12电连接；

S1的输入端、S3的输入端和S5的输入端都与第一起始信号端STV1电连接，S2的输入端、S4的输入端和S6的输入端与第二起始信号端STV2电连接；

S7的输入端与CLK2电连接，S8的输入端与CLK3电连接，S9的输入端与CLK4电连接，S10的输入端与CLK5电连接，S11的输入端与CLK6电连接，S12的输入端与CLK7电连接；

S7的输入控制端与S1的进位输出端电连接，S8的输入控制端与S2的进位输出端电连接，S9的输入控制端与S3的进位输出端电连接，S10的输入控制端与S4的进位输出端电连接，S11的输入控制端与S5的进位输出端电连接，S12的输入控制端与S6的进位输出端电连接；

S1的输入控制端、S3的输入控制端和S5的输入控制端与STV2电连接，S2的输入控制端、S3的输入控制端和S5的输入控制端与STV1电连接；

S1的驱动信号输出端与第一行栅线G1电连接，S2的驱动信号输出端与第二行栅线G2电连接，S3的驱动信号输出端与第三行栅线G3电连接，S4的驱动信号输出端与第四行栅线G4电连接，S5的驱动信号输出端与第五行栅线G5电连接，S6的驱动信号输出端与第六行栅线G6电连接，S7的驱动信号输出端与第七行栅线G7电连接，S8的驱动信号输出端与第八行栅线G8电连接，S9的驱动信号输出端与第九行栅线G9电连接，S10的驱动信号输出端与第十行栅线G10电连接，S11的驱动信号输出端与第十一行栅线G11电连接，S12的驱动信号输出端与第十二行栅线G12电连接。

本发明至少一实施例所述的驱动模组包括多级驱动电路，图9中示出了所述驱动模组包括的十二级驱动电路；并且，所述驱动模组与十二条时钟信号线电连接；

在图9中，第一级驱动电路S1的输出时钟信号线与第一时钟信号线CLK1电连接，第二级驱动电路S2的输出时钟信号线与第二时钟信号线CLK2电连接，第三级驱动电路S3的输出时钟信号线与第三时钟信号线CLK3电连接，第四级驱动电路S4的输出时钟信号线与第四时钟信号线CLK4电连接；第五级驱动电路S5的输出时钟信号线与第五时钟信号线CLK5电连接，第六级驱动电路S6的输出时钟信号线与第六时钟信号线CLK6电连接，第七级驱动电路S7的输出时钟信号线与第七时钟信号线CLK7电连接，第八级驱动电路S8的输出时钟信号线与第八时钟信号线CLK8连接；第九级驱动电路S9的输出时钟信号线与第九时钟信号线CLK9电连接，第十级驱动电路S10的输出时钟信号线与第十时钟信号线CLK10电连接，第十一级驱动电路S11的输出时钟信号线与第十一时钟信号线CLK11电连接，第十二级驱动电路S12的输出时钟信号线与第十二时钟信号线CLK12电连接；

S1的输入端、S3的输入端和S5的输入端都与第一起始信号端STV1电连接，S2的输入端、S4的输入端和S6的输入端与第二起始信号端STV2电连接；

S7的输入端与CLK3电连接，S8的输入端与CLK4电连接，S9的输入端与CLK5电连接，S10的输入端与CLK6电连接，S11的输入端与CLK7电连接，S12的输入端与CLK8电连接；

S7的输入控制端与S1的进位输出端电连接，S8的输入控制端与S2的进位输出端电连接，S9的输入控制端与S3的进位输出端电连接，S10的输入控制端与S4的进位输出端电连接，S11的输入控制端与S5的进位输出端电连接，S12的输入控制端与S6的进位输出端电连接；

S1的输入控制端、S3的输入控制端和S5的输入控制端与STV2电连接，S2的输入控制端、S3的输入控制端和S5的输入控制端与STV1电连接；

S1的驱动信号输出端与第一行栅线G1电连接，S2的驱动信号输出端与第二行栅线G2电连接，S3的驱动信号输出端与第三行栅线G3电连接，S4的驱动信号输出端与第四行栅线G4电连接，S5的驱动信号输出端与第五行栅线G5电连接，S6的驱动信号输出端与第六行栅线G6电连接，S7的驱动信号输出端与第七行栅线G7电连接，S8的驱动信号输出端与第八行栅线G8电连接，S9的驱动信号输出端与第九行栅线G9电连接，S10的驱动信号输出端与第十行栅线G10电连接，S11的驱动信号输出端与第十一行栅线G11电连接，S12的驱动信号输出端与第十二行栅线G12电连接。

在本发明至少一实施例中，所述第a时钟信号线用于提供第a时钟信号；

所述第a时钟信号的上升沿具有一个台阶。

可选的，所述第a时钟信号的上升沿的台阶持续的时间小于一行充电时间。

在GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)模组中，每级驱动电路的第一节点PU的充电时间越长，GOA模组的寿命更优，更有利于提升PU的充电电压。在GOA模组中，GOA电路中的输出时钟信号线提供的输出时钟信号的占空比越大，每行栅线的充电时间越长。对于具有进位输出端的GOA模组而言，当尺寸较大时，可以将输出时钟信号的占空比设置为50％，因RC(R为输出时钟信号线的负载电阻，C为输出时钟信号线的负载电容)延迟原因，且进位输出端带载小，容易导致进位输出端异常开启，导致第一节点PU掉电。基于此，输出时钟信号线提供的输出时钟信号可以采用上升沿削角方式，使得输出时钟信号的上升沿爬升稍微推迟，达到可以采用50％占空比，增加GOA模组的寿命的目的。

图10是在本发明至少一实施例中，各输出时钟信号的波形图。

如图11所示，所述输出时钟信号线CLK提供的输出时钟信号的上升沿具有一个台阶；

在图11中，标号为t1的为所述输出时钟信号维持为第一电平的时间段，标号为t2的为所述输出时钟信号的电位维持为第二电平的时间段，标号为t3的为所述输出时钟信号的电位维持为低电压的时间段；

第二电平大于第一电平，第一电平大于所述低电压；

t1持续的时间小于或等于1H时间(一行充电时间)；例如，当显示米板的刷新频率为60Hz，显示面板包括4329行像素电路时，1H时间可以为(1/60/4320)s。

本发明实施例所述的显示装置包括上述的驱动模组。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (25)

1.一种驱动电路，其特征在于，包括输入电路；

所述输入电路的控制端与输入控制端电连接，所述输入电路的第一端与输入端电连接，所述输入电路的第二端与第一节点电连接，所述输入电路用于在所述输入控制端提供的输入控制信号的控制下，将所述输入端提供的输入信号写入所述第一节点；

在显示周期包括的至少部分时间段，所述输入端提供的输入信号为方波电压信号。

2.如权利要求1所述的驱动电路，其特征在于，还包括驱动输出电路；

所述驱动输出电路分别与所述第一节点、输出时钟信号线和驱动信号输出端电连接，用于在所述第一节点的电位的控制下，将所述输出时钟信号线提供的输出时钟信号写入所述驱动信号输出端；

所述输入端与输入时钟信号线电连接，用于接收所述输入时钟信号线提供的输入时钟信号。

3.如权利要求2所述的驱动电路，其特征在于，第j级驱动电路为第j+m级驱动电路提供进位信号；

所述第j+m级驱动电路的输入端与所述第j级驱动电路的输出时钟信号线电连接；

j和m为正整数。

4.如权利要求2述的驱动电路，其特征在于，第j级驱动电路为第j+m级驱动电路提供进位信号；

所述第j+m级驱动电路的输入端与第j+n级驱动电路的输出时钟信号线电连接；

j、m和n都为正整数，n小于m。

5.如权利要求1所述的驱动电路，其特征在于，还包括第二节点控制电路；

所述第二节点控制电路分别与第二节点、控制电压端、下拉控制节点、第一节点和第一电压端电连接，用于在所述控制电压端提供的控制电压和所述第一节点的电位的控制下，控制所述下拉控制节点的电位，在所述下拉控制节点的电位和所述第一节点的电位的控制下，控制所述第二节点的电位。

6.如权利要求5所述的驱动电路，其特征在于，所述驱动电路还包括下拉复位电路；

所述下拉复位电路分别与所述复位控制端、所述第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第二节点。

7.如权利要求5所述的驱动电路，其特征在于，所述驱动电路还包括下拉复位电路；

所述下拉复位电路分别与所述复位控制端、所述下拉控制节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述下拉控制节点。

8.如权利要求6所述的驱动电路，其特征在于，所述下拉复位电路包括第一下拉复位晶体管；

所述第一下拉复位晶体管的栅极与所述复位控制端电连接，所述第一下拉复位晶体管的第一极与所述第二节点电连接，所述第一下拉复位晶体管的第二极与所述第一电压端电连接。

9.如权利要求7所述的驱动电路，其特征在于，所述下拉复位电路包括第二下拉复位晶体管；

所述第二下拉复位晶体管的栅极与所述复位控制端电连接，所述第二下拉复位晶体管的第一极与所述下拉控制节点电连接，所述第二下拉复位晶体管的第二极与所述第一电压端电连接。

10.如权利要求1所述的驱动电路，其特征在于，还包括第一个第二节点控制电路和第二个第二节点控制电路；

所述第一个第二节点控制电路分别与第一个第二节点、第一控制电压端、第一下拉控制节点、第一节点和第一电压端电连接，用于在所述第一控制电压端提供的第一控制电压和所述第一节点的电位的控制下，控制所述第一下拉控制节点的电位，在所述第一下拉控制节点的电位和所述第一节点的电位的控制下，控制所述第一个第二节点的电位；

所述第二个第二节点控制电路分别与第二个第二节点、第二控制电压端、第二下拉控制节点、第一节点和第一电压端电连接，用于在所述第二控制电压端提供的第二控制电压和所述第一节点的电位的控制下，控制所述第二下拉控制节点的电位，在所述第二下拉控制节点的电位和所述第二节点的电位的控制下，控制所述第二个第二节点的电位。

11.如权利要求10所述的驱动电路，其特征在于，所述驱动电路还包括第一下拉复位电路和第二下拉复位电路；

所述第一下拉复位电路分别与复位控制端、第一个第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第一个第二节点；

所述第二下拉复位电路分别与复位控制端、第二个第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第二个第二节点。

12.如权利要求10所述的驱动电路，其特征在于，所述驱动电路还包括第三下拉复位电路和第四下拉复位电路；

所述第三下拉复位电路分别与复位控制端、第一下拉控制节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第一下拉控制节点；

所述第四下拉复位电路分别与复位控制端、第二个第二节点和第一电压端电连接，用于在所述复位控制端提供的复位控制信号的控制下，将所述第一电压端提供的第一电压信号写入所述第二下拉控制节点。

13.如权利要求6、7、11或12所述的驱动电路，其特征在于，所述复位控制端为所述输入控制端；或者，所述复位控制端为相邻前一级驱动电路的输入控制端。

14.如权利要求11所述的驱动电路，其特征在于，所述第一下拉复位电路包括第一下拉复位晶体管，所述第二下拉复位电路包括第二下拉复位晶体管；

所述第一下拉复位晶体管的栅极与所述复位控制端电连接，所述第一下拉复位晶体管的第一极与所述第一个第二节点电连接，所述第一下拉复位晶体管的第二极与所述第一电压端电连接；

所述第二下拉复位晶体管的栅极与所述复位控制端电连接，所述第二下拉复位晶体管的第一极与所述第二个第二节点电连接，所述第二下拉复位晶体管的第二极与所述第一电压端电连接。

15.如权利要求12所述的驱动电路，其特征在于，所述第三下拉复位电路包括第三下拉复位晶体管，所述第四下拉复位电路包括第四下拉复位晶体管；

所述第三下拉复位晶体管的栅极与所述复位控制端电连接，所述第三下拉复位晶体管的第一极与所述第一下拉控制节点电连接，所述第三下拉复位晶体管的第二极与所述第一电压端电连接；

所述第四下拉复位晶体管的栅极与所述复位控制端电连接，所述第四下拉复位晶体管的第一极与所述第二下拉控制节点电连接，所述第四下拉复位晶体管的第二极与所述第一电压端电连接。

16.如权利要求1至12中任一权利要求所述的驱动电路，其特征在于，还包括进位输出电路和进位输出端；

所述进位输出电路分别与第一节点、第二节点、进位输出端、输出时钟信号线和第一电压端电连接，用于在所述第一节点的电位的控制下，控制所述进位输出端与所述输出时钟信号线之间连通，在所述第二节点的电位的控制下，控制所述进位输出端与所述第一电压端之间连通；

所述输入控制端为相邻上m级驱动电路的进位信号输出端；m为正整数。

17.如权利要求16所述的驱动电路，其特征在于，所述驱动电路包括下拉复位电路；或者，所述驱动电路还包括第一下拉复位电路和第二下拉复位电路；

所述复位控制端为相邻上m级驱动电路的驱动信号输出端。

18.一种驱动模组，其特征在于，包括多级如权利要求1至17中任一权利要求所述的驱动电路。

19.如权利要求18所述的驱动模组，其特征在于，所述驱动模组分别与A条时钟信号线电连接；A为正整数；A为偶数；

第a级驱动电路的输出时钟信号线为第a时钟信号线电连接；a为小于或等于A的正整数。

20.如权利要求19所述的驱动模组，其特征在于，所述驱动模组包括的前A/2级驱动电路的输入控制端和输入端都与起始信号端电连接，用于接收来自所述起始信号端的起始信号；或者，

所述驱动模组包括的前A/2级驱动电路中的奇数级驱动电路的输入控制端和输入端都与第一起始信号端电连接，用于接收所述第一起始信号端提供的第一起始信号；所述驱动模组包括的前A/2级驱动电路中的偶数级驱动电路的输入控制端和输入端都与第二起始信号端电连接，用于接收所述第二起始信号端提供的第二起始信号。

21.如权利要求18所述的驱动模组，其特征在于，在所述驱动模组包括的除了前A级驱动电路之外的驱动电路中，

第A/2+(b-1)×A+a级驱动电路的输入端与第a时钟信号线电连接；

b为正整数。

22.如权利要求18所述的驱动模组，其特征在于，在所述驱动模组包括的除了前A级驱动电路之外的驱动电路中，

第A/2+(b-1)×A+a级驱动电路的输入端与第a+n时钟信号线电连接；

b为正整数，n为正整数，n小于3。

23.如权利要求19所述的驱动模组，其特征在于，所述第a时钟信号线用于提供第a时钟信号；

所述第a时钟信号的上升沿具有一个台阶。

24.如权利要求23所述的驱动模组，其特征在于，所述第a时钟信号的上升沿的台阶持续的时间小于一行充电时间。

25.一种显示装置，其特征在于，包括如权利要求18至24中任一权利要求所述的驱动模组。