JP2000295084A - 半導体装置およびその構成方法 - Google Patents

半導体装置およびその構成方法

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JP2000295084A JP11328832A JP32883299A JP2000295084A JP 2000295084 A JP2000295084 A JP 2000295084A JP 11328832 A JP11328832 A JP 11328832A JP 32883299 A JP32883299 A JP 32883299A JP 2000295084 A JP2000295084 A JP 2000295084A
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Abstract

(57)【要約】 【課題】信頼性が高くフレキシブルに効率良くレプリカ
回路を構成可能な半導体装置およびその方法を提供す
る。 【解決手段】半導体回路１１においてクリティカルパス
として選定されたパス構成と等価な回路としてレプリカ
回路１２を構成し、レプリカ回路１２のたとえば出力側
と位相比較器１３との間に調整可能な遅延素子１２Ａを
設け、たとえばチップを製造した後に、遅延素子１２Ａ
の遅延値を、レプリカ回路１２を含むレプリカシステム
が、半導体回路（ＬＳＩ）１１のクリティカルパス遅延
にマージンを持って確実に動作する値に調整可能に構成
する。これにより、過大なマージン設定を防ぐことがで
き、また予想よりマージンが小さい場合にこれを増やす
ことで誤動作を防ぐことも可能になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体回路のクリ
ティカルパス遅延をモニターするためのレプリカ回路を
有する半導体装置およびその方法に関するものである。
【０００２】
【従来の技術】近年、半導体回路では、低電力化のため
に、電源電圧ＶDDを下げる方法が一般的に取られてい
る。これは、半導体回路（ＬＳＩ）の消費電力のＡＣ成
分は電源電圧の２乗に比例するため、ＬＳＩの低電力化
には電源電圧を下げることがもっとも効果的であるから
である。
【０００３】このような観点から、近年、ＬＳＩの動作
周波数やプロセスばらつき等に対して電源電圧をダイナ
ミックに制御し、常に最低電圧を供給する方法が報告さ
れている。
【０００４】このような方法を採用した制御回路では、
ＬＳＩのクリティカルパスと同じ電源電圧−遅延特性を
持ったレプリカ回路を設計し、そのレプリカ回路の遅延
が動作周波数の１周期以上にならないように電源電圧を
制御する。
【０００５】そして、通常、図２３に示すように、レプ
リカ回路１にチップのクリティカルパスよりいくらかの
遅延素子２をマージンとして追加し、動作を保証するた
め、クリティカルパスの遅延よりも大きい遅延を得てい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の装置では、固定の遅延マージンを作り込んでし
まうことことから、設計時と実デバイスのずれや必要な
マージンを保証するために、より過大なマージン値を設
定しなければならなくなる。また、予想よりマージンが
小さく誤動作する可能性もある。
【０００７】また、レプリカやマージン遅延部を単純に
トランジスタゲートだけで遅延値に合わせて構成した場
合は、実デバイスに含まれる配線抵抗Ｒおよび配線容量
Ｃに基づくＲＣ遅延のように、図２４に示すようなトラ
ンジスタとは異なる遅延特性の影響で電圧や温度による
遅延の変化でチップのクリティカルパスとトラッキング
が取れなくなる可能性もある。従来のように遅延素子を
作りこんでしまった場合は、チップ製造後に調整ができ
ず、遅延値に不具合があった場合は設計変更により作り
直す必要があった。また、ＲＣ遅延やメモリ遅延は一般
にカスタム設計化され、レプリカ系のユニット設計に通
常の自動配置配線等の設計手法が使えず、効率が悪くな
るという問題があった。
【０００８】そこで、より信頼性が高くフレキシブルに
効率良く設計可能なレプリカ系の回路構成が必要とされ
ていた。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、信頼性が高くフレキシブルに効
率良くレプリカ回路を構成可能な半導体装置およびその
方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、伝送パスを有する半導体回路と、上記半
導体回路のクリティカルパスの遅延時間をモニターする
レプリカ回路とを有する半導体装置であって、上記レプ
リカ回路の入力側と出力側との間の少なくともいずれか
に配置され、遅延値が調整可能な遅延素子を有する。
【００１１】また、本発明の半導体装置は、伝送パスを
有する半導体回路と、上記半導体回路の上記クリティカ
ルパスとして採用された伝送パスと等価な電源電圧−遅
延特性をもった回路により構成され、基準信号を伝播し
て上記半導体回路のクリティカルパスをモニターするレ
プリカ回路と、上記レプリカ回路の入力側と出力側との
間の少なくともいずれかに配置され、遅延量が調整可能
な遅延素子と、上記レプリカ回路のモニター結果に基づ
いた値の電源電圧を生成して、上記半導体回路および上
記レプリカ回路に供給する電圧制御回路とを有する。
【００１２】また、本発明は、伝送パスを有する半導体
回路と、上記半導体回路のクリティカルパスの遅延時間
をモニターするレプリカ回路とを有する半導体装置であ
って、上記レプリカ回路が、遅延値が調整可能な遅延素
子を有する。
【００１３】また、本発明は、伝送パスを有する半導体
回路と、基準信号を伝播して上記半導体回路のクリティ
カルパスの遅延時間をモニターするレプリカ回路とを有
する半導体装置であって、上記レプリカ回路が、遅延素
子を含む複数のレプリカ部と、選択信号を受けて上記複
数のレプリカ部を、上記基準信号の入力に対して並列ま
たは直列に接続する接続選択手段と、上記複数のレプリ
カ部の出力からより遅延量の大きい遅延素子の出力信号
をモニター用信号として選択する選択手段と有する。
【００１４】また、本発明の半導体装置は、伝送パスを
有する半導体回路と、上記半導体回路の上記クリティカ
ルパスとして採用された伝送パスと等価な電源電圧−遅
延特性を有し、遅延値が調整可能な遅延素子により構成
され、基準信号を伝播して上記半導体回路のクリティカ
ルパスをモニターするレプリカ回路と、上記レプリカ回
路のモニター結果に基づいた値の電源電圧を生成して、
上記半導体回路および上記レプリカ回路に供給する電圧
制御回路とを有する。
【００１５】また、本発明の半導体装置は、伝送パスを
有する半導体回路と、上記半導体回路の上記クリティカ
ルパスとして採用された伝送パスと等価な電源電圧−遅
延特性を有し、遅延素子を含む複数のレプリカ部と、選
択信号を受けて上記複数のレプリカ部を、上記基準信号
の入力に対して並列または直列に接続する接続選択手段
と、上記複数のレプリカ部の出力からより遅延量の大き
い遅延素子の出力信号をモニター用信号として選択する
選択手段とを有し、基準信号を伝播して上記半導体回路
のクリティカルパスをモニターするレプリカ回路と、上
記レプリカ回路のモニター結果に基づいた値の電源電圧
を生成して、上記半導体回路および上記レプリカ回路に
供給する電圧制御回路とを有する。
【００１６】また、本発明では、上記遅延素子は、異な
る遅延特性を有する遅延要素を含み、設定により遅延値
が調整可能である。また、上記遅延要素の異なる遅延特
性は、トランジスタゲートの遅延特性、配線抵抗Ｒおよ
び配線容量Ｃに基づくＲＣ遅延特性、およびメモリの遅
延特性である。
【００１７】また、本発明では、レジスタと、上記調整
可能な遅延素子の遅延値を、上記レジスタへの設定デー
タに基づいて調整する手段とを有する。
【００１８】また、本発明では、上記接続選択手段は、
上記複数のレプリカ部を、上記レジスタへの設定データ
に基づいて並列または直列に接続する。
【００１９】また、本発明では、外部信号の入力端子
と、上記調整可能な遅延素子の遅延値を、上記入力端子
に入力された外部信号に基づいて調整する手段とを有す
る。
【００２０】また、本発明では、上記接続選択手段は、
上記複数のレプリカ部を、入力端子に入力された外部信
号に基づいて並列または直列に接続する。
【００２１】また、本発明では、上記異なる遅延特性を
有する遅延要素がスタンダードセル化され、上記調整可
能な遅延素子、または、レプリカ回路、またはその両方
がそれら遅延要素のスタンダードセルで配置されて構成
されている。
【００２２】また、本発明は、伝送パスを有する半導体
回路と、上記半導体回路のクリティカルパスの遅延時間
をモニターするレプリカ回路とを有する半導体装置の構
成方法であって、遅延値が調整可能な遅延素子を、上記
レプリカ回路の入力側と出力側との間の当該レプリカ回
路内を含む少なくともいずれかに配置し、製造後に、上
記遅延素子の遅延値を、上記半導体回路のクリティカル
パス遅延にマージンをもって動作する値に調整する。
【００２３】また、本発明は、伝送パスを有する半導体
回路と、上記半導体回路のクリティカルパスの遅延時間
をモニターするレプリカ回路とを有する半導体装置の構
成方法であって、上記レプリカ回路を、遅延値が調整可
能な遅延素子により形成し、製造後に、上記遅延素子の
遅延値を、上記半導体回路のクリティカルパス遅延にマ
ージンをもって動作する値に調整する。
【００２４】また、本発明は、伝送パスを有する半導体
回路と、上記半導体回路のクリティカルパスの遅延時間
をモニターするレプリカ回路とを有する半導体装置の構
成方法であって、上記レプリカ回路を、複数の遅延素子
の接続形態を変更可能に形成し、製造後に、上記複数の
遅延素子を並列または直列に接続して、上記レプリカ回
路の遅延値を、上記半導体回路のクリティカルパス遅延
にマージンをもって動作する値に調整する。
【００２５】また、本発明では、上記遅延素子を遅延値
が調整可能に形成し、製造後に、上記遅延素子の遅延値
を設定する。
【００２６】本発明によれば、レプリカ回路は、半導体
回路においてクリティカルパスとして選定されたパスと
等価な遅延特性の回路として構成され、レプリカ回路の
入力側と出力側との間のいずれかに調整可能な遅延素子
が設けられる。そして、たとえばチップを製造した後
に、レジスタあるいは外部信号に基づいて、遅延素子の
遅延値が、レプリカ回路を含むレプリカシステムが、半
導体回路（ＬＳＩ）のクリティカルパス遅延にマージン
を持って確実に動作する値に調整される。
【００２７】また、本発明によれば、レプリカ回路は、
たとえば半導体回路においてクリティカルパスとして選
定されたパスと等価な遅延特性を有し、少なく一つの調
整可能な遅延素子により構成される。そして、たとえば
チップを製造した後に、レジスタあるいは外部信号に基
づいて、遅延素子の遅延値が、レプリカ回路を含むレプ
リカシステムが、半導体回路（ＬＳＩ）のクリティカル
パス遅延にマージンを持って確実に動作する値に調整さ
れる。
【００２８】また、本発明によれば、基準信号がレプリ
カ回路を伝播され、電圧制御回路において、元の基準信
号と遅延素子を含むレプリカ回路の出力信号との位相が
比較され、レプリカ回路の出力信号が元の基準信号によ
り１周期以上遅れている場合には電圧値が大きくなり、
１周期以上進んでいる場合には電圧値が小さくなるよう
に制御されて、電源電圧が半導体回路およびレプリカ回
路に供給される。
【００２９】
【発明の実施の形態】第１実施形態 図１は、本発明に係るレプリカ回路を採用した半導体装
置の第１の実施形態を示すブロック図である。本半導体
装置は、レプリカ回路を、半導体回路の電源電圧ＶDDを
ダイナミックに変更し、常に最低動作電圧を供給するよ
うに制御する電源電圧制御系回路に適用した例を示す図
である。
【００３０】本半導体装置１０は、半導体回路（ＬＳ
Ｉ）１１、レプリカ回路１２、調整可能な遅延素子１２
Ａ、位相比較器１３、チャージポンプ１４、およびＤＣ
−ＤＣコンバータ１５により構成されている。そして、
位相比較器１３、チャージポンプ１４、およびＤＣ−Ｄ
Ｃコンバータ１５により電圧制御回路が構成される。
【００３１】半導体回路１１は、ＤＣ−ＤＣコンバータ
１５により電源電圧ＶDDが供給され、たとえば図２に示
すように、複数の伝送パスを有する同期系回路であっ
て、信号送信側のフリップフロップ（ＦＦ）１１１−
１，１１１−２，１１１−３、受信側のフリップフロッ
プ１１２−１，１１２−２，１１２−３、送信側と受信
側のフリップフロップを接続する主伝送経路（伝送パ
ス）１１３，１１４，１１５、分岐パス１１３−１、１
１５−１、所定のしきい値電圧を有する伝送素子として
のゲート素子１１６−１〜１１６−１１により構成され
ている。
【００３２】主伝送パス１１３は、信号送信側フリップ
フロップ１１１−１の出力と受信側フリップフロップ１
１２−１の入力との間に接続されている。そして、主伝
送パス１１３の分岐点１１３ａから分岐パス１１３−１
が分岐され、この分岐パス１１３−１がゲート素子１１
６−６の一方の入力端子に接続されている。そして、フ
リップフロップ１１１−１の出力と分岐点１１３ａとの
間の主伝送パス１１３にゲート素子１１６−１，１１６
−２が配置され、分岐点１１３ａと受信側フリップフロ
ップ１１２−１の入力との間の主伝送パス１１３にゲー
ト素子１１６−３が配置されている。
【００３３】主伝送パス１１４は、信号送信側フリップ
フロップ１１１−２の出力と受信側フリップフロップ１
１２−２の入力との間に接続されている。そして、フリ
ップフロップ１１１−２の出力と受信側フリップフロッ
プ１１２−２の入力との間の主伝送パス１１４にゲート
素子１１６−４〜１１６−９が配置されている。具体的
には、ゲート素子１１６−５の一方の入力がゲート素子
１１６−４の出力に接続され、ゲート素子１１６−５の
出力がゲート素子１１６−６の他方の入力に接続され、
ゲート素子１１６−６の出力側にゲート素子１１６−７
〜１１６−９が接続されている。
【００３４】主伝送パス１１５は、信号送信側フリップ
フロップ１１１−３の出力と受信側フリップフロップ１
１２−３の入力との間に接続されている。そして、主伝
送パス１１５の分岐点１１５ａから分岐パス１１５−１
が分岐され、この分岐パス１１５−１がゲート素子１１
６−５の他方の入力端子に接続されている。そして、フ
リップフロップ１１１−３の出力と分岐点１１５ａとの
間の主伝送パス１１５にゲート素子１１６−１０，１１
６−１１が配置されている。
【００３５】なお、ゲート素子１１６−１〜１１６−１
１は、たとえば絶縁ゲート型電界効果トランジスタ、す
なわちＭＩＳ( Metal Insulator Semiconductor)系回路
を用いて構成されている。
【００３６】図１の同期系半導体回路１１では、遅延値
が最大の遅延パス（クリティカルパス）は、フリップフ
ロップ１１１−３→主伝送パス１１５→ゲート素子１１
６−１０，１１６−１１→分岐パス１１５−１→ゲート
素子１１６−５→主伝送パス１１４→ゲート素子１１６
−６〜１１６−９→フリップフロップ１１２−２の伝送
パスである。したがって、原則的には、このパスを構成
する素子、パスを基準にレプリカ回路１２が構成され
る。
【００３７】レプリカ回路１２は、半導体回路１１で、
上述したようにクリティカルパスとして選定されたパス
構成と等価な電源電圧−遅延特性をもつ回路として構成
されており、ＤＣ−ＤＣコンバータ１５による電源電圧
ＶDDの供給を受けて動作し、所定周期の基準信号ＳＩＮ
を入力してゲート処理等して伝播させる。レプリカ回路
１２は、図２の場合を例にとると、上述したように、フ
リップフロップ１１１−３→主伝送パス１１５→ゲート
素子１１６−１０，１１６−１１→分岐パス１１５−１
→ゲート素子１１６−５→主伝送パス１１４→ゲート素
子１１６−６〜１１６−９→フリップフロップ１１２−
２と等価な回路で構成される。
【００３８】そして、本第１の実施形態では、レプリカ
回路１２の出力側に、遅延量が調整可能な遅延素子１２
Ａが接続されている。この調整可能な遅延素子１２Ａ
は、その遅延値は、調整信号ＳＡＤＪを受けてレプリカ
回路１２を含むレプリカシステムが、半導体回路（ＬＳ
Ｉ）１１のクリティカルパス遅延にマージンを持って確
実に動作する値に調整され、この遅延値をもってレプリ
カ回路１２の出力信号を伝播させ、伝播後の信号を遅延
信号Ｓ１２Ａとして位相比較器１３に出力する。
【００３９】なお、図１の例では調整可能な遅延素子１
２Ａの配置位置は、レプリカ回路１２の出力側に配置し
ているが、このレプリカ回路１２と遅延素子１２Ａとの
位置関係は、これに限定されるものではなく、たとえば
レプリカ回路１２の入力側あるいはレプリカ回路１２中
に位置していても勿論よい。
【００４０】図３は、調整可能な遅延素子の構成例を示
す回路図である。この遅延素子１２Ａは、図３に示すよ
うに、遅延ゲートＧＴ１〜ＧＴ４、およびセレクタ１２
１により構成されている。セレクタ１２１には、遅延ゲ
ートＧＴ１〜ＧＴ４の各出力端子が接続されており、供
給される調整信号ＳＡＤＪによって、遅延量が異なるゲ
ートの出力信号を選択する。これにより、必要なマージ
ン遅延値に調整することができる。そして、セレクタ１
２１は、選択した遅延ゲート出力を遅延信号Ｓ１２Ａと
して出力する。
【００４１】また、この調整可能な遅延素子１２Ａは、
たとえばチップを製造した後に所定の方法で調整信号Ｓ
ＡＤＪが供給され、所望の値に設定される。この調整信
号ＳＡＤＪは、たとえば図４または図５に示すように構
成により供給可能である。
【００４２】図４に示す構成は、レジスタ１２２を用い
た例である。すなわち、レジスタ１２２に対して、たと
えば外部からＤＭＡで直接アクセスして、あるいは内部
の何らかの制御回路から選択すべき遅延値（ゲート出
力）データを設定して調整信号ＳＡＤＪとして与える構
成例である。
【００４３】また、図５に示す構成は、セレクタ１２１
を、外部ピン（外部信号の入力端子）１２４，１２５，
１２６への信号設定によりデコーダ１２３を介して制御
する例である。なお、本発明が、デコーダ１２３がない
ケースも含むことは明白である。またこれら構成例に限
定されるものではないことは勿論である。
【００４４】位相比較器１３は、基準信号ＳＩＮと遅延
素子１２Ａの出力遅延信号Ｓ１２Ａとの位相を比較し、
遅延信号Ｓ１２Ａが基準信号ＳＩＮより１周期以上遅れ
ている場合にはアップ信号ＵＰを生成し、１周期以上進
んでいる場合にはダウン信号ＤＮを生成してチャージポ
ンプ１４に出力する。
【００４５】チャージポンプ１４は、位相比較器１３に
よりアップ信号ＵＰを受けた場合には、ＤＣ−ＤＣコン
バータ１５による電源電圧ＶDDを大きくし、ダウン信号
ＤＮを受けた場合にはＤＣ−ＤＣコンバータ１５による
電源電圧ＶDDを小さくするように指示する信号Ｓ１４を
ＤＣ−ＤＣコンバータ１５に出力する。
【００４６】ＤＣ−ＤＣコンバータ１５は、チャージポ
ンプ１４の出力信号Ｓ１４を受けて、この信号Ｓ１４が
指示するように電源電圧ＶDDの値を調整して、半導体回
路１１およびレプリカ回路１２に供給する。
【００４７】次に、上記構成による動作を説明する。レ
プリカ回路１２は、半導体回路１１においてクリティカ
ルパスとして選定されたパス構成と等価な遅延特性の回
路として構成され、レプリカ回路１２のたとえば出力側
と位相比較器１３との間に調整可能な遅延素子１２Ａが
設けられる。そして、たとえばチップを製造した後に、
レジスタ１２２あるいはデコーダ１２３を通して調整信
号ＳＡＤＪが遅延素子１２Ａを構成するセレクタ１２１
に与えられる。これにより、遅延素子１２Ａの遅延値
は、調整信号ＳＡＤＪを受けてレプリカ回路１２を含む
レプリカシステムが、半導体回路（ＬＳＩ）１１のクリ
ティカルパス遅延にマージンを持って確実に動作する値
に調整される。
【００４８】このように、遅延値が調整された半導体装
置においては、レプリカ回路１２に所定周期の基準信号
ＳＩＮが入力される。そして、基準信号ＳＩＮはレプリ
カ回路１２で、ゲート処理等を受けて所定時間遅延さ
れ、さらに遅延値が調整された遅延素子１２Ａで設定量
だけ遅延されて遅延信号Ｓ１２Ａとして位相比較器１３
に出力される。
【００４９】位相比較器１３では、基準信号ＳＩＮと遅
延素子１２Ａの出力遅延信号Ｓ１２Ａとが入力され、両
信号の位相が比較される。比較の結果、遅延信号Ｓ１２
Ａが基準信号ＳＩＮより１周期以上遅れている場合には
アップ信号ＵＰが生成されてチャージポンプ回路１４に
出力される。一方、遅延信号Ｓ１２Ａが基準信号ＳＩＮ
より１周期以上進んでいる場合にはダウン信号ＤＮが生
成されてチャージポンプ１４に出力される。
【００５０】チャージポンプ１４においては、位相比較
器１３によりアップ信号ＵＰを受けた場合には、ＤＣ−
ＤＣコンバータ１５による電源電圧ＶDDを大きくして、
処理速度が速くなるように（遅延が小さくなるように）
指示する信号Ｓ１４が生成されてＤＣ−ＤＣコンバータ
１５に出力される。一方、位相比較器１３によりダウン
信号ＤＮを受けた場合には、ＤＣ−ＤＣコンバータ１５
による電源電圧ＶDDを小さくして、処理速度が遅くなる
ように（遅延が大きくなるように）指示する信号Ｓ１４
が生成され、ＤＣ−ＤＣコンバータ１５に出力される。
【００５１】そして、ＤＣ−ＤＣコンバータ１５におい
て、チャージポンプ１４の出力信号Ｓ１４にを受けて、
この信号Ｓ１４が指示するように電源電圧ＶDDの値が調
整されて、半導体回路１１およびレプリカ回路１２に供
給される。
【００５２】以上説明したように、本第１の実施形態に
よれば、半導体回路１１においてクリティカルパスとし
て選定されたパス構成と等価な遅延特性の回路としてレ
プリカ回路１２を構成し、レプリカ回路１２のたとえば
出力側と位相比較器１３との間に調整可能な遅延素子１
２Ａを設け、たとえばチップを製造した後に、遅延素子
１２Ａの遅延値を、レプリカ回路１２を含むレプリカシ
ステムが、半導体回路（ＬＳＩ）１１のクリティカルパ
ス遅延にマージンを持って確実に動作する値に調整可能
に構成したので、過大なマージン設定を防ぐことがで
き、また予想よりマージンが小さい場合にこれを増やす
ことで誤動作を防ぐことも可能になる。
【００５３】また、調整可能な遅延素子１２Ａの遅延値
を、レジスタや外部ピンの設定により変更できるように
することにより、チップ製造後に遅延値やマージンを調
整することができるようになるという利点がある。
【００５４】なお、上述した説明では、調整可能な遅延
素子１２Ａを、図３に示すように、遅延ゲートＧＴ１〜
ＧＴ４、およびセレクタ１２１により構成した例とした
が、遅延素子の構成はこれに限定されるものではなく、
種々の態様が可能である。
【００５５】たとえば、図６に示すように、調整可能な
遅延素子１２Ａを、トランジスタゲート遅延やＲＣ遅延
やメモリ遅延等の異なる遅延特性を有する遅延要素によ
り構成することも可能である。図６において、１２Ｂが
トランジスタゲート遅延と同じ遅延特性を持った調整可
能な遅延要素を示し、１２Ｃが同じくＲＣ遅延特性を持
った調整可能な遅延要素を示し、１２Ｄがメモリの遅延
特性を持った調整可能な遅延要素を示している。
【００５６】図７は、異なる遅延特性の遅延要素で構成
した遅延素子の具体的な構成例を示す回路図である。
【００５７】図７に示すように、トランジスタゲート遅
延と同じ遅延特性を持った調整可能な遅延要素１２Ｂ
は、直列に接続された遅延ゲートＧＴＢ１〜ＧＴＢ３、
およびセレクタ１２１Ｂにより構成されている。セレク
タ１２１Ｂには、遅延ゲートＧＴＢ１〜ＧＴＢ３の各出
力端子およびレプリカ回路１２の出力端子が接続されて
おり、供給される調整信号ＳＡＤＪＢによって、遅延量
が異なるゲートの出力信号を選択する。なお、トランジ
スタゲート遅延特性を持つ遅延ゲートＧＴＢ１〜ＧＴＢ
３は、たとえば図８に示すように、２つのインバータＩ
ＮＶ１，ＩＮＶ２を直列に接続してなるバッファにより
構成される。
【００５８】ＲＣ遅延特性を持った調整可能な遅延要素
１２Ｃは、直列に接続された遅延ゲートＧＴＣ１〜ＧＴ
Ｃ３、およびセレクタ１２１Ｃにより構成されている。
セレクタ１２１Ｃには、遅延ゲートＧＴＣ１〜ＧＴＣ３
の各出力端子、遅延要素１２Ｂの遅延ゲートＧＴＢ３の
出力端子、およびセレクタ１２１Ｂを介してレプリカ回
路１２の出力端子が接続されており、供給される調整信
号ＳＡＤＪＣによって、遅延量が異なるゲートの出力信
号を選択する。なお、ＲＣ遅延特性を持つ遅延ゲートＧ
ＴＣ１〜ＧＴＣ３は、たとえば図９に示すように、いわ
ゆるＲＣユニットにより構成される。
【００５９】メモリの遅延特性を持った調整可能な遅延
要素１２Ｄは、並列に接続された遅延ゲートＧＴＤ１〜
ＧＴＤ３、およびセレクタ１２１Ｄにより構成されてい
る。セレクタ１２１Ｄには、遅延ゲートＧＴＤ１〜ＧＴ
Ｄ３の各出力端子、および遅延要素１２Ｃのセレクタ１
２１Ｃの出力端子が接続されており、供給される調整信
号ＳＡＤＪＤによって、遅延量が異なるゲートの出力信
号を選択する。
【００６０】なお、メモリの遅延特性を持つ遅延ゲート
ＧＴＤ１〜ＧＴＤ３は、たとえば図１０に示すように、
いわゆるビット線の放電特性をエミュレートするユニッ
トを用い、負荷の値を変えたものを選択できるように構
成される。基本的には、遅延ゲートＧＴＤ１は、図１０
（Ａ）に示すように、電源電圧ＶDDと接地ラインとの間
に接続したｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ
ＰＴ１およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジス
タＮＴ１、インバータＩＮＶ３、並びにＮＭＯＳトラン
ジスタのソース・ドレイン同士を接続してなる負荷容量
ＬＣ１により構成される。そして、図１０（Ｂ）に示す
ように、負荷容量を１つ増やして遅延ゲートＧＴＤ２が
構成され、図１０（Ｃ）に示すように、負荷容量をさら
に１つ増やして遅延ゲートＧＴＤ３が構成される。
【００６１】このような構成を有する遅延素子は、各セ
レクタ１２１Ｂ，１２１Ｃ，１２１Ｄへの調整信号ＳＡ
ＤＪＢ，ＳＡＤＪＣ，ＳＡＤＪＤにより遅延量が選択的
に組み合わされて、実デバイスのクリティカルパスに対
する遅延調整やマージン調整が行われる。
【００６２】このように、遅延素子を遅延特性の異なる
遅延要素で構成し、これらにより遅延値・特性を調整す
ることで電圧や温度の変化によりトラッキングが取れず
不良になることを防ぐことができる利点がある。
【００６３】なお、各遅延要素の構成は、上述した構成
に限定されてるものではなく、また、遅延要素は、トラ
ンジスタゲート遅延、ＲＣ遅延、およびメモリ遅延の３
種類に限るものではなく、トランジスタ遅延も様々な回
路構成のものが適用できる。
【００６４】また、図１１に示すように、上述した異な
る遅延特性の遅延素子をスタンダードセル化することも
可能である。図１１において、ＳＣＢがスタンダードセ
ルブロックを示している。また、たとえばＲＣ遅延ユニ
ットＲＣＵは、所定パターンにより構成され、これらを
複数用いて構成することで所望のＲＣ遅延を得られる。
このように、クリティカルパスや遅延特性の異なる遅延
ユニットをスタンダードセル化して使用することで、通
常のＣＡＤにより自動配置配線を利用して遅延ユニット
の設計が可能になり、ひいては設計の効率化を図れる利
点がある。
【００６５】第２実施形態 図１２は、本発明に係るレプリカ回路を採用した半導体
装置の第２の実施形態を示すブロック図である。本第２
の実施形態に係る半導体装置は、第１の実施形態に係る
半導体装置と同様に、レプリカ回路を、半導体回路の電
源電圧ＶDDをダイナミックに変更し、常に最低動作電圧
を供給するように制御する電源電圧制御系回路に適用し
た例を示す図である。
【００６６】本第２の実施形態が上述した第１の実施形
態と異なる点は、調整可能な遅延素子を、レプリカ回路
の外部（第１の実施形態ではレプリカ回路の出力側）に
別個に配置する代わりに、レプリカ回路１６を、調整可
能な遅延素子１６０により構成し、設定によって遅延要
素の組み合わせを任意に変更可能にし、その組み合わせ
によって所望の遅延特性を実現できるように構成したこ
とにある。
【００６７】具体的には、図１２に示すように、本第２
の実施形態に係るレプリカ回路１６は、直列に接続され
た遅延要素としての複数のゲート遅延素子１６１−１〜
１６１−ｎ、およびセレクタ１６２を含む調整可能の遅
延素子１６０により構成し、所望の遅延値となるゲート
遅延素子段数をセレクタ１６２で選択するように構成さ
れている。
【００６８】ゲート遅延素子１６１−１〜１６１−ｎ
は、たとえば図８に示すように、２つのインバータＩＮ
Ｖ１，ＩＮＶ２を直列に接続してなるバッファ、あるい
はＮＡＮＤゲートやＮＯＲゲート、あるいは複合ゲート
等により構成することが可能である。また、セレクタ１
６２には、基準信号ＳＩＮの入力ライン、各ゲート遅延
素子１６１−１〜１６１−ｎの出力ノードが接続されて
いる。
【００６９】また、この調整可能な遅延素子１６０によ
り構成されたレプリカ回路１６には、たとえばチップを
製造した後に所定の方法で調整信号ＳＡＤＪＥが供給さ
れ、所望の値に設定される。この調整信号ＳＡＤＪＥ
は、たとえば図１３または図１４に示すように構成によ
り供給可能である。
【００７０】図１３に示す構成は、レジスタ１６３を用
いた例である。すなわち、レジスタ１６３に対して、た
とえば外部からＤＭＡで直接アクセスして、あるいは内
部の何らかの制御回路から選択すべき遅延値（ゲート出
力）データを設定して調整信号ＳＡＤＪＥとして与える
構成例である。
【００７１】また、図１４に示す構成は、セレクタ１６
１を、外部ピン（外部信号の入力端子）１６４，１６
５，１６６への信号設定によりデコーダ１６７を介して
制御する例である。なお、本発明が、デコーダ１６７が
ないケースも含むことは明白である。またこれら構成例
に限定されるものではないことは勿論である。
【００７２】この半導体装置１０Ａにおいては、レプリ
カ回路１６は、調整可能な遅延素子により構成される。
そして、たとえばチップを製造した後に、レジスタ１６
３あるいはデコーダ１６７を通して調整信号ＳＡＤＪＥ
がレプリカ回路１６を構成するセレクタ１６２に供給さ
れる。これにより、レプリカ回路１６を含むレプリカシ
ステムが、半導体回路（ＬＳＩ）１１のクリティカルパ
ス遅延にマージンを持って確実に動作する値に調整され
る。
【００７３】このように、遅延値が調整された半導体装
置１０Ａにおいては、レプリカ回路１６に所定周期の基
準信号ＳＩＮが入力される。そして、基準信号ＳＩＮは
レプリカ回路１６で、ゲート処理等を受けて所定時間遅
延され、さらに遅延値が調整された設定量だけ遅延され
て遅延信号Ｓ１６として位相比較器１３に出力される。
【００７４】位相比較器１３では、基準信号ＳＩＮとレ
プリカ回路１６の出力遅延信号Ｓ１６とが入力され、両
信号の位相が比較される。比較の結果、遅延信号Ｓ１６
が基準信号ＳＩＮより１周期以上遅れている場合にはア
ップ信号ＵＰが生成されてチャージポンプ回路１４に出
力される。一方、遅延信号Ｓ１６が基準信号ＳＩＮより
１周期以上進んでいる場合にはダウン信号ＤＮが生成さ
れてチャージポンプ１４に出力される。
【００７５】チャージポンプ１４においては、位相比較
器１３によりアップ信号ＵＰを受けた場合には、ＤＣ−
ＤＣコンバータ１５による電源電圧ＶDDを大きくして、
処理速度が速くなるように（遅延が小さくなるように）
指示する信号Ｓ１４が生成されてＤＣ−ＤＣコンバータ
１５に出力される。一方、位相比較器１３によりダウン
信号ＤＮを受けた場合には、ＤＣ−ＤＣコンバータ１５
による電源電圧ＶDDを小さくして、処理速度が遅くなる
ように（遅延が大きくなるように）指示する信号Ｓ１４
が生成され、ＤＣ−ＤＣコンバータ１５に出力される。
【００７６】そして、ＤＣ−ＤＣコンバータ１５におい
て、チャージポンプ１４の出力信号Ｓ１４にを受けて、
この信号Ｓ１４が指示するように電源電圧ＶDDの値が調
整されて、半導体回路１１およびレプリカ回路１６に供
給される。
【００７７】以上説明したように、本第２の実施形態に
よれば、レプリカ回路１６を、調整可能な遅延素子によ
り構成し、たとえばチップを製造した後に、レプリカ回
路１６を構成する遅延素子の遅延値を、レプリカ回路１
６を含むレプリカシステムが、半導体回路（ＬＳＩ）１
１のクリティカルパス遅延にマージンを持って確実に動
作する値に調整可能に構成したので、過大なマージン設
定を防ぐことができ、また予想よりマージンが小さい場
合にこれを増やすことで誤動作を防ぐことも可能にな
る。また、汎用的に使用可能なレプリカ回路を構成する
ことができ、また半導体回路１１のの動作電圧マージン
の設定を柔軟に行うことが可能となる。
【００７８】また、レプリカ回路１６を構成する調整可
能な遅延素子の遅延値を、レジスタや外部ピンの設定に
より変更できるようにすることにより、チップ製造後に
遅延値やマージンを調整することができるようになると
いう利点がある。
【００７９】第３実施形態 図１５は、本発明に係る半導体装置の第３の実施形態を
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
【００８０】本第３の実施形態に係るレプリカ回路が上
述した第２の実施形態に係るレプリカ回路と異なる点
は、調整可能な遅延素子１６０の後段に、さらに調整可
能な遅延素子１７０を縦続接続したことにある。
【００８１】遅延素子１７０は、直列に接続された要素
素子としての複数のＲＣ遅延素子１７１−１〜１７１−
ｎ、およびセレクタ１７２を有し、所望の遅延値となる
ＲＣ遅延素子段数をセレクタ１７２で選択するように構
成されている。
【００８２】ＲＣ遅延素子１７１−１〜１７１−ｎは、
たとえばアルミニウム配線等により構成される。また、
セレクタ１７２には、前段の遅延素子１６０のセレクタ
１６２の出力、および各ＲＣ遅延素子１７１−１〜１７
１−ｎの接続ノードが接続されている。
【００８３】図１６は、ゲート遅延とＲＣ遅延の比率と
電圧遅延特性の関係を示す図である。図１６において、
で示す曲線はＲＣ成分が小さい場合の電圧遅延特性を
示し、で示す曲線はＲＣ成分がの場合より大きい場
合（ＲＣ成分が中程度の場合）の電圧遅延特性を示し、
で示す曲線はＲＣ成分がの場合より大きい場合の電
圧遅延特性を示している。図１６に示すように、ゲート
遅延とＲＣ遅延の比率を変化させることによって所望の
電圧- 遅延特性を得ることができる。そこで、本第３の
実施形態の係るレプリカ回路１６Ａにおいて、所望の遅
延値でかつ所望のゲート遅延／ＲＣ遅延比率となるゲー
ト遅延素子段数およびＲＣ遅延素子段数が、たとえばレ
ジスタやデコーダを介した制御によりセレクタ１６２お
よび１７２でそれぞれ選択される。
【００８４】本第３の実施形態によれば、上述した第２
の実施形態の効果と同様の効果を得ることができる。
【００８５】なお、本第３の実施形態では、ゲート遅延
素子チェーンの後段にＲＣ遅延素子チェーンを接続した
構成例を示しているが、本発明はこの位置関係に限定さ
れるものではなく、ＲＣ遅延素子チェーンの後段にゲー
ト遅延素子チェーンを接続しても本発明の範囲にあるこ
とはいうまでもない。
【００８６】第４実施形態 図１７は、本発明に係る半導体装置の第４の実施形態を
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
【００８７】本第４の実施形態に係るレプリカ回路が上
述した第３の実施形態に係るレプリカ回路と異なる点
は、調整可能な遅延素子１７の後段に、さらに調整可能
な遅延素子１８０を縦続接続したことにある。
【００８８】遅延素子１８０は、並列に接続された要素
素子としての複数の負荷の値が異なるメモリ遅延素子１
８１−１〜１８１−３、およびセレクタ１８２を有し、
所望の遅延値となるメモリ遅延素子をセレクタ１８２で
選択するように構成されている。
【００８９】メモリ遅延素子１８１−１〜１８１−ｎ
は、たとえば図１０に示すように、ビット線の放電特性
をエミュレートするユニットを用い、負荷の値を変えた
ものを選択できるように構成される。また、セレクタ１
８２には、前段の遅延素子１７０のセレクタ１７２の出
力、および各メモリ遅延素子１８１−１〜１８１−ｎの
出力ノードが接続されている。
【００９０】本第４の実施形態によれば、上述した第３
の実施形態の効果と同様の効果を得ることができる。
【００９１】なお、第４の実施形態においても、ゲート
遅延素子チェーン、ＲＣ遅延素子チェーン、メモリ遅延
素子の位置関係はこれ限定されるものではない。
【００９２】第５実施形態 図１８は、本発明に係る半導体装置の第５の実施形態を
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
【００９３】本第５の実施形態に係るレプリカ回路が上
述した第３の実施形態に係るレプリカ回路と異なる点
は、縦続接続された遅延要素としてのゲート遅延素子お
よびＲＣ遅延素子からなる２つのレプリカ部１６Ａ−
１，１６Ａ−２を、接続選択手段としてのセレクタ１９
１を介し基準信号ＳＩＮの入力に対して並列または縦続
接続させ、かつ２つのレプリカ部１６Ａ−１，１６Ａ−
２の出力を選択手段としてにＡＮＤゲート１９２を介し
てレプリカ出力Ｓ１６Ｃを得るように構成したことにあ
る。選択手段としてのＡＮＤゲート１９２は、複数のレ
プリカ部の出力からより遅延量の大きい遅延素子の出力
信号をモニター用信号である遅延信号Ｓ１６Ｃとして選
択し出力する。
【００９４】また、レプリカ部１６Ａ−１，１６Ａ−２
は、独立にゲート遅延素子段数、ＲＣ延素子段数を設定
できる。
【００９５】このような構成において、セレクタ１９１
でレプリカ入力である基準信号ＳＩＮを選択した場合、
２つのレプリカ部１６Ａ−１，１６Ａ−２は並列に動作
する。このように並列に動作させるには、以下の場合に
適している。すなわち、半導体回路（ＬＳＩ）１１本体
のクリティカルパスが動作電圧によって入れ替わるよう
な場合、ＬＳＩの電圧−遅延特性に不連続点が発生す
る。このような場合、１つのレプリカではＬＳＩの電圧
−遅延特性に対して最適なトラッキングを取ることが難
しくなる。そこで、２つ用意したレプリカ部１６Ａ−
１，１６Ａ−２をそれぞれのクリティカルパスに合わせ
こむことで、レプリカの電圧−遅延特性をＬＳＩ本体の
特性に対して最適に合わせこむことが可能となる。
【００９６】また、セレクタ１９１でレプリカ部１６Ａ
−１の出力信号Ｓ１６Ａ−１を選択した場合、２つのレ
プリカ部１６Ａ−１，１６Ａ−２は直列（縦続）接続さ
れ、１つのレプリカとして動作する。このように直列に
接続して１つのレプリカとして動作させるには、以下の
場合に適している。すなわち、ＬＳＩ本体のクリティカ
ルパスが、ゲート＋長い配線＋ゲート＋長い配線のよう
な構成の場合（たとえば長い配線に対してリピータバッ
ファが挿入された場合など）、２つのレプリカを直列に
接続し、それぞれのレプリカでゲート遅延素子段数とＲ
Ｃ遅延素子段数を独立の設定することで、レプリカをよ
りＬＳＩ本体のクリティカルパスの構成に近づけること
が可能となる。また、ゲート遅延成分およびＲＣ遅延成
分の設定範囲を２倍に広げることも可能となる。
【００９７】以上のように、本第５の実施形態によれ
ば、上述した第３の実施形態の効果に加えて、ＬＳＩ本
体のクリティカルパスの構成により近づけることが可能
になるという効果を得ることができる。
【００９８】なお、図１８では、第３の実施形態に係る
図１５に示すレプリカ回路を２つ用いた場合を例に説明
したが、第４の実施形態に係る図１７に示すレプリカを
適用しても同様の効果が得られることは言うまでもな
い。
【００９９】第６実施形態 図１９は、本発明に係る半導体装置の第６の実施形態を
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
【０１００】本第６の実施形態に係るレプリカ回路が上
述した第５の実施形態に係るレプリカ回路と異なる点
は、縦続接続された遅延要素としてのゲート遅延素子お
よびＲＣ遅延素子からなるレプリカ部を、ｍ（ｍ≧３）
個用い、これらレプリカ部１６Ａ−１〜１６Ａ−ｍを、
セレクタ１９１−１〜１９１−m-1 を介し、基準信号Ｓ
ＩＮの入力に対して並列または直列（縦続）接続させ
て、並列動作および／または直列動作させ、かつｍ個の
レプリカ部１６Ａ−１，１６Ａ−２の出力を選択手段と
してのｍ入力ＡＮＤゲート１９３を介してレプリカ出力
である遅延信号Ｓ１６Ｄを得るように構成したことにあ
る。
【０１０１】本第６の実施形態によれば、上述した第５
の実施形態の効果と同様の効果を得ることができること
はもとより、ゲート＋長い配線＋ゲート＋長い配線＋…
といったレプリカを複数構成し、それらを並列動作させ
て不連続点を持った特性にも対応することが可能とな
る。
【０１０２】なお、図１９では、第３の実施形態に係る
図１５に示すレプリカ回路をｍ個用いた場合を例に説明
したが、第４の実施形態に係る図１７に示すレプリカを
適用しても同様の効果が得られることは言うまでもな
い。
【０１０３】第７実施形態 図２０は、本発明に係る半導体装置の第７の実施形態を
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
【０１０４】本第７の実施形態では、調整可能なレプリ
カ回路群はチップを製造した後に、所望の値に設定する
ことができる具体的な構成例を示している。図２０は、
レジスタを用いて調整可能なレプリカ回路群の遅延値を
変更できるようにした構成例を示す回路図である。この
回路では、上述した第２〜第６の実施形態において示し
たように、遅延素子の段数や接続方法がセレクタで選択
されるが、これをレジスタ１９４で設定する。このレジ
スタ１９４に設定した情報を各レプリカ部１６Ａ−１〜
１６Ａ−ｍに対応して設けたデコーダ１９５−１〜１９
５−ｍでデコードしてセレクタに供給する。レジスタ１
９４は、たとえば外部からＤＭＡで直接アクセスされて
もよいし、内部の何らかの制御回路から設定を行っても
良い。
【０１０５】なお、レプリカ回路の遅延値の設定は、図
２０に示すようにレジスタを使用せず、たとえば図５お
よび図１５に示すように、外部ピンの信号設定によって
制御することも可能である。
【０１０６】第８実施形態 図２１は、本発明に係るレプリカ回路を採用した半導体
装置の第８の実施形態を示すブロック図である。
【０１０７】本第８の実施形態が上述した第２から第７
の実施形態と異なる点は、アップ信号およびダウン信号
を出力する位相比較器およびこれらのアップ信号および
ダウン信号に応じた信号を出力するチャージポンプを用
いる代わりに、基準信号ＳＩＮと遅延素子１２Ａの出力
遅延信号Ｓ１２Ａとの位相を比較し、その差分に相当す
るデジタルの位相差情報信号Ｓ２０を出力する位相差検
出回路２０、位相差情報信号Ｓ２０を受けて累算すると
ともに、電源電圧ＶDDの調整を指示するＮビットの信号
Ｓ２１を出力する累算器２１、およびＮビット信号Ｓ２
１をデジタル信号からアナログ信号Ｓ２２に変換してＤ
Ｃ−ＤＣコンバータ１５に供給するＮビットＤＡ（デジ
タル−アナログ）コンバータ２２を設けたことにある。
【０１０８】なお、レプリカ回路１６の構成としては、
たとえば図１２、図１５、図１７、図１８、図１９、図
２０に示すものを適用可能である。また、図２１のよう
に位相差検出回路２０、累算器２１、およびＤＡコンバ
ータ２２を用いた構成は、図１に示す第１の実施形態の
ように、レプリカ回路１２の外部に遅延素子１２Ａを配
置する構成にも適用可能である。
【０１０９】本第８の実施形態によれば、上述した各実
施形態の効果と同様の効果を得ることができる。
【０１１０】第９実施形態 図２２は、本発明に係るレプリカ回路を採用した半導体
装置の第９の実施形態を示すブロック図である。
【０１１１】本第９の実施形態が上述した第８の実施形
態と異なる点は、累算器２１を用いる代わりに、プロセ
ッサ２３を用いたことにある。この場合、たとえばプロ
グラムにより任意の値に設定される設定値と位相差情報
信号Ｓ２０の差を、電源電圧ＶDDの調整を指示するＮビ
ットの信号Ｓ２３として出力する。
【０１１２】本第９の実施形態によれば、上述した各実
施形態の効果と同様の効果を得ることができる。
【０１１３】
【発明の効果】以上説明したように、本発明によれば、
調整可能な遅延素子を備えることにより過大なマージン
設定を防ぐことができ、また予想よりマージンが小さい
場合にこれを増やすことで誤動作を防ぐことも可能にな
る。
【０１１４】また、本発明によれば、遅延素子の組み合
わせによって遅延値を任意に設定可能なレプリカ回路を
備えることにより、汎用的に使用可能なレプリカ回路を
構成することができ、また同時に半導体回路の動作電圧
マージンの設定を柔軟に行うことが可能となる。
【０１１５】また、遅延調整素子を遅延特性の異なる遅
延要素で構成したので、これらにより遅延値・特性を調
整することで電圧や温度の変化によりトラッキングが取
れず不良になることを防ぐことができる。
【０１１６】また、調整可能な遅延素子をレジスタや入
力端子への外部信号の入力により変更できるようにする
ことにより、チップ製造後に遅延値やマージンを調整す
ることができるようになる。
【０１１７】また、遅延特性の異なる遅延素子をスタン
ダードセルとして用意してそれらでレプリカや遅延調整
ユニットをスタンダードセルで配置、構成することで、
設計の効率化が図れる利点がある。
【０１１８】また、レプリカ部を複数用意し、それらを
並列動作または直列動作または並列/ 直列併用動作を選
択できることによって、半導体回路本体のクリティカル
パスの構成により近づけることが可能になる。
【図面の簡単な説明】
【図１】本発明に係るレプリカ回路を採用した半導体装
置の第１の実施形態を示すブロック図である。
【図２】本発明に係る半導体回路の構成例を示す回路図
である。
【図３】本発明に係る調整可能な遅延素子の構成例を示
す回路図である。
【図４】第１の実施形態に係る調整可能な遅延素子を構
成するセレクタに調整信号を供給する構成例を示す回路
図である。
【図５】第１の実施形態に係る調整可能な遅延素子を構
成するセレクタに調整信号を供給する他の構成例を示す
回路図である。
【図６】本発明に係る調整可能な遅延素子を、トランジ
スタゲート遅延やＲＣ遅延やメモリ遅延等の異なる遅延
特性を有する遅延要素により構成した場合の概念図であ
る。
【図７】トランジスタゲート遅延特性を持つ遅延ゲート
の構成例を示す回路図である。
【図８】メモリの遅延特性を持つ遅延ゲートの構成例を
示す回路図である。
【図９】ＲＣ遅延特性を持つ遅延ゲートの構成例を示す
回路図である。
【図１０】異なる遅延特性の遅延要素で構成した遅延素
子の具体的な構成例を示す回路図である。
【図１１】異なる遅延特性の遅延素子をスタンダードセ
ル化した例を説明するための図である。
【図１２】本発明に係るレプリカ回路を採用した半導体
装置の第２の実施形態を示すブロック図である。
【図１３】第２の実施形態に係る調整可能な遅延素子を
構成するセレクタに調整信号を供給する構成例を示す回
路図である。
【図１４】第２の実施形態に係る調整可能な遅延素子を
構成するセレクタに調整信号を供給する他の構成例を示
す回路図である。
【図１５】本発明に係る半導体装置の第３の実施形態を
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
【図１６】ゲート遅延とＲＣ遅延の比率と電圧遅延特性
の関係を示す図である。
【図１７】本発明に係る半導体装置の第４の実施形態を
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
【図１８】本発明に係る半導体装置の第５の実施形態を
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
【図１９】本発明に係る半導体装置の第６の実施形態を
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
【図２０】本発明に係る半導体装置の第７の実施形態を
説明するための図であって、レジスタを用いて調整可能
なレプリカ回路群の遅延値を変更できるようにした構成
例を示す回路図である。
【図２１】本発明に係るレプリカ回路を採用した半導体
装置の第８の実施形態を示すブロック図である。
【図２２】本発明に係るレプリカ回路を採用した半導体
装置の第９の実施形態を示すブロック図である。
【図２３】固定の遅延マージン用遅延素子を接続したレ
プリカ系回路を示す図である。
【図２４】トランジスタ遅延とＲＣ遅延の電圧依存性を
示す図である。
【符号の説明】
１０，１０Ａ，１０Ｂ，１０Ｃ…半導体装置、１１…半
導体回路、１２，１６，１６Ａ〜１６Ｅ…レプリカ回
路、１２Ａ…調整可能な遅延素子、１２Ｂ…トランジス
タゲート遅延特性を持った調整可能な遅延要素、１２Ｃ
…ＲＣ遅延特性を持った調整可能な遅延要素、１２Ｄ…
メモリの遅延特性を持った調整可能な遅延要素、１３…
位相比較器、１４…チャージポンプ、１５…ＤＣ−ＤＣ
コンバータ、１６Ａ−１〜１６Ａ−ｍ…レプリカ部、２
０…位相差検出検出回路、２１…累算器、２２…Ｎビッ
トＤＡコンバータ、２３…プロセッサ、１１１−１〜１
１１−３…信号送信側フリップフロップ、１１２−２〜
１１２−３…受信側フリップフロップ、１１３，１１
４，１１５…主伝送パス、１１３−１，１１５−１…分
岐パス、１６−１〜１６−１１…ゲート素子、１２１，
１２１Ｂ，１２１Ｃ，１２１Ｄ…セレクタ、１６０，１
７０，１８０…調整可能な遅延素子、１９１−１〜１９
１−ｍ…セレクタ（接続選択手段）、１９２，１９３…
ＡＮＤゲート（選択手段）、ＧＴ１〜ＧＴ４…遅延ゲー
ト、ＧＴＢ１〜ＧＴＢ３…トランジスタゲート遅延特性
を持つ遅延ゲート、ＧＴＣ１〜ＧＴＣ３…ＲＣ遅延特性
を持つ遅延ゲート、ＧＴＤ１〜ＧＴＤ３…メモリの遅延
特性を持つ遅延ゲート。

Claims (60)

    【特許請求の範囲】
  1. 【請求項１】 伝送パスを有する半導体回路と、上記半
    導体回路のクリティカルパスの遅延時間をモニターする
    レプリカ回路とを有する半導体装置であって、 上記レプリカ回路の入力側と出力側との間の少なくとも
    いずれかに配置され、遅延値が調整可能な遅延素子を有
    する半導体装置。
  2. 【請求項２】 上記調整可能な遅延素子が、異なる遅延
    特性を有する遅延要素を含む請求項１記載の半導体装
    置。
  3. 【請求項３】 上記遅延要素の異なる遅延特性は、トラ
    ンジスタゲートの遅延特性、配線抵抗Ｒおよび配線容量
    Ｃに基づくＲＣ遅延特性、およびメモリの遅延特性であ
    る請求項２記載の半導体装置。
  4. 【請求項４】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項１
    記載の半導体装置。
  5. 【請求項５】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項２
    記載の半導体装置。
  6. 【請求項６】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項１記載の半導体装置。
  7. 【請求項７】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項２記載の半導体装置。
  8. 【請求項８】 上記異なる遅延特性を有する遅延要素が
    スタンダードセル化され、上記調整可能な遅延素子、ま
    たは、レプリカ回路、またはその両方がそれら遅延要素
    のスタンダードセルで配置されて構成されている請求項
    ２記載の半導体装置。
  9. 【請求項９】 上記異なる遅延特性を有する遅延要素が
    スタンダードセル化され、上記調整可能な遅延素子、ま
    たは、レプリカ回路、またはその両方がそれら遅延要素
    のスタンダードセルで配置されて構成されている請求項
    ５記載の半導体装置。
  10. 【請求項１０】 上記異なる遅延特性を有する遅延要素
    がスタンダードセル化され、上記調整可能な遅延素子、
    または、レプリカ回路、またはその両方がそれら遅延要
    素のスタンダードセルで配置されて構成されている請求
    項７記載の半導体装置。
  11. 【請求項１１】 伝送パスを有する半導体回路と、 上記半導体回路の上記クリティカルパスとして採用され
    た伝送パスと等価な電源電圧−遅延特性をもった回路に
    より構成され、基準信号を伝播して上記半導体回路のク
    リティカルパスをモニターするレプリカ回路と、 上記レプリカ回路の入力側と出力側との間の少なくとも
    いずれかに配置され、遅延値が調整可能な遅延素子と、 上記レプリカ回路のモニター結果に基づいた値の電源電
    圧を生成して、上記半導体回路および上記レプリカ回路
    に供給する電圧制御回路とを有する半導体装置。
  12. 【請求項１２】 上記調整可能な遅延素子が、異なる遅
    延特性を有する遅延要素を含む請求項１１記載の半導体
    装置。
  13. 【請求項１３】 上記遅延要素の異なる遅延特性は、ト
    ランジスタゲートの遅延特性、配線抵抗Ｒおよび配線容
    量Ｃに基づくＲＣ遅延特性、およびメモリの遅延特性で
    ある請求項１２記載の半導体装置。
  14. 【請求項１４】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項１
    １記載の半導体装置。
  15. 【請求項１５】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項１
    ２記載の半導体装置。
  16. 【請求項１６】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項１１記載の半導体装置。
  17. 【請求項１７】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項１２記載の半導体装置。
  18. 【請求項１８】 上記異なる遅延特性を有する遅延要素
    がスタンダードセル化され、上記調整可能な遅延素子、
    または、レプリカ回路、またはその両方がそれら遅延要
    素のスタンダードセルで配置されて構成されている請求
    項１２記載の半導体装置。
  19. 【請求項１９】 上記異なる遅延特性を有する遅延要素
    がスタンダードセル化され、上記調整可能な遅延素子、
    または、レプリカ回路、またはその両方がそれら遅延要
    素のスタンダードセルで配置されて構成されている請求
    項１５記載の半導体装置。
  20. 【請求項２０】 上記異なる遅延特性を有する遅延要素
    がスタンダードセル化され、上記調整可能な遅延素子、
    または、レプリカ回路、またはその両方がそれら遅延要
    素のスタンダードセルで配置されて構成されている請求
    項１７記載の半導体装置。
  21. 【請求項２１】 伝送パスを有する半導体回路と、上記
    半導体回路のクリティカルパスの遅延時間をモニターす
    るレプリカ回路とを有する半導体装置であって、 上記レプリカ回路が、遅延値が調整可能な遅延素子を有
    する半導体装置。
  22. 【請求項２２】 上記調整可能な遅延素子が、異なる遅
    延特性を有する遅延要素を含む請求項２１記載の半導体
    装置。
  23. 【請求項２３】 上記遅延要素の異なる遅延特性は、ト
    ランジスタゲートの遅延特性、配線抵抗Ｒおよび配線容
    量Ｃに基づくＲＣ遅延特性、およびメモリの遅延特性で
    ある請求項２１記載の半導体装置。
  24. 【請求項２４】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項２
    １記載の半導体装置。
  25. 【請求項２５】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項２
    ２記載の半導体装置。
  26. 【請求項２６】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項２１記載の半導体装置。
  27. 【請求項２７】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項２２記載の半導体装置。
  28. 【請求項２８】 伝送パスを有する半導体回路と、基準
    信号を伝播して上記半導体回路のクリティカルパスの遅
    延時間をモニターするレプリカ回路とを有する半導体装
    置であって、 上記レプリカ回路が、遅延素子を含む複数のレプリカ部
    と、 選択信号を受けて上記複数のレプリカ部を、上記基準信
    号の入力に対して並列または直列に接続する接続選択手
    段と、 上記複数のレプリカ部の出力からより遅延量の大きい遅
    延素子の出力信号をモニター用信号として選択する選択
    手段と有する半導体装置。
  29. 【請求項２９】 上記遅延素子は、異なる遅延特性を有
    する遅延要素を含み、設定により遅延値が調整可能であ
    る請求項２８記載の半導体装置。
  30. 【請求項３０】 上記遅延要素の異なる遅延特性は、ト
    ランジスタゲートの遅延特性、配線抵抗Ｒおよび配線容
    量Ｃに基づくＲＣ遅延特性、およびメモリの遅延特性で
    ある請求項２９記載の半導体装置。
  31. 【請求項３１】 レジスタを有し、 上記接続選択手段は、上記複数のレプリカ部を、上記レ
    ジスタへの設定データに基づいて並列または直列に接続
    するを有する請求項２８記載の半導体装置。
  32. 【請求項３２】 レジスタを有し、上記接続選択手段
    は、上記複数のレプリカ部を、上記レジスタへの設定デ
    ータに基づいて並列または直列に接続するを有する請求
    項２９記載の半導体装置。
  33. 【請求項３３】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項２
    ９記載の半導体装置。
  34. 【請求項３４】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とをさらに有する請
    求項３２記載の半導体装置。
  35. 【請求項３５】 外部信号の入力端子を有し、 上記接続選択手段は、上記複数のレプリカ部を、上記入
    力端子に入力された外部信号に基づいて並列または直列
    に接続するを有する請求項２８記載の半導体装置。
  36. 【請求項３６】 外部信号の入力端子を有し、 上記接続選択手段は、上記複数のレプリカ部を、上記入
    力端子に入力された外部信号に基づいて並列または直列
    に接続するを有する請求項２９記載の半導体装置。
  37. 【請求項３７】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項２９記載の半導体装置。
  38. 【請求項３８】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とをさらに有
    する請求項３６記載の半導体装置。
  39. 【請求項３９】 伝送パスを有する半導体回路と、 上記半導体回路の上記クリティカルパスとして採用され
    た伝送パスと等価な電源電圧−遅延特性を有し、遅延値
    が調整可能な遅延素子により構成され、基準信号を伝播
    して上記半導体回路のクリティカルパスをモニターする
    レプリカ回路と、上記レプリカ回路のモニター結果に基
    づいた値の電源電圧を生成して、上記半導体回路および
    上記レプリカ回路に供給する電圧制御回路とを有する半
    導体装置。
  40. 【請求項４０】 上記調整可能な遅延素子が、異なる遅
    延特性を有する遅延要素を含む請求項３９記載の半導体
    装置。
  41. 【請求項４１】 上記遅延要素の異なる遅延特性は、ト
    ランジスタゲートの遅延特性、配線抵抗Ｒおよび配線容
    量Ｃに基づくＲＣ遅延特性、およびメモリの遅延特性で
    ある請求項４０記載の半導体装置。
  42. 【請求項４２】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項３
    ９記載の半導体装置。
  43. 【請求項４３】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項４
    ０記載の半導体装置。
  44. 【請求項４４】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項３９記載の半導体装置。
  45. 【請求項４５】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項４０記載の半導体装置。
  46. 【請求項４６】 伝送パスを有する半導体回路と、 上記半導体回路の上記クリティカルパスとして採用され
    た伝送パスと等価な電源電圧−遅延特性を有し、遅延素
    子を含む複数のレプリカ部と、選択信号を受けて上記複
    数のレプリカ部を、上記基準信号の入力に対して並列ま
    たは直列に接続する接続選択手段と、上記複数のレプリ
    カ部の出力からより遅延量の大きい遅延素子の出力信号
    をモニター用信号として選択する選択手段とを有し、基
    準信号を伝播して上記半導体回路のクリティカルパスを
    モニターするレプリカ回路と、 上記レプリカ回路のモニター結果に基づいた値の電源電
    圧を生成して、上記半導体回路および上記レプリカ回路
    に供給する電圧制御回路とを有する半導体装置。
  47. 【請求項４７】 上記遅延素子は、異なる遅延特性を有
    する遅延要素を含み、設定により遅延値が調整可能であ
    る請求項４６記載の半導体装置。
  48. 【請求項４８】 上記遅延要素の異なる遅延特性は、ト
    ランジスタゲートの遅延特性、配線抵抗Ｒおよび配線容
    量Ｃに基づくＲＣ遅延特性、およびメモリの遅延特性で
    ある請求項４７記載の半導体装置。
  49. 【請求項４９】 レジスタを有し、 上記接続選択手段は、上記複数のレプリカ部を、上記レ
    ジスタへの設定データに基づいて並列または直列に接続
    するを有する請求項４６記載の半導体装置。
  50. 【請求項５０】 レジスタを有し、 上記接続選択手段は、上記複数のレプリカ部を、上記レ
    ジスタへの設定データに基づいて並列または直列に接続
    するを有する請求項４７記載の半導体装置。
  51. 【請求項５１】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とを有する請求項４
    ７記載の半導体装置。
  52. 【請求項５２】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
    設定データに基づいて調整する手段とをさらに有する請
    求項５０記載の半導体装置。
  53. 【請求項５３】 外部信号の入力端子を有し、 上記接続選択手段は、上記複数のレプリカ部を、上記入
    力端子に入力された外部信号に基づいて並列または直列
    に接続するを有する請求項４６記載の半導体装置。
  54. 【請求項５４】 外部信号の入力端子を有し、 上記接続選択手段は、上記複数のレプリカ部を、上記入
    力端子に入力された外部信号に基づいて並列または直列
    に接続するを有する請求項４７記載の半導体装置。
  55. 【請求項５５】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とを有する請
    求項４７記載の半導体装置。
  56. 【請求項５６】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
    力された外部信号に基づいて調整する手段とをさらに有
    する請求項５４記載の半導体装置。
  57. 【請求項５７】 伝送パスを有する半導体回路と、上記
    半導体回路のクリティカルパスの遅延時間をモニターす
    るレプリカ回路とを有する半導体装置の構成方法であっ
    て、 遅延値が調整可能な遅延素子を、上記レプリカ回路の入
    力側と出力側との間の当該レプリカ回路内を含む少なく
    ともいずれかに配置し、 製造後に、上記遅延素子の遅延値を、上記半導体回路の
    クリティカルパス遅延にマージンをもって動作する値に
    調整する半導体装置の構成方法。
  58. 【請求項５８】 伝送パスを有する半導体回路と、上記
    半導体回路のクリティカルパスの遅延時間をモニターす
    るレプリカ回路とを有する半導体装置の構成方法であっ
    て、 上記レプリカ回路を、遅延値が調整可能な遅延素子によ
    り形成し、 製造後に、上記遅延素子の遅延値を、上記半導体回路の
    クリティカルパス遅延にマージンをもって動作する値に
    調整する半導体装置の構成方法。
  59. 【請求項５９】 伝送パスを有する半導体回路と、上記
    半導体回路のクリティカルパスの遅延時間をモニターす
    るレプリカ回路とを有する半導体装置の構成方法であっ
    て、 上記レプリカ回路を、複数の遅延素子の接続形態を変更
    可能に形成し、 製造後に、上記複数の遅延素子を並列または直列に接続
    して、上記レプリカ回路の遅延値を、上記半導体回路の
    クリティカルパス遅延にマージンをもって動作する値に
    調整する半導体装置の構成方法。
  60. 【請求項６０】 上記遅延素子を遅延値が調整可能に形
    成し、 製造後に、上記遅延素子の遅延値を設定する請求項５９
    記載の半導体装置の構成方法。
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