JP2000295084A - 半導体装置およびその構成方法 - Google Patents
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Abstract
回路を構成可能な半導体装置およびその方法を提供す
る。 【解決手段】半導体回路11においてクリティカルパス
として選定されたパス構成と等価な回路としてレプリカ
回路12を構成し、レプリカ回路12のたとえば出力側
と位相比較器13との間に調整可能な遅延素子12Aを
設け、たとえばチップを製造した後に、遅延素子12A
の遅延値を、レプリカ回路12を含むレプリカシステム
が、半導体回路(LSI)11のクリティカルパス遅延
にマージンを持って確実に動作する値に調整可能に構成
する。これにより、過大なマージン設定を防ぐことがで
き、また予想よりマージンが小さい場合にこれを増やす
ことで誤動作を防ぐことも可能になる。
Description
ティカルパス遅延をモニターするためのレプリカ回路を
有する半導体装置およびその方法に関するものである。
に、電源電圧VDDを下げる方法が一般的に取られてい
る。これは、半導体回路(LSI)の消費電力のAC成
分は電源電圧の2乗に比例するため、LSIの低電力化
には電源電圧を下げることがもっとも効果的であるから
である。
周波数やプロセスばらつき等に対して電源電圧をダイナ
ミックに制御し、常に最低電圧を供給する方法が報告さ
れている。
LSIのクリティカルパスと同じ電源電圧−遅延特性を
持ったレプリカ回路を設計し、そのレプリカ回路の遅延
が動作周波数の1周期以上にならないように電源電圧を
制御する。
リカ回路1にチップのクリティカルパスよりいくらかの
遅延素子2をマージンとして追加し、動作を保証するた
め、クリティカルパスの遅延よりも大きい遅延を得てい
る。
た従来の装置では、固定の遅延マージンを作り込んでし
まうことことから、設計時と実デバイスのずれや必要な
マージンを保証するために、より過大なマージン値を設
定しなければならなくなる。また、予想よりマージンが
小さく誤動作する可能性もある。
トランジスタゲートだけで遅延値に合わせて構成した場
合は、実デバイスに含まれる配線抵抗Rおよび配線容量
Cに基づくRC遅延のように、図24に示すようなトラ
ンジスタとは異なる遅延特性の影響で電圧や温度による
遅延の変化でチップのクリティカルパスとトラッキング
が取れなくなる可能性もある。従来のように遅延素子を
作りこんでしまった場合は、チップ製造後に調整ができ
ず、遅延値に不具合があった場合は設計変更により作り
直す必要があった。また、RC遅延やメモリ遅延は一般
にカスタム設計化され、レプリカ系のユニット設計に通
常の自動配置配線等の設計手法が使えず、効率が悪くな
るという問題があった。
効率良く設計可能なレプリカ系の回路構成が必要とされ
ていた。
のであり、その目的は、信頼性が高くフレキシブルに効
率良くレプリカ回路を構成可能な半導体装置およびその
方法を提供することにある。
め、本発明は、伝送パスを有する半導体回路と、上記半
導体回路のクリティカルパスの遅延時間をモニターする
レプリカ回路とを有する半導体装置であって、上記レプ
リカ回路の入力側と出力側との間の少なくともいずれか
に配置され、遅延値が調整可能な遅延素子を有する。
有する半導体回路と、上記半導体回路の上記クリティカ
ルパスとして採用された伝送パスと等価な電源電圧−遅
延特性をもった回路により構成され、基準信号を伝播し
て上記半導体回路のクリティカルパスをモニターするレ
プリカ回路と、上記レプリカ回路の入力側と出力側との
間の少なくともいずれかに配置され、遅延量が調整可能
な遅延素子と、上記レプリカ回路のモニター結果に基づ
いた値の電源電圧を生成して、上記半導体回路および上
記レプリカ回路に供給する電圧制御回路とを有する。
回路と、上記半導体回路のクリティカルパスの遅延時間
をモニターするレプリカ回路とを有する半導体装置であ
って、上記レプリカ回路が、遅延値が調整可能な遅延素
子を有する。
回路と、基準信号を伝播して上記半導体回路のクリティ
カルパスの遅延時間をモニターするレプリカ回路とを有
する半導体装置であって、上記レプリカ回路が、遅延素
子を含む複数のレプリカ部と、選択信号を受けて上記複
数のレプリカ部を、上記基準信号の入力に対して並列ま
たは直列に接続する接続選択手段と、上記複数のレプリ
カ部の出力からより遅延量の大きい遅延素子の出力信号
をモニター用信号として選択する選択手段と有する。
有する半導体回路と、上記半導体回路の上記クリティカ
ルパスとして採用された伝送パスと等価な電源電圧−遅
延特性を有し、遅延値が調整可能な遅延素子により構成
され、基準信号を伝播して上記半導体回路のクリティカ
ルパスをモニターするレプリカ回路と、上記レプリカ回
路のモニター結果に基づいた値の電源電圧を生成して、
上記半導体回路および上記レプリカ回路に供給する電圧
制御回路とを有する。
有する半導体回路と、上記半導体回路の上記クリティカ
ルパスとして採用された伝送パスと等価な電源電圧−遅
延特性を有し、遅延素子を含む複数のレプリカ部と、選
択信号を受けて上記複数のレプリカ部を、上記基準信号
の入力に対して並列または直列に接続する接続選択手段
と、上記複数のレプリカ部の出力からより遅延量の大き
い遅延素子の出力信号をモニター用信号として選択する
選択手段とを有し、基準信号を伝播して上記半導体回路
のクリティカルパスをモニターするレプリカ回路と、上
記レプリカ回路のモニター結果に基づいた値の電源電圧
を生成して、上記半導体回路および上記レプリカ回路に
供給する電圧制御回路とを有する。
る遅延特性を有する遅延要素を含み、設定により遅延値
が調整可能である。また、上記遅延要素の異なる遅延特
性は、トランジスタゲートの遅延特性、配線抵抗Rおよ
び配線容量Cに基づくRC遅延特性、およびメモリの遅
延特性である。
可能な遅延素子の遅延値を、上記レジスタへの設定デー
タに基づいて調整する手段とを有する。
上記複数のレプリカ部を、上記レジスタへの設定データ
に基づいて並列または直列に接続する。
と、上記調整可能な遅延素子の遅延値を、上記入力端子
に入力された外部信号に基づいて調整する手段とを有す
る。
上記複数のレプリカ部を、入力端子に入力された外部信
号に基づいて並列または直列に接続する。
有する遅延要素がスタンダードセル化され、上記調整可
能な遅延素子、または、レプリカ回路、またはその両方
がそれら遅延要素のスタンダードセルで配置されて構成
されている。
回路と、上記半導体回路のクリティカルパスの遅延時間
をモニターするレプリカ回路とを有する半導体装置の構
成方法であって、遅延値が調整可能な遅延素子を、上記
レプリカ回路の入力側と出力側との間の当該レプリカ回
路内を含む少なくともいずれかに配置し、製造後に、上
記遅延素子の遅延値を、上記半導体回路のクリティカル
パス遅延にマージンをもって動作する値に調整する。
回路と、上記半導体回路のクリティカルパスの遅延時間
をモニターするレプリカ回路とを有する半導体装置の構
成方法であって、上記レプリカ回路を、遅延値が調整可
能な遅延素子により形成し、製造後に、上記遅延素子の
遅延値を、上記半導体回路のクリティカルパス遅延にマ
ージンをもって動作する値に調整する。
回路と、上記半導体回路のクリティカルパスの遅延時間
をモニターするレプリカ回路とを有する半導体装置の構
成方法であって、上記レプリカ回路を、複数の遅延素子
の接続形態を変更可能に形成し、製造後に、上記複数の
遅延素子を並列または直列に接続して、上記レプリカ回
路の遅延値を、上記半導体回路のクリティカルパス遅延
にマージンをもって動作する値に調整する。
が調整可能に形成し、製造後に、上記遅延素子の遅延値
を設定する。
回路においてクリティカルパスとして選定されたパスと
等価な遅延特性の回路として構成され、レプリカ回路の
入力側と出力側との間のいずれかに調整可能な遅延素子
が設けられる。そして、たとえばチップを製造した後
に、レジスタあるいは外部信号に基づいて、遅延素子の
遅延値が、レプリカ回路を含むレプリカシステムが、半
導体回路(LSI)のクリティカルパス遅延にマージン
を持って確実に動作する値に調整される。
たとえば半導体回路においてクリティカルパスとして選
定されたパスと等価な遅延特性を有し、少なく一つの調
整可能な遅延素子により構成される。そして、たとえば
チップを製造した後に、レジスタあるいは外部信号に基
づいて、遅延素子の遅延値が、レプリカ回路を含むレプ
リカシステムが、半導体回路(LSI)のクリティカル
パス遅延にマージンを持って確実に動作する値に調整さ
れる。
カ回路を伝播され、電圧制御回路において、元の基準信
号と遅延素子を含むレプリカ回路の出力信号との位相が
比較され、レプリカ回路の出力信号が元の基準信号によ
り1周期以上遅れている場合には電圧値が大きくなり、
1周期以上進んでいる場合には電圧値が小さくなるよう
に制御されて、電源電圧が半導体回路およびレプリカ回
路に供給される。
置の第1の実施形態を示すブロック図である。本半導体
装置は、レプリカ回路を、半導体回路の電源電圧VDDを
ダイナミックに変更し、常に最低動作電圧を供給するよ
うに制御する電源電圧制御系回路に適用した例を示す図
である。
I)11、レプリカ回路12、調整可能な遅延素子12
A、位相比較器13、チャージポンプ14、およびDC
−DCコンバータ15により構成されている。そして、
位相比較器13、チャージポンプ14、およびDC−D
Cコンバータ15により電圧制御回路が構成される。
15により電源電圧VDDが供給され、たとえば図2に示
すように、複数の伝送パスを有する同期系回路であっ
て、信号送信側のフリップフロップ(FF)111−
1,111−2,111−3、受信側のフリップフロッ
プ112−1,112−2,112−3、送信側と受信
側のフリップフロップを接続する主伝送経路(伝送パ
ス)113,114,115、分岐パス113−1、1
15−1、所定のしきい値電圧を有する伝送素子として
のゲート素子116−1〜116−11により構成され
ている。
フロップ111−1の出力と受信側フリップフロップ1
12−1の入力との間に接続されている。そして、主伝
送パス113の分岐点113aから分岐パス113−1
が分岐され、この分岐パス113−1がゲート素子11
6−6の一方の入力端子に接続されている。そして、フ
リップフロップ111−1の出力と分岐点113aとの
間の主伝送パス113にゲート素子116−1,116
−2が配置され、分岐点113aと受信側フリップフロ
ップ112−1の入力との間の主伝送パス113にゲー
ト素子116−3が配置されている。
フロップ111−2の出力と受信側フリップフロップ1
12−2の入力との間に接続されている。そして、フリ
ップフロップ111−2の出力と受信側フリップフロッ
プ112−2の入力との間の主伝送パス114にゲート
素子116−4〜116−9が配置されている。具体的
には、ゲート素子116−5の一方の入力がゲート素子
116−4の出力に接続され、ゲート素子116−5の
出力がゲート素子116−6の他方の入力に接続され、
ゲート素子116−6の出力側にゲート素子116−7
〜116−9が接続されている。
フロップ111−3の出力と受信側フリップフロップ1
12−3の入力との間に接続されている。そして、主伝
送パス115の分岐点115aから分岐パス115−1
が分岐され、この分岐パス115−1がゲート素子11
6−5の他方の入力端子に接続されている。そして、フ
リップフロップ111−3の出力と分岐点115aとの
間の主伝送パス115にゲート素子116−10,11
6−11が配置されている。
1は、たとえば絶縁ゲート型電界効果トランジスタ、す
なわちMIS( Metal Insulator Semiconductor)系回路
を用いて構成されている。
が最大の遅延パス(クリティカルパス)は、フリップフ
ロップ111−3→主伝送パス115→ゲート素子11
6−10,116−11→分岐パス115−1→ゲート
素子116−5→主伝送パス114→ゲート素子116
−6〜116−9→フリップフロップ112−2の伝送
パスである。したがって、原則的には、このパスを構成
する素子、パスを基準にレプリカ回路12が構成され
る。
上述したようにクリティカルパスとして選定されたパス
構成と等価な電源電圧−遅延特性をもつ回路として構成
されており、DC−DCコンバータ15による電源電圧
VDDの供給を受けて動作し、所定周期の基準信号SIN
を入力してゲート処理等して伝播させる。レプリカ回路
12は、図2の場合を例にとると、上述したように、フ
リップフロップ111−3→主伝送パス115→ゲート
素子116−10,116−11→分岐パス115−1
→ゲート素子116−5→主伝送パス114→ゲート素
子116−6〜116−9→フリップフロップ112−
2と等価な回路で構成される。
回路12の出力側に、遅延量が調整可能な遅延素子12
Aが接続されている。この調整可能な遅延素子12A
は、その遅延値は、調整信号SADJを受けてレプリカ
回路12を含むレプリカシステムが、半導体回路(LS
I)11のクリティカルパス遅延にマージンを持って確
実に動作する値に調整され、この遅延値をもってレプリ
カ回路12の出力信号を伝播させ、伝播後の信号を遅延
信号S12Aとして位相比較器13に出力する。
2Aの配置位置は、レプリカ回路12の出力側に配置し
ているが、このレプリカ回路12と遅延素子12Aとの
位置関係は、これに限定されるものではなく、たとえば
レプリカ回路12の入力側あるいはレプリカ回路12中
に位置していても勿論よい。
す回路図である。この遅延素子12Aは、図3に示すよ
うに、遅延ゲートGT1〜GT4、およびセレクタ12
1により構成されている。セレクタ121には、遅延ゲ
ートGT1〜GT4の各出力端子が接続されており、供
給される調整信号SADJによって、遅延量が異なるゲ
ートの出力信号を選択する。これにより、必要なマージ
ン遅延値に調整することができる。そして、セレクタ1
21は、選択した遅延ゲート出力を遅延信号S12Aと
して出力する。
たとえばチップを製造した後に所定の方法で調整信号S
ADJが供給され、所望の値に設定される。この調整信
号SADJは、たとえば図4または図5に示すように構
成により供給可能である。
た例である。すなわち、レジスタ122に対して、たと
えば外部からDMAで直接アクセスして、あるいは内部
の何らかの制御回路から選択すべき遅延値(ゲート出
力)データを設定して調整信号SADJとして与える構
成例である。
を、外部ピン(外部信号の入力端子)124,125,
126への信号設定によりデコーダ123を介して制御
する例である。なお、本発明が、デコーダ123がない
ケースも含むことは明白である。またこれら構成例に限
定されるものではないことは勿論である。
素子12Aの出力遅延信号S12Aとの位相を比較し、
遅延信号S12Aが基準信号SINより1周期以上遅れ
ている場合にはアップ信号UPを生成し、1周期以上進
んでいる場合にはダウン信号DNを生成してチャージポ
ンプ14に出力する。
よりアップ信号UPを受けた場合には、DC−DCコン
バータ15による電源電圧VDDを大きくし、ダウン信号
DNを受けた場合にはDC−DCコンバータ15による
電源電圧VDDを小さくするように指示する信号S14を
DC−DCコンバータ15に出力する。
ンプ14の出力信号S14を受けて、この信号S14が
指示するように電源電圧VDDの値を調整して、半導体回
路11およびレプリカ回路12に供給する。
プリカ回路12は、半導体回路11においてクリティカ
ルパスとして選定されたパス構成と等価な遅延特性の回
路として構成され、レプリカ回路12のたとえば出力側
と位相比較器13との間に調整可能な遅延素子12Aが
設けられる。そして、たとえばチップを製造した後に、
レジスタ122あるいはデコーダ123を通して調整信
号SADJが遅延素子12Aを構成するセレクタ121
に与えられる。これにより、遅延素子12Aの遅延値
は、調整信号SADJを受けてレプリカ回路12を含む
レプリカシステムが、半導体回路(LSI)11のクリ
ティカルパス遅延にマージンを持って確実に動作する値
に調整される。
置においては、レプリカ回路12に所定周期の基準信号
SINが入力される。そして、基準信号SINはレプリ
カ回路12で、ゲート処理等を受けて所定時間遅延さ
れ、さらに遅延値が調整された遅延素子12Aで設定量
だけ遅延されて遅延信号S12Aとして位相比較器13
に出力される。
延素子12Aの出力遅延信号S12Aとが入力され、両
信号の位相が比較される。比較の結果、遅延信号S12
Aが基準信号SINより1周期以上遅れている場合には
アップ信号UPが生成されてチャージポンプ回路14に
出力される。一方、遅延信号S12Aが基準信号SIN
より1周期以上進んでいる場合にはダウン信号DNが生
成されてチャージポンプ14に出力される。
器13によりアップ信号UPを受けた場合には、DC−
DCコンバータ15による電源電圧VDDを大きくして、
処理速度が速くなるように(遅延が小さくなるように)
指示する信号S14が生成されてDC−DCコンバータ
15に出力される。一方、位相比較器13によりダウン
信号DNを受けた場合には、DC−DCコンバータ15
による電源電圧VDDを小さくして、処理速度が遅くなる
ように(遅延が大きくなるように)指示する信号S14
が生成され、DC−DCコンバータ15に出力される。
て、チャージポンプ14の出力信号S14にを受けて、
この信号S14が指示するように電源電圧VDDの値が調
整されて、半導体回路11およびレプリカ回路12に供
給される。
よれば、半導体回路11においてクリティカルパスとし
て選定されたパス構成と等価な遅延特性の回路としてレ
プリカ回路12を構成し、レプリカ回路12のたとえば
出力側と位相比較器13との間に調整可能な遅延素子1
2Aを設け、たとえばチップを製造した後に、遅延素子
12Aの遅延値を、レプリカ回路12を含むレプリカシ
ステムが、半導体回路(LSI)11のクリティカルパ
ス遅延にマージンを持って確実に動作する値に調整可能
に構成したので、過大なマージン設定を防ぐことがで
き、また予想よりマージンが小さい場合にこれを増やす
ことで誤動作を防ぐことも可能になる。
を、レジスタや外部ピンの設定により変更できるように
することにより、チップ製造後に遅延値やマージンを調
整することができるようになるという利点がある。
素子12Aを、図3に示すように、遅延ゲートGT1〜
GT4、およびセレクタ121により構成した例とした
が、遅延素子の構成はこれに限定されるものではなく、
種々の態様が可能である。
遅延素子12Aを、トランジスタゲート遅延やRC遅延
やメモリ遅延等の異なる遅延特性を有する遅延要素によ
り構成することも可能である。図6において、12Bが
トランジスタゲート遅延と同じ遅延特性を持った調整可
能な遅延要素を示し、12Cが同じくRC遅延特性を持
った調整可能な遅延要素を示し、12Dがメモリの遅延
特性を持った調整可能な遅延要素を示している。
した遅延素子の具体的な構成例を示す回路図である。
延と同じ遅延特性を持った調整可能な遅延要素12B
は、直列に接続された遅延ゲートGTB1〜GTB3、
およびセレクタ121Bにより構成されている。セレク
タ121Bには、遅延ゲートGTB1〜GTB3の各出
力端子およびレプリカ回路12の出力端子が接続されて
おり、供給される調整信号SADJBによって、遅延量
が異なるゲートの出力信号を選択する。なお、トランジ
スタゲート遅延特性を持つ遅延ゲートGTB1〜GTB
3は、たとえば図8に示すように、2つのインバータI
NV1,INV2を直列に接続してなるバッファにより
構成される。
12Cは、直列に接続された遅延ゲートGTC1〜GT
C3、およびセレクタ121Cにより構成されている。
セレクタ121Cには、遅延ゲートGTC1〜GTC3
の各出力端子、遅延要素12Bの遅延ゲートGTB3の
出力端子、およびセレクタ121Bを介してレプリカ回
路12の出力端子が接続されており、供給される調整信
号SADJCによって、遅延量が異なるゲートの出力信
号を選択する。なお、RC遅延特性を持つ遅延ゲートG
TC1〜GTC3は、たとえば図9に示すように、いわ
ゆるRCユニットにより構成される。
要素12Dは、並列に接続された遅延ゲートGTD1〜
GTD3、およびセレクタ121Dにより構成されてい
る。セレクタ121Dには、遅延ゲートGTD1〜GT
D3の各出力端子、および遅延要素12Cのセレクタ1
21Cの出力端子が接続されており、供給される調整信
号SADJDによって、遅延量が異なるゲートの出力信
号を選択する。
GTD1〜GTD3は、たとえば図10に示すように、
いわゆるビット線の放電特性をエミュレートするユニッ
トを用い、負荷の値を変えたものを選択できるように構
成される。基本的には、遅延ゲートGTD1は、図10
(A)に示すように、電源電圧VDDと接地ラインとの間
に接続したpチャネルMOS(PMOS)トランジスタ
PT1およびnチャネルMOS(NMOS)トランジス
タNT1、インバータINV3、並びにNMOSトラン
ジスタのソース・ドレイン同士を接続してなる負荷容量
LC1により構成される。そして、図10(B)に示す
ように、負荷容量を1つ増やして遅延ゲートGTD2が
構成され、図10(C)に示すように、負荷容量をさら
に1つ増やして遅延ゲートGTD3が構成される。
レクタ121B,121C,121Dへの調整信号SA
DJB,SADJC,SADJDにより遅延量が選択的
に組み合わされて、実デバイスのクリティカルパスに対
する遅延調整やマージン調整が行われる。
遅延要素で構成し、これらにより遅延値・特性を調整す
ることで電圧や温度の変化によりトラッキングが取れず
不良になることを防ぐことができる利点がある。
に限定されてるものではなく、また、遅延要素は、トラ
ンジスタゲート遅延、RC遅延、およびメモリ遅延の3
種類に限るものではなく、トランジスタ遅延も様々な回
路構成のものが適用できる。
る遅延特性の遅延素子をスタンダードセル化することも
可能である。図11において、SCBがスタンダードセ
ルブロックを示している。また、たとえばRC遅延ユニ
ットRCUは、所定パターンにより構成され、これらを
複数用いて構成することで所望のRC遅延を得られる。
このように、クリティカルパスや遅延特性の異なる遅延
ユニットをスタンダードセル化して使用することで、通
常のCADにより自動配置配線を利用して遅延ユニット
の設計が可能になり、ひいては設計の効率化を図れる利
点がある。
装置の第2の実施形態を示すブロック図である。本第2
の実施形態に係る半導体装置は、第1の実施形態に係る
半導体装置と同様に、レプリカ回路を、半導体回路の電
源電圧VDDをダイナミックに変更し、常に最低動作電圧
を供給するように制御する電源電圧制御系回路に適用し
た例を示す図である。
態と異なる点は、調整可能な遅延素子を、レプリカ回路
の外部(第1の実施形態ではレプリカ回路の出力側)に
別個に配置する代わりに、レプリカ回路16を、調整可
能な遅延素子160により構成し、設定によって遅延要
素の組み合わせを任意に変更可能にし、その組み合わせ
によって所望の遅延特性を実現できるように構成したこ
とにある。
の実施形態に係るレプリカ回路16は、直列に接続され
た遅延要素としての複数のゲート遅延素子161−1〜
161−n、およびセレクタ162を含む調整可能の遅
延素子160により構成し、所望の遅延値となるゲート
遅延素子段数をセレクタ162で選択するように構成さ
れている。
は、たとえば図8に示すように、2つのインバータIN
V1,INV2を直列に接続してなるバッファ、あるい
はNANDゲートやNORゲート、あるいは複合ゲート
等により構成することが可能である。また、セレクタ1
62には、基準信号SINの入力ライン、各ゲート遅延
素子161−1〜161−nの出力ノードが接続されて
いる。
り構成されたレプリカ回路16には、たとえばチップを
製造した後に所定の方法で調整信号SADJEが供給さ
れ、所望の値に設定される。この調整信号SADJE
は、たとえば図13または図14に示すように構成によ
り供給可能である。
いた例である。すなわち、レジスタ163に対して、た
とえば外部からDMAで直接アクセスして、あるいは内
部の何らかの制御回路から選択すべき遅延値(ゲート出
力)データを設定して調整信号SADJEとして与える
構成例である。
1を、外部ピン(外部信号の入力端子)164,16
5,166への信号設定によりデコーダ167を介して
制御する例である。なお、本発明が、デコーダ167が
ないケースも含むことは明白である。またこれら構成例
に限定されるものではないことは勿論である。
カ回路16は、調整可能な遅延素子により構成される。
そして、たとえばチップを製造した後に、レジスタ16
3あるいはデコーダ167を通して調整信号SADJE
がレプリカ回路16を構成するセレクタ162に供給さ
れる。これにより、レプリカ回路16を含むレプリカシ
ステムが、半導体回路(LSI)11のクリティカルパ
ス遅延にマージンを持って確実に動作する値に調整され
る。
置10Aにおいては、レプリカ回路16に所定周期の基
準信号SINが入力される。そして、基準信号SINは
レプリカ回路16で、ゲート処理等を受けて所定時間遅
延され、さらに遅延値が調整された設定量だけ遅延され
て遅延信号S16として位相比較器13に出力される。
プリカ回路16の出力遅延信号S16とが入力され、両
信号の位相が比較される。比較の結果、遅延信号S16
が基準信号SINより1周期以上遅れている場合にはア
ップ信号UPが生成されてチャージポンプ回路14に出
力される。一方、遅延信号S16が基準信号SINより
1周期以上進んでいる場合にはダウン信号DNが生成さ
れてチャージポンプ14に出力される。
器13によりアップ信号UPを受けた場合には、DC−
DCコンバータ15による電源電圧VDDを大きくして、
処理速度が速くなるように(遅延が小さくなるように)
指示する信号S14が生成されてDC−DCコンバータ
15に出力される。一方、位相比較器13によりダウン
信号DNを受けた場合には、DC−DCコンバータ15
による電源電圧VDDを小さくして、処理速度が遅くなる
ように(遅延が大きくなるように)指示する信号S14
が生成され、DC−DCコンバータ15に出力される。
て、チャージポンプ14の出力信号S14にを受けて、
この信号S14が指示するように電源電圧VDDの値が調
整されて、半導体回路11およびレプリカ回路16に供
給される。
よれば、レプリカ回路16を、調整可能な遅延素子によ
り構成し、たとえばチップを製造した後に、レプリカ回
路16を構成する遅延素子の遅延値を、レプリカ回路1
6を含むレプリカシステムが、半導体回路(LSI)1
1のクリティカルパス遅延にマージンを持って確実に動
作する値に調整可能に構成したので、過大なマージン設
定を防ぐことができ、また予想よりマージンが小さい場
合にこれを増やすことで誤動作を防ぐことも可能にな
る。また、汎用的に使用可能なレプリカ回路を構成する
ことができ、また半導体回路11のの動作電圧マージン
の設定を柔軟に行うことが可能となる。
能な遅延素子の遅延値を、レジスタや外部ピンの設定に
より変更できるようにすることにより、チップ製造後に
遅延値やマージンを調整することができるようになると
いう利点がある。
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
述した第2の実施形態に係るレプリカ回路と異なる点
は、調整可能な遅延素子160の後段に、さらに調整可
能な遅延素子170を縦続接続したことにある。
素子としての複数のRC遅延素子171−1〜171−
n、およびセレクタ172を有し、所望の遅延値となる
RC遅延素子段数をセレクタ172で選択するように構
成されている。
たとえばアルミニウム配線等により構成される。また、
セレクタ172には、前段の遅延素子160のセレクタ
162の出力、および各RC遅延素子171−1〜17
1−nの接続ノードが接続されている。
電圧遅延特性の関係を示す図である。図16において、
で示す曲線はRC成分が小さい場合の電圧遅延特性を
示し、で示す曲線はRC成分がの場合より大きい場
合(RC成分が中程度の場合)の電圧遅延特性を示し、
で示す曲線はRC成分がの場合より大きい場合の電
圧遅延特性を示している。図16に示すように、ゲート
遅延とRC遅延の比率を変化させることによって所望の
電圧- 遅延特性を得ることができる。そこで、本第3の
実施形態の係るレプリカ回路16Aにおいて、所望の遅
延値でかつ所望のゲート遅延/RC遅延比率となるゲー
ト遅延素子段数およびRC遅延素子段数が、たとえばレ
ジスタやデコーダを介した制御によりセレクタ162お
よび172でそれぞれ選択される。
の実施形態の効果と同様の効果を得ることができる。
素子チェーンの後段にRC遅延素子チェーンを接続した
構成例を示しているが、本発明はこの位置関係に限定さ
れるものではなく、RC遅延素子チェーンの後段にゲー
ト遅延素子チェーンを接続しても本発明の範囲にあるこ
とはいうまでもない。
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
述した第3の実施形態に係るレプリカ回路と異なる点
は、調整可能な遅延素子17の後段に、さらに調整可能
な遅延素子180を縦続接続したことにある。
素子としての複数の負荷の値が異なるメモリ遅延素子1
81−1〜181−3、およびセレクタ182を有し、
所望の遅延値となるメモリ遅延素子をセレクタ182で
選択するように構成されている。
は、たとえば図10に示すように、ビット線の放電特性
をエミュレートするユニットを用い、負荷の値を変えた
ものを選択できるように構成される。また、セレクタ1
82には、前段の遅延素子170のセレクタ172の出
力、および各メモリ遅延素子181−1〜181−nの
出力ノードが接続されている。
の実施形態の効果と同様の効果を得ることができる。
遅延素子チェーン、RC遅延素子チェーン、メモリ遅延
素子の位置関係はこれ限定されるものではない。
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
述した第3の実施形態に係るレプリカ回路と異なる点
は、縦続接続された遅延要素としてのゲート遅延素子お
よびRC遅延素子からなる2つのレプリカ部16A−
1,16A−2を、接続選択手段としてのセレクタ19
1を介し基準信号SINの入力に対して並列または縦続
接続させ、かつ2つのレプリカ部16A−1,16A−
2の出力を選択手段としてにANDゲート192を介し
てレプリカ出力S16Cを得るように構成したことにあ
る。選択手段としてのANDゲート192は、複数のレ
プリカ部の出力からより遅延量の大きい遅延素子の出力
信号をモニター用信号である遅延信号S16Cとして選
択し出力する。
は、独立にゲート遅延素子段数、RC延素子段数を設定
できる。
でレプリカ入力である基準信号SINを選択した場合、
2つのレプリカ部16A−1,16A−2は並列に動作
する。このように並列に動作させるには、以下の場合に
適している。すなわち、半導体回路(LSI)11本体
のクリティカルパスが動作電圧によって入れ替わるよう
な場合、LSIの電圧−遅延特性に不連続点が発生す
る。このような場合、1つのレプリカではLSIの電圧
−遅延特性に対して最適なトラッキングを取ることが難
しくなる。そこで、2つ用意したレプリカ部16A−
1,16A−2をそれぞれのクリティカルパスに合わせ
こむことで、レプリカの電圧−遅延特性をLSI本体の
特性に対して最適に合わせこむことが可能となる。
−1の出力信号S16A−1を選択した場合、2つのレ
プリカ部16A−1,16A−2は直列(縦続)接続さ
れ、1つのレプリカとして動作する。このように直列に
接続して1つのレプリカとして動作させるには、以下の
場合に適している。すなわち、LSI本体のクリティカ
ルパスが、ゲート+長い配線+ゲート+長い配線のよう
な構成の場合(たとえば長い配線に対してリピータバッ
ファが挿入された場合など)、2つのレプリカを直列に
接続し、それぞれのレプリカでゲート遅延素子段数とR
C遅延素子段数を独立の設定することで、レプリカをよ
りLSI本体のクリティカルパスの構成に近づけること
が可能となる。また、ゲート遅延成分およびRC遅延成
分の設定範囲を2倍に広げることも可能となる。
ば、上述した第3の実施形態の効果に加えて、LSI本
体のクリティカルパスの構成により近づけることが可能
になるという効果を得ることができる。
図15に示すレプリカ回路を2つ用いた場合を例に説明
したが、第4の実施形態に係る図17に示すレプリカを
適用しても同様の効果が得られることは言うまでもな
い。
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
述した第5の実施形態に係るレプリカ回路と異なる点
は、縦続接続された遅延要素としてのゲート遅延素子お
よびRC遅延素子からなるレプリカ部を、m(m≧3)
個用い、これらレプリカ部16A−1〜16A−mを、
セレクタ191−1〜191−m-1 を介し、基準信号S
INの入力に対して並列または直列(縦続)接続させ
て、並列動作および/または直列動作させ、かつm個の
レプリカ部16A−1,16A−2の出力を選択手段と
してのm入力ANDゲート193を介してレプリカ出力
である遅延信号S16Dを得るように構成したことにあ
る。
の実施形態の効果と同様の効果を得ることができること
はもとより、ゲート+長い配線+ゲート+長い配線+…
といったレプリカを複数構成し、それらを並列動作させ
て不連続点を持った特性にも対応することが可能とな
る。
図15に示すレプリカ回路をm個用いた場合を例に説明
したが、第4の実施形態に係る図17に示すレプリカを
適用しても同様の効果が得られることは言うまでもな
い。
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
カ回路群はチップを製造した後に、所望の値に設定する
ことができる具体的な構成例を示している。図20は、
レジスタを用いて調整可能なレプリカ回路群の遅延値を
変更できるようにした構成例を示す回路図である。この
回路では、上述した第2〜第6の実施形態において示し
たように、遅延素子の段数や接続方法がセレクタで選択
されるが、これをレジスタ194で設定する。このレジ
スタ194に設定した情報を各レプリカ部16A−1〜
16A−mに対応して設けたデコーダ195−1〜19
5−mでデコードしてセレクタに供給する。レジスタ1
94は、たとえば外部からDMAで直接アクセスされて
もよいし、内部の何らかの制御回路から設定を行っても
良い。
20に示すようにレジスタを使用せず、たとえば図5お
よび図15に示すように、外部ピンの信号設定によって
制御することも可能である。
装置の第8の実施形態を示すブロック図である。
の実施形態と異なる点は、アップ信号およびダウン信号
を出力する位相比較器およびこれらのアップ信号および
ダウン信号に応じた信号を出力するチャージポンプを用
いる代わりに、基準信号SINと遅延素子12Aの出力
遅延信号S12Aとの位相を比較し、その差分に相当す
るデジタルの位相差情報信号S20を出力する位相差検
出回路20、位相差情報信号S20を受けて累算すると
ともに、電源電圧VDDの調整を指示するNビットの信号
S21を出力する累算器21、およびNビット信号S2
1をデジタル信号からアナログ信号S22に変換してD
C−DCコンバータ15に供給するNビットDA(デジ
タル−アナログ)コンバータ22を設けたことにある。
たとえば図12、図15、図17、図18、図19、図
20に示すものを適用可能である。また、図21のよう
に位相差検出回路20、累算器21、およびDAコンバ
ータ22を用いた構成は、図1に示す第1の実施形態の
ように、レプリカ回路12の外部に遅延素子12Aを配
置する構成にも適用可能である。
施形態の効果と同様の効果を得ることができる。
装置の第9の実施形態を示すブロック図である。
態と異なる点は、累算器21を用いる代わりに、プロセ
ッサ23を用いたことにある。この場合、たとえばプロ
グラムにより任意の値に設定される設定値と位相差情報
信号S20の差を、電源電圧VDDの調整を指示するNビ
ットの信号S23として出力する。
施形態の効果と同様の効果を得ることができる。
調整可能な遅延素子を備えることにより過大なマージン
設定を防ぐことができ、また予想よりマージンが小さい
場合にこれを増やすことで誤動作を防ぐことも可能にな
る。
わせによって遅延値を任意に設定可能なレプリカ回路を
備えることにより、汎用的に使用可能なレプリカ回路を
構成することができ、また同時に半導体回路の動作電圧
マージンの設定を柔軟に行うことが可能となる。
延要素で構成したので、これらにより遅延値・特性を調
整することで電圧や温度の変化によりトラッキングが取
れず不良になることを防ぐことができる。
力端子への外部信号の入力により変更できるようにする
ことにより、チップ製造後に遅延値やマージンを調整す
ることができるようになる。
ダードセルとして用意してそれらでレプリカや遅延調整
ユニットをスタンダードセルで配置、構成することで、
設計の効率化が図れる利点がある。
並列動作または直列動作または並列/ 直列併用動作を選
択できることによって、半導体回路本体のクリティカル
パスの構成により近づけることが可能になる。
置の第1の実施形態を示すブロック図である。
である。
す回路図である。
成するセレクタに調整信号を供給する構成例を示す回路
図である。
成するセレクタに調整信号を供給する他の構成例を示す
回路図である。
スタゲート遅延やRC遅延やメモリ遅延等の異なる遅延
特性を有する遅延要素により構成した場合の概念図であ
る。
の構成例を示す回路図である。
示す回路図である。
回路図である。
子の具体的な構成例を示す回路図である。
ル化した例を説明するための図である。
装置の第2の実施形態を示すブロック図である。
構成するセレクタに調整信号を供給する構成例を示す回
路図である。
構成するセレクタに調整信号を供給する他の構成例を示
す回路図である。
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
の関係を示す図である。
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
説明するための図であって、当該半導体装置を構成する
レプリカ回路の他の構成例を示す回路図である。
説明するための図であって、レジスタを用いて調整可能
なレプリカ回路群の遅延値を変更できるようにした構成
例を示す回路図である。
装置の第8の実施形態を示すブロック図である。
装置の第9の実施形態を示すブロック図である。
プリカ系回路を示す図である。
示す図である。
導体回路、12,16,16A〜16E…レプリカ回
路、12A…調整可能な遅延素子、12B…トランジス
タゲート遅延特性を持った調整可能な遅延要素、12C
…RC遅延特性を持った調整可能な遅延要素、12D…
メモリの遅延特性を持った調整可能な遅延要素、13…
位相比較器、14…チャージポンプ、15…DC−DC
コンバータ、16A−1〜16A−m…レプリカ部、2
0…位相差検出検出回路、21…累算器、22…Nビッ
トDAコンバータ、23…プロセッサ、111−1〜1
11−3…信号送信側フリップフロップ、112−2〜
112−3…受信側フリップフロップ、113,11
4,115…主伝送パス、113−1,115−1…分
岐パス、16−1〜16−11…ゲート素子、121,
121B,121C,121D…セレクタ、160,1
70,180…調整可能な遅延素子、191−1〜19
1−m…セレクタ(接続選択手段)、192,193…
ANDゲート(選択手段)、GT1〜GT4…遅延ゲー
ト、GTB1〜GTB3…トランジスタゲート遅延特性
を持つ遅延ゲート、GTC1〜GTC3…RC遅延特性
を持つ遅延ゲート、GTD1〜GTD3…メモリの遅延
特性を持つ遅延ゲート。
Claims (60)
- 【請求項1】 伝送パスを有する半導体回路と、上記半
導体回路のクリティカルパスの遅延時間をモニターする
レプリカ回路とを有する半導体装置であって、 上記レプリカ回路の入力側と出力側との間の少なくとも
いずれかに配置され、遅延値が調整可能な遅延素子を有
する半導体装置。 - 【請求項2】 上記調整可能な遅延素子が、異なる遅延
特性を有する遅延要素を含む請求項1記載の半導体装
置。 - 【請求項3】 上記遅延要素の異なる遅延特性は、トラ
ンジスタゲートの遅延特性、配線抵抗Rおよび配線容量
Cに基づくRC遅延特性、およびメモリの遅延特性であ
る請求項2記載の半導体装置。 - 【請求項4】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項1
記載の半導体装置。 - 【請求項5】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項2
記載の半導体装置。 - 【請求項6】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項1記載の半導体装置。 - 【請求項7】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項2記載の半導体装置。 - 【請求項8】 上記異なる遅延特性を有する遅延要素が
スタンダードセル化され、上記調整可能な遅延素子、ま
たは、レプリカ回路、またはその両方がそれら遅延要素
のスタンダードセルで配置されて構成されている請求項
2記載の半導体装置。 - 【請求項9】 上記異なる遅延特性を有する遅延要素が
スタンダードセル化され、上記調整可能な遅延素子、ま
たは、レプリカ回路、またはその両方がそれら遅延要素
のスタンダードセルで配置されて構成されている請求項
5記載の半導体装置。 - 【請求項10】 上記異なる遅延特性を有する遅延要素
がスタンダードセル化され、上記調整可能な遅延素子、
または、レプリカ回路、またはその両方がそれら遅延要
素のスタンダードセルで配置されて構成されている請求
項7記載の半導体装置。 - 【請求項11】 伝送パスを有する半導体回路と、 上記半導体回路の上記クリティカルパスとして採用され
た伝送パスと等価な電源電圧−遅延特性をもった回路に
より構成され、基準信号を伝播して上記半導体回路のク
リティカルパスをモニターするレプリカ回路と、 上記レプリカ回路の入力側と出力側との間の少なくとも
いずれかに配置され、遅延値が調整可能な遅延素子と、 上記レプリカ回路のモニター結果に基づいた値の電源電
圧を生成して、上記半導体回路および上記レプリカ回路
に供給する電圧制御回路とを有する半導体装置。 - 【請求項12】 上記調整可能な遅延素子が、異なる遅
延特性を有する遅延要素を含む請求項11記載の半導体
装置。 - 【請求項13】 上記遅延要素の異なる遅延特性は、ト
ランジスタゲートの遅延特性、配線抵抗Rおよび配線容
量Cに基づくRC遅延特性、およびメモリの遅延特性で
ある請求項12記載の半導体装置。 - 【請求項14】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項1
1記載の半導体装置。 - 【請求項15】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項1
2記載の半導体装置。 - 【請求項16】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項11記載の半導体装置。 - 【請求項17】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項12記載の半導体装置。 - 【請求項18】 上記異なる遅延特性を有する遅延要素
がスタンダードセル化され、上記調整可能な遅延素子、
または、レプリカ回路、またはその両方がそれら遅延要
素のスタンダードセルで配置されて構成されている請求
項12記載の半導体装置。 - 【請求項19】 上記異なる遅延特性を有する遅延要素
がスタンダードセル化され、上記調整可能な遅延素子、
または、レプリカ回路、またはその両方がそれら遅延要
素のスタンダードセルで配置されて構成されている請求
項15記載の半導体装置。 - 【請求項20】 上記異なる遅延特性を有する遅延要素
がスタンダードセル化され、上記調整可能な遅延素子、
または、レプリカ回路、またはその両方がそれら遅延要
素のスタンダードセルで配置されて構成されている請求
項17記載の半導体装置。 - 【請求項21】 伝送パスを有する半導体回路と、上記
半導体回路のクリティカルパスの遅延時間をモニターす
るレプリカ回路とを有する半導体装置であって、 上記レプリカ回路が、遅延値が調整可能な遅延素子を有
する半導体装置。 - 【請求項22】 上記調整可能な遅延素子が、異なる遅
延特性を有する遅延要素を含む請求項21記載の半導体
装置。 - 【請求項23】 上記遅延要素の異なる遅延特性は、ト
ランジスタゲートの遅延特性、配線抵抗Rおよび配線容
量Cに基づくRC遅延特性、およびメモリの遅延特性で
ある請求項21記載の半導体装置。 - 【請求項24】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項2
1記載の半導体装置。 - 【請求項25】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項2
2記載の半導体装置。 - 【請求項26】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項21記載の半導体装置。 - 【請求項27】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項22記載の半導体装置。 - 【請求項28】 伝送パスを有する半導体回路と、基準
信号を伝播して上記半導体回路のクリティカルパスの遅
延時間をモニターするレプリカ回路とを有する半導体装
置であって、 上記レプリカ回路が、遅延素子を含む複数のレプリカ部
と、 選択信号を受けて上記複数のレプリカ部を、上記基準信
号の入力に対して並列または直列に接続する接続選択手
段と、 上記複数のレプリカ部の出力からより遅延量の大きい遅
延素子の出力信号をモニター用信号として選択する選択
手段と有する半導体装置。 - 【請求項29】 上記遅延素子は、異なる遅延特性を有
する遅延要素を含み、設定により遅延値が調整可能であ
る請求項28記載の半導体装置。 - 【請求項30】 上記遅延要素の異なる遅延特性は、ト
ランジスタゲートの遅延特性、配線抵抗Rおよび配線容
量Cに基づくRC遅延特性、およびメモリの遅延特性で
ある請求項29記載の半導体装置。 - 【請求項31】 レジスタを有し、 上記接続選択手段は、上記複数のレプリカ部を、上記レ
ジスタへの設定データに基づいて並列または直列に接続
するを有する請求項28記載の半導体装置。 - 【請求項32】 レジスタを有し、上記接続選択手段
は、上記複数のレプリカ部を、上記レジスタへの設定デ
ータに基づいて並列または直列に接続するを有する請求
項29記載の半導体装置。 - 【請求項33】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項2
9記載の半導体装置。 - 【請求項34】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とをさらに有する請
求項32記載の半導体装置。 - 【請求項35】 外部信号の入力端子を有し、 上記接続選択手段は、上記複数のレプリカ部を、上記入
力端子に入力された外部信号に基づいて並列または直列
に接続するを有する請求項28記載の半導体装置。 - 【請求項36】 外部信号の入力端子を有し、 上記接続選択手段は、上記複数のレプリカ部を、上記入
力端子に入力された外部信号に基づいて並列または直列
に接続するを有する請求項29記載の半導体装置。 - 【請求項37】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項29記載の半導体装置。 - 【請求項38】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とをさらに有
する請求項36記載の半導体装置。 - 【請求項39】 伝送パスを有する半導体回路と、 上記半導体回路の上記クリティカルパスとして採用され
た伝送パスと等価な電源電圧−遅延特性を有し、遅延値
が調整可能な遅延素子により構成され、基準信号を伝播
して上記半導体回路のクリティカルパスをモニターする
レプリカ回路と、上記レプリカ回路のモニター結果に基
づいた値の電源電圧を生成して、上記半導体回路および
上記レプリカ回路に供給する電圧制御回路とを有する半
導体装置。 - 【請求項40】 上記調整可能な遅延素子が、異なる遅
延特性を有する遅延要素を含む請求項39記載の半導体
装置。 - 【請求項41】 上記遅延要素の異なる遅延特性は、ト
ランジスタゲートの遅延特性、配線抵抗Rおよび配線容
量Cに基づくRC遅延特性、およびメモリの遅延特性で
ある請求項40記載の半導体装置。 - 【請求項42】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項3
9記載の半導体装置。 - 【請求項43】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項4
0記載の半導体装置。 - 【請求項44】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項39記載の半導体装置。 - 【請求項45】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項40記載の半導体装置。 - 【請求項46】 伝送パスを有する半導体回路と、 上記半導体回路の上記クリティカルパスとして採用され
た伝送パスと等価な電源電圧−遅延特性を有し、遅延素
子を含む複数のレプリカ部と、選択信号を受けて上記複
数のレプリカ部を、上記基準信号の入力に対して並列ま
たは直列に接続する接続選択手段と、上記複数のレプリ
カ部の出力からより遅延量の大きい遅延素子の出力信号
をモニター用信号として選択する選択手段とを有し、基
準信号を伝播して上記半導体回路のクリティカルパスを
モニターするレプリカ回路と、 上記レプリカ回路のモニター結果に基づいた値の電源電
圧を生成して、上記半導体回路および上記レプリカ回路
に供給する電圧制御回路とを有する半導体装置。 - 【請求項47】 上記遅延素子は、異なる遅延特性を有
する遅延要素を含み、設定により遅延値が調整可能であ
る請求項46記載の半導体装置。 - 【請求項48】 上記遅延要素の異なる遅延特性は、ト
ランジスタゲートの遅延特性、配線抵抗Rおよび配線容
量Cに基づくRC遅延特性、およびメモリの遅延特性で
ある請求項47記載の半導体装置。 - 【請求項49】 レジスタを有し、 上記接続選択手段は、上記複数のレプリカ部を、上記レ
ジスタへの設定データに基づいて並列または直列に接続
するを有する請求項46記載の半導体装置。 - 【請求項50】 レジスタを有し、 上記接続選択手段は、上記複数のレプリカ部を、上記レ
ジスタへの設定データに基づいて並列または直列に接続
するを有する請求項47記載の半導体装置。 - 【請求項51】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とを有する請求項4
7記載の半導体装置。 - 【請求項52】 レジスタと、 上記調整可能な遅延素子の遅延値を、上記レジスタへの
設定データに基づいて調整する手段とをさらに有する請
求項50記載の半導体装置。 - 【請求項53】 外部信号の入力端子を有し、 上記接続選択手段は、上記複数のレプリカ部を、上記入
力端子に入力された外部信号に基づいて並列または直列
に接続するを有する請求項46記載の半導体装置。 - 【請求項54】 外部信号の入力端子を有し、 上記接続選択手段は、上記複数のレプリカ部を、上記入
力端子に入力された外部信号に基づいて並列または直列
に接続するを有する請求項47記載の半導体装置。 - 【請求項55】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とを有する請
求項47記載の半導体装置。 - 【請求項56】 外部信号の入力端子と、 上記調整可能な遅延素子の遅延値を、上記入力端子に入
力された外部信号に基づいて調整する手段とをさらに有
する請求項54記載の半導体装置。 - 【請求項57】 伝送パスを有する半導体回路と、上記
半導体回路のクリティカルパスの遅延時間をモニターす
るレプリカ回路とを有する半導体装置の構成方法であっ
て、 遅延値が調整可能な遅延素子を、上記レプリカ回路の入
力側と出力側との間の当該レプリカ回路内を含む少なく
ともいずれかに配置し、 製造後に、上記遅延素子の遅延値を、上記半導体回路の
クリティカルパス遅延にマージンをもって動作する値に
調整する半導体装置の構成方法。 - 【請求項58】 伝送パスを有する半導体回路と、上記
半導体回路のクリティカルパスの遅延時間をモニターす
るレプリカ回路とを有する半導体装置の構成方法であっ
て、 上記レプリカ回路を、遅延値が調整可能な遅延素子によ
り形成し、 製造後に、上記遅延素子の遅延値を、上記半導体回路の
クリティカルパス遅延にマージンをもって動作する値に
調整する半導体装置の構成方法。 - 【請求項59】 伝送パスを有する半導体回路と、上記
半導体回路のクリティカルパスの遅延時間をモニターす
るレプリカ回路とを有する半導体装置の構成方法であっ
て、 上記レプリカ回路を、複数の遅延素子の接続形態を変更
可能に形成し、 製造後に、上記複数の遅延素子を並列または直列に接続
して、上記レプリカ回路の遅延値を、上記半導体回路の
クリティカルパス遅延にマージンをもって動作する値に
調整する半導体装置の構成方法。 - 【請求項60】 上記遅延素子を遅延値が調整可能に形
成し、 製造後に、上記遅延素子の遅延値を設定する請求項59
記載の半導体装置の構成方法。
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