KR20210031088A - 스몰핀 패키지용 오티피 메모리 제어 시스템, 오티피 메모리의 프로그래밍 및 읽기 회로 - Google Patents

스몰핀 패키지용 오티피 메모리 제어 시스템, 오티피 메모리의 프로그래밍 및 읽기 회로 Download PDF

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KR20210031088A
KR20210031088A KR1020190112593A KR20190112593A KR20210031088A KR 20210031088 A KR20210031088 A KR 20210031088A KR 1020190112593 A KR1020190112593 A KR 1020190112593A KR 20190112593 A KR20190112593 A KR 20190112593A KR 20210031088 A KR20210031088 A KR 20210031088A
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Abstract

실시예의 오티피 메모리의 프로그래밍 및 읽기 회로는 오티피 메모리 셀과, 제어 신호에 따라 상기 오티피 메모리 셀을 프로그램하는 제어신호 발생부와, 초기 상태의 오티피 메모리 셀과 프로그램 후의 오티피 메모리 셀의 출력을 감지하여 최종 메모리 출력을 내보내는 출력부를 포함하고, 상기 제어신호 발생부는 하나의 핀(pin)을 통해 입력 신호를 제공받아 복수의 제어 신호를 발생시킬 수 있다.
실시예에 따른 오티피 메모리의 프로그래밍 및 읽기 회로는 패키징 공정 후의 OTP 테스트가 이루어지므로 프로그래밍 비트수에 무관하게 사용이 가능하고 테스트 후의 값의 변동이 없으므로 품질 측면에서도 안정적인 효과를 가질 수 있다.

Description

스몰핀 패키지용 오티피 메모리 제어 시스템, 오티피 메모리의 프로그래밍 및 읽기 회로{OTP MEMORY CONTROL SYSTEM, PROGRAMMING AND READ CIRCUITRY FOR SMALL PIN PACKAGE OTP MEMORY}
실시예는 오티피 메모리 제어 시스템, 오티피 메모리의 프로그래밍 및 읽기 회로에 관한 것이다.
최근 배터리에 기반하여 동작하는 모바일 정보기기의 발전에 따라, 제한된 배터리 리소스의 효율적인 제어 및 관리 기능을 하는 전력 반도체 기반 PMIC(power management IC)가 매우 중요하게 부각되고 있다. PMIC는 다양한 제어 및 관리 기능을 원칩화하여 공간이 절약되고 코스트가 다운될 수 있도록 하기 때문에 배터리 기반의 모바일 정보 기기에서는 핵심부품이라고 할 수 있다.
PMIC는 전력용 디스크리트 파워 소자모듈과 고전압 파워회로, 저전압 디지털회로, 고전압 및 저전압 아날로그 회로로 구성된 파워제어 모듈로 2칩 또는 1칩으로 구성되어 전자기기에 들어오는 전력을 그 전자기기에 맞게 전력을 변환, 분배, 충전 및 제어하는 역할을 하기 때문에, 일반 반도체에 비해서 고내압화, 고신뢰성화 등이 요구된다.
특히 PMIC는 아날로그 트리밍 기능을 수행하기 위해 소용량의 비휘발성 메모리를 필요로 한다. 이러한 비휘발성 메모리로는 폴리 퓨즈(Poly Fuse) OTP(One Time Programmable) 메모리가 사용될 수 있다.
종래 폴리 퓨즈 OTP 메모리는 반도체 칩 제조 후, 웨이퍼 단계에서만 OTP 프로그래밍 테스트가 가능한 구조를 가지며, 패키징 공정 이후에 OTP 프로그래밍 테스트가 불가능한 문제점을 가진다.
즉, OTP 메모리는 프로그래밍 비트 수가 많은 집적회로이며 이 집적 회로를 외부 핀수가 적은 스몰핀 패키지(Small Pin Package)로 패키징 하는 칩의 경우 핀 수 제한으로 적용하지 못하는 문제가 있다.
또한, 기존 구조의 OTP 메모리를 탑재한 집적회로는 웨이퍼 레벨에서 테스트한 특성과 패키징 공정 이후에 특성이 시프트하는 문제로 인하여 정교한 아날로그 특성을 보정하는 OTP 기능으로는 사용이 적절하지 못하게 된다.
상술한 문제점을 해결하기 위해, 실시예는 패키징 공정 후에도 OTP 프로그래밍 테스트가 가능한 새로운 구조의 오티피 메모리 제어 시스템, 폴리 퓨즈 OTP 메모리의 프로그래밍 및 읽기 회로를 제공하는 것을 그 목적으로 한다.
실시예의 오티피 메모리 제어 시스템은 단일 입력 신호가 입력되는 EN 핀과, 상기 입력 신호를 제공받아 복수의 신호를 발생시키는 제1 블록(TM_FSM)과, 상기 복수의 신호를 제공받아 레지스터 또는 OTP 메모리의 비트 수를 설정하는 제2 블록(CNT10)과, 상기 비트 수가 설정된 OTP 메모리의 프로그래밍 또는 읽기 동작을 수행하도록 제어신호를 발생하는 제3 블록(MEM_BLK)과, 상기 제어신호를 선택하여 출력하는 제4 블록(SW)를 포함할 수 있다.
상기 복수의 신호는 오티피 메모리의 레지스터 접근 신호, 오티피 메모리 접근 신호, 프로그래밍 비트 셀 선택 신호 및 프로그래밍 동작 신호를 포함할 수 있다.
상기 입력 전압에 일정 전압 이상의 전압으로 복수개의 펄스를 인가하면 각 제어 신호가 순차적으로 변경되어 발생될 수 있다.
상기 OTP 메모리 읽기 시 필요한 전류를 공급하는 제5 블록(BGR, IREF)을 포함할 수 있다.
상기 제5 블록은 상기 EN 핀으로부터 전류를 공급받을 수 있다.
실시예의 오티피 메모리의 프로그래밍 및 읽기 회로는 오티피 메모리 셀과, 제어 신호에 따라 상기 오티피 메모리 셀을 프로그램하는 제어신호 발생부와, 초기 상태의 오티피 메모리 셀과 프로그램 후의 오티피 메모리 셀의 출력을 감지하여 최종 메모리 출력을 내보내는 출력부를 포함하고, 상기 제어신호 발생부는 하나의 핀(pin)을 통해 입력 신호를 제공받아 복수의 제어 신호를 발생시킬 수 있다.
상기 복수개의 제어 신호는 오티피 메모리의 레지스터 접근 신호, 오티피 메모리 접근 신호, 프로그래밍 비트 셀 선택 신호 및 프로그래밍 동작 신호를 포함할 수 있다.
상기 입력 전압에 일정 전압 이상의 전압으로 복수개의 펄스를 인가하면 각 제어 신호가 순차적으로 변경되어 발생될 수 있다.
상기 출력부는 정상 상태의 오티피 메모리 셀과 초기 상태의 오티피 메모리 셀의 출력값과, 정상 상태의 오티피 메모리 셀과 프로그래밍 상태의 오티피 메모리 셀의 출력값을 측정할 수 있다.
상기 출력부는 복수의 트랜지스터를 포함하고, 상기 정상 상태의 오티피 메모리 셀에 연결된 트랜지스터 사이징은 초기 상태 또는 프로그래밍 상태의 오티피 메모리 셀에 연결된 트랜지스터 사이징의 3배 내지 5배를 포함할 수 있다.
실시예에 따른 오티피 메모리 제어 시스템, 오티피 메모리의 프로그래밍 및 읽기 회로는 패키징 공정 후의 OTP 테스트가 이루어지므로 프로그래밍 비트수에 무관하게 사용이 가능하고 테스트 후의 값의 아날로그 특성값의 변동이 없으므로 품질 측면에서도 안정적인 효과를 가질 수 있다.
도 1은 실시예에 따른 단일 입력 프로토콜에 따른 상태 천이도를 나타낸 도면이다.
도 2는 실시예에 따른 단일 입력 프로토콜에 의한 타이밍 다이어그램을 나타낸 도면이다.
도 3은 실시예에 따른 OTP 메모리 제어 시스템을 나타낸 도면이다.
도 4는 실시예에 따른 OTP 메모리의 프로그래밍 및 읽기 회로를 나타낸 도면이다.
도 5는 테스트장비에서의 프로그래밍을 위한 단일 입력 패턴을 나타낸 도면이다.
도 6은 개별적인 퓨즈 비트의 프로그래밍 후 읽기 전압 파형을 나타낸 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
실시예는 패키징 후에 프로그래밍이 가능한 OTP 메모리 셀을 제안한다. 제안된 구조는 스몰 핀 패키지에서 사용되는 단일 입력 프로토콜, 블록 다이어그램, 프로그래밍 및 읽기의 회로 등을 순차적으로 설명하기로 한다.
<단일 입력 프로토콜>
도 1은 실시예에 따른 단일 입력 프로토콜에 따른 상태 천이도를 나타낸 도면이고, 도 2는 실시예에 따른 단일 입력 프로토콜에 의한 타이밍 다이어그램을 나타낸 도면이다.
단일 입력 프로토콜(Single Wire Protocol)은 하나의 패드를 가지고 OTP 메모리의 레지스터 접근, OTP 메모리 접근, 프로그래밍 비트 셀 선택 및 프로그래밍 동작 등을 수행할 수 있다.
도 1 및 도 2를 참조하면, EN 핀으로 입력 신호가 인가되며 이 신호의 레벨이 VIN+2V 이상의 신호 레벨로 토글(Toggle)하면 상태 천이(state change)가 발생되고, 0V-VIN 레벨로 신호가 토글하면 해당 상태에서의 레지스터 및 OTP 메모리 셀의 비트 위치를 선택하게 된다.
EN 신호에 의한 상태는 초기에는 OTP 읽기 모드로 설정되며, 이후 VIN+2V 이상의 신호 레벨로 펄스 4개가 인가되면 제1 모드(register 1 mode)로 변환될 수 있다. 이 모드에서 다시 VIN+2V 이상의 신호 레벨로 펄스 4개가 인가되면, 제2 모드(register 2 mode)가 될 수 있다.
이 모드에서 VIN+2V 이상의 신호 레벨로 펄스 4개가 인가되면 프로그램 비트 선택 모드가 될 수 있다. 이 모드에서 VIN+2V 이상의 신호 레벨로 펄스 4개가 인가되면 프로그램 인에이블 모드가 될 수 있다. 이 모드에서 VIN+2V 이상의 신호 레벨로 펄스 4개가 인가되면 초기 상태로 복귀할 수 있다.
제1 모드, 제2 모드 및 프로그램 비트 선택 모드에서 EN에서의 신호 입력이 0V-VIN 레벨로 토글하면 각각의 모드에 해당 비트가 설정될 수 있다.
<블럭 다이어그램>
도 3은 실시예에 따른 OTP 메모리 시스템을 나타낸 도면이다.
EN 핀(160)을 통해 단일 입력 신호가 입력되고, 제어신호 발생부(100, TM_FSM)는 EN 신호를 입력받아 IP의 모든 제어신호들을 발생할 수 있다. CNT10(110)은 해당 상태에서의 레지스터 또는 OTP 메모리의 비트수를 설정하는 역할을 한다. MEM_BLK(120)는 폴리 퓨즈 셀을 갖는 OTP 메모리 셀로 적절한 제어신호를 제공하여 OTP 메모리 셀의 프로그래밍 또는 읽기 동작을 수행할 수 있다.
SW(130)는 단일 출력인 VOUT으로 해당 신호를 선택하는 역할을 한다. OTP 메모리 읽기 시에 필요한 기준 전류는 BGR(140) 및 IREF(150)를 통해 생성될 수 있다.
실시예는 4개의 외부 패드(VIN, GND, EN, VOUT)를 가진 스몰 핀 패키지에 적용 가능하며 OTP 퓨징 비트가 증가하여도 외부 패드 핀이 증가되지 않는 장점을 가질 수 있다.
또한, OTP 프로그래밍 테스트가 패키징 공정 이후에 가능하므로 아날로그 특성을 보정하면 OTP 메모리 셀 탑재가 가능하게 된다.
<OTP 메모리의 읽기 회로>
도 4는 실시예에 따른 OTP 메모리의 프로그래밍 및 읽기 회로를 나타낸 도면이다.
도 4를 참조하면, 실시예에 따른 OTP 메모리의 프로그래밍 및 읽기 회로는 초기 상태의 오티피 메모리 셀과 프로그램 후의 오티피 메모리 셀의 출력을 감지하여 최종 메모리 출력을 내보내는 출력부(300)를 포함할 수 있다.
OTP 메모리의 프로그래밍 및 읽기 회로는 도 3의 제어신호 발생부(100)로부터 발생된 제어 신호에 따라 프로그래밍 동작을 수행하게 된다. 여기서, 제어신호 발생부(100)는 하나의 핀을 통해 입력 신호를 제공받아 복수의 제어 신호를 발생시킬 수 있다. 복수의 제어 신호는 OTP 메모리의 레지스터 접근, OTP 메모리 접근 신호, 프로그래밍 비트 셀 선택 신호 및 프로그래밍 동작 신호를 포함할 수 있다.
이때, OTP 메모리의 레지스터 접근 목적은 해당 OTP의 쓰기 값을 찾기 위한 목적으로 접근한다. 레지스터 접근을 통하여 해당 아날로그 회로의 OTP 메모리 쓰기 값을 결정할 수 있다.
출력부(300)는 복수의 트랜지스터를 포함하고, 정상 상태의 OTP 메모리 셀(200)에 연결된 트랜지스터들과, 초기 상태의 OTP 메모리 셀(200)에 연결된 트랜지스터들과, 프로그래밍 상태의 OTP 메모리 셀(200)에 연결된 트랜지스터들을 포함할 수 있다.
트랜지스터들은 제1 트랜지스터(MP1)의 게이트단과 제2 트랜지스터(MP2)의 게이트 단이 서로 연결되며, 제1 트랜지스터(MP1)의 게이트단과 제2 트랜지스터(MP2)의 게이트 단 사이에서 분기되어 제3 트랜지스터(MP3)의 게이트 단이 연결될 수 있다.
제1 트랜지스터(MP1)에는 제4 트랜지스터(MP4)가 연결되며, 제4 트랜지스터(MP4)의 게이트단과 제5 트랜지스터(MP5)의 게이트 단이 서로 연결될 수 있다. 제4 트랜지스터(MP4)의 게이트단과 제5 트랜지스터(MP5)의 게이트 단 사이에서 분기되어 제6 트랜지스터(MP6)의 게이트 단이 연결될 수 있다.
제7 트랜지스터(MN1)는 제4 트랜지스터(MP4)와 연결되며, 제8 트랜지스터(MN2)는 제5 트랜지스터(MP5)와 연결되고, 제9 트랜지스터(MN3)는 제6 트랜지스터(MP6)와 연결될 수 있다.
제7 트랜지스터(MN1) 사이징은 제8 트랜지스터(MN2) 사이징의 3배 내지 5배를 포함할 수 있다.
이하에서는 프로그래밍 동작을 설명한다.
프로그래밍 동작을 위해서는 비트 수가 선택되고, 선택된 비트 수에 대해서 프로그래밍 펄스가 인가되어야 한다. 이러한 두 가지 동작은 제어신호 발생부(100)에서 생성될 수 있다.
프로그래밍시에는 R/W=1이 되고 아래의 Dischage TR이 턴온된다. 이것은 상태 모드에서 프로그램 인에이블 모드(PGM_ON=HIGH), EN 입력에 따라 해당 비트 셀이 하이(High)값이 된다.
이렇게 선택된 폴리 퓨즈 셀에 대해서 고전압 예컨대, 7V의 전압을 일정 시간 예컨대, 5ms 내지 10ms 동안 인가하면 해당 셀의 프로그래밍이 이루어지고, 이에 따라 셀의 저항값이 초기 저항값(300옴)에서 프로그래밍 저항값(>1G옴)으로 증가된다.
이하에서는 메모리 읽기 과정을 설명한다.
R/W=0의 상태에서 출발되고 R/W=0의 신호와 연동하여 좌측의 메모리 읽기용 기준 전류(Iref)가 발생된다. 이 기준 전류는 전류 거울을 통해 우측으로 복사되는데 이때, 수율 등을 고려하여 최종 읽기 전류를 선택할 수 있도록 3개의 전류로 복사될 수 있다. 제1 스위치 내지 제3 스위치(SW0~SW2)를 통해 최종 읽기 전류가 선택될 수 있다. 선택된 읽기 전류는 우측의 OTP 메모리 셀(200)로 복사될 수 있다.
초기 셀에 대한 읽기 동작을 살펴보면, 제1 트랜지스터(MP1)와, 제2 트랜지스터(MP2)는 매칭되며, 제4 트랜지스터(MP4)와 제5 트랜지스터(MP5)는 매칭될 수 있다. 즉, W/L이 동일할 수 있다.
제1 트랜지스터(MP1)와 제2 트랜지스터(MP2)는 매칭되어 있고, 게이트 전압이 동일하기 때문에 전류가 동일하다. 반면, 제7 트랜지스터(MN1)와 제8 트랜지스터(MN2)는 서로 다른 트랜지스터 사이징에 의해 제7 트랜지스터(MN1)의 사이징은 제8 트랜지스터(MN2) 사이징의 3배 내지 5배가 될 수 있다.
또한, 제1 트랜지스터(MP1)와 제2 트랜지스터는 동일한 전류 경로 이므로 제1 트랜지스터(MP1)와 제2 트랜지스터(MP2)의 전류는 동일하다. 상기 과정에 의해 제1 트랜지스터(MP1)의 전류값은 제2 트랜지스터+I1이 된다. 이에 따라 DO<0>은 Low가 된다. 즉, 초기 상태의 OTP 메모리 셀(200)의 출력은 Low가 된다.
프로그래밍 셀에 대한 읽기 동작을 살펴보면, 위와 동일한 원리에 의해 제1 트랜지스터(MP1)의 전류값은 제3 트랜지스터(MP3)+I2가 될 수 있다. 이에 따라 DO<1>은 High가 된다. 즉, 프로그래밍 상태의 OTP 메모리 셀(200)의 출력은 High가 된다.
읽기 회로에서 제7 트랜지스터(MN1) 사이징은 기준 트랜지스터(MNO)의 5배가 되도록 할 수 있다. 이 크기는 퓨즈 셀의 반도체 제조공정상의 편차 및 읽기 회로상의 트랜지스터의 미스 매칭 특성을 고려하여 적절한 조절이 가능하다.
<테스트 결과>
도 5는 테스트장비에서의 프로그래밍을 위한 단일 입력 패턴을 나타낸 도면이고, 도 6은 개별적인 퓨즈 비트의 프로그래밍 후 읽기 전압 파형을 나타낸 도면이다.
실시예에서 제안한 회로의 검증을 위해 10비트 OTP 메모리 셀을 가지는 구조를 설계하여 집적회로를 제작한 후 패키징 레벨에서 OTP 프로그래밍 테스트를 수행화였다. 그 결과는 도 5 및 도 6에 나타나 있다.
도 5는 logic analyzer로 입력된 EN 신호의 단일입력 인터페이스 프로토콜의 파형을 나타낸 것이며, 도 6은 서로 다른 네 개의 칩에 대해서 각각 다른 위치에 해당되는 퓨즈 셀을 프로그래밍 후 읽기 테스트를 수행한 테스트 파형을 나타낸다. 프로그래밍시의 조건은 VIN=7V, 프로그래밍 시간은 7ms 이다.
실시예에 따른 오티피 메모리의 프로그래밍 및 읽기 회로는 패키징 공정 후의 OTP 테스트가 이루어지므로 프로그래밍 비트수에 무관하게 사용이 가능하고 테스트 후의 값의 변동이 없으므로 품질 측면에서도 안정적인 장점을 가질 수 있다.
100: 제어신호 발생부
200: OTP 메모리 셀
300: 출력부

Claims (10)

  1. 단일 입력 신호가 입력되는 EN 핀;
    상기 입력 신호를 제공받아 복수의 신호를 발생시키는 제1 블록(TM_FSM);
    상기 복수의 신호를 제공받아 레지스터 또는 OTP 메모리의 비트 수를 설정하는 제2 블록(CNT10);
    상기 비트 수가 설정된 OTP 메모리의 프로그래밍 또는 읽기 동작을 수행하도록 제어신호를 발생하는 제3 블록(MEM_BLK); 및
    상기 제어신호를 선택하여 출력하는 제4 블록(SW)를 포함하는 오티피 메모리 제어 시스템.
  2. 제1항에 있어서,
    상기 복수의 신호는 오티피 메모리의 레지스터 접근 신호, 오티피 메모리 접근 신호, 프로그래밍 비트 셀 선택 신호 및 프로그래밍 동작 신호를 포함하는 오티피 메모리 제어 시스템.
  3. 제2항에 있어서,
    상기 입력 전압에 일정 전압 이상의 전압으로 복수개의 펄스를 인가하면 각 제어 신호가 순차적으로 변경되어 발생되는 오티피 메모리 제어 시스템.
  4. 제1항에 있어서,
    상기 OTP 메모리 읽기 시 필요한 전류를 공급하는 제5 블록(BGR, IREF)을 포함하는 오티피 메모리 제어 시스템.
  5. 제4항에 있어서,
    상기 제5 블록은 상기 EN 핀으로부터 전류를 공급받는 오티피 메모리 제어 시스템.
  6. 오티피 메모리 셀;
    제어 신호에 따라 상기 오티피 메모리 셀을 프로그램하는 제어신호 발생부; 및
    초기 상태의 오티피 메모리 셀과 프로그램 후의 오티피 메모리 셀의 출력을 감지하여 최종 메모리 출력을 내보내는 출력부를 포함하고,
    상기 제어신호 발생부는 하나의 핀(pin)을 통해 입력 신호를 제공받아 복수의 제어 신호를 발생시키는 오티피 메모리의 프로그래밍 및 읽기 회로.
  7. 제6항에 있어서,
    상기 복수개의 제어 신호는 오티피 메모리의 레지스터 접근 신호, 오티피 메모리 접근 신호, 프로그래밍 비트 셀 선택 신호 및 프로그래밍 동작 신호를 포함하는 오티피 메모리의 프로그래밍 및 읽기 회로.
  8. 제7항에 있어서,
    상기 입력 전압에 일정 전압 이상의 전압으로 복수개의 펄스를 인가하면 각 제어 신호가 순차적으로 변경되어 발생되는 오티피 메모리의 프로그래밍 및 읽기 회로.
  9. 제8항에 있어서,
    상기 출력부는 정상 상태의 오티피 메모리 셀과 초기 상태의 오티피 메모리 셀의 출력값과, 정상 상태의 오티피 메모리 셀과 프로그래밍 상태의 오티피 메모리 셀의 출력값을 측정하는 오티피 메모리의 프로그래밍 및 읽기 회로.
  10. 제9항에 있어서,
    상기 출력부는 복수의 트랜지스터를 포함하고, 상기 정상 상태의 오티피 메모리 셀에 연결된 트랜지스터 사이징은 초기 상태 또는 프로그래밍 상태의 오티피 메모리 셀에 연결된 트랜지스터 사이징의 3배 내지 5배를 포함하는 오티피 메모리의 프로그래밍 및 읽기 회로.
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* Cited by examiner, † Cited by third party
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KR20000027384A (ko) * 1998-10-28 2000-05-15 김영환 입력신호변환기를 갖는 명령어 발생장치
KR20140110579A (ko) * 2013-03-08 2014-09-17 창원대학교 산학협력단 이퓨즈 otp 메모리 장치

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