KR20090088125A - 레디/비지 제어회로를 구비하는 플래쉬 메모리장치 및 이를테스트하는 방법 - Google Patents

레디/비지 제어회로를 구비하는 플래쉬 메모리장치 및 이를테스트하는 방법 Download PDF

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Abstract

칩 디스에이블 퓨즈회로 내의 퓨즈를 절단한 이후에도(즉, 칩을 디스에이블시킨 이후에도), 필요시 칩에 대한 디스에이블을 해제시킬 수 있는 수단을 구비하는 플래쉬 메모리장치 및 이를 테스트하는 방법이 개시된다. 상기 플래쉬 메모리장치는, 퓨즈를 포함하고 상기 퓨즈가 절단되면 칩 디스에이블 신호를 출력하는 칩 디스에이블 퓨즈 회로, 및 상기 칩 디스에이블 신호에 응답하여, 내부 동작 상태를 나타내는 레디/비지(ready/busy) 신호를 강제적으로 활성화시켜 레디/비지 출력핀을 통해 외부로 출력하는 레디/비지 제어회로를 구비하는 것을 특징으로 한다.
플래쉬 메모리장치, 칩 디스에이블 퓨즈회로, 레디/비지 제어회로

Description

레디/비지 제어회로를 구비하는 플래쉬 메모리장치 및 이를 테스트하는 방법{Flash memory device including ready/busy control circuit and method for testing the same}
본 발명은 플래쉬 메모리장치에 관한 것으로서, 특히 플래쉬 메모리장치의 테스팅에 관한 것이다.
플래쉬 메모리장치와 같은 메모리장치의 경우, 동작 사양(specification)이 만족되는 지 여부를 여러 단계의 테스트를 거쳐서 판단하게 된다. 그런데 플래쉬 메모리 칩들에 대한 테스트 과정에서 동작 사양을 만족하지 못하는 불량 칩(fail chip)이 포함되어 있을 경우, 불량 칩의 영향으로 인해 테스트 과정이 영향을 받게 된다. 예를 들어, 불량 칩의 불량 유형이 프로그램 시간에 대한 사양을 만족시키지 못하는 불량인 경우에는 정상 동작하는 칩, 즉 패스 칩(pass chip)들의 프로그램 동작이 모두 끝났으나 불량 칩의 프로그램 동작이 끝나지 않음으로 인해 전체 테스트 시간이 증가하게 된다.
따라서 플래쉬 메모리장치에서는 테스트시 불량 칩이 전체 테스트 시간에 미치는 영향을 최소화하기 위해서 내부에 칩 디스에이블 퓨즈 회로가 설치된다. 그 리고 테스트 과정 중에 불량 칩이 발견되면 이 불량 칩 내의 칩 디스에이블 퓨즈 회로의 퓨즈를 절단하게 되는 데, 칩 디스에이블 퓨즈 회로의 퓨즈가 절단되면 불량 칩이 영구히 디스에이블(disable)되어, 즉 완전히 동작하지 않게 되어 테스트에 영향을 주지 않게 된다.
도 1은 종래의 플래쉬 메모리장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 종래의 플래쉬 메모리장치에서는 테스트시 불량 칩이 테스트에 미치는 영향을 최소화하기 위해 칩 디스에이블 퓨즈회로(15) 및 칩 인에이블(CE) 제어회로(17)가 구비된다.
칩 디스에이블 퓨즈회로(15) 내의 퓨즈가 절단되면 칩 디스에이블 신호(DIS)가 활성화되고, 칩 디스에이블 신호(DIS)가 활성화되면 칩 인에이블(CE) 제어회로(17)에서 발생되는 제어신호(CECON)에 의해 칩 인에이블 신호(nCE)가 강제적으로 논리 하이(high) 레벨이 된다. 칩 인에이블 신호(nCE)는 플래쉬 메모리장치의 인에이블 여부를 결정하는 신호로서 외부에서 칩 인에이블 핀(/CE)을 통해 입력된다.
칩 인에이블 신호(nCE)가 논리 하이(high) 레벨이 되면, 명령 수신회로(11)는 외부에서 명령(COMMAND)이 입력되더라도 이를 수신하지 않게 된다. 즉 칩 인에이블 신호(nCE)가 논리 하이(high) 레벨이 되면, 명령(COMMAND)이 명령 수신회로(11)를 통해 플래쉬 메모리 내부회로(13)로 전달되는 것이 블록킹된다. 이에 따라 플래쉬 메모리 내부회로(13)는 동작되지 않게 된다.
따라서 테스트시 불량 플래쉬 메모리 칩 내의 칩 디스에이블 퓨즈 회로의 퓨 즈를 절단하면, 그 칩은 완전히 동작하지 않게 되어 다른 칩들에 대한 테스트에 영향을 주지 않게 된다.
그리고 테스트시 불량(fail) 여부를 쉽게 판단할 수 있도록 쇼트(short) 전류 생성회로(19)가 구비된다. 쇼트(short) 전류 생성회로(19)는 칩 디스에이블 신호(DIS)가 활성화되면 내부적으로 쇼트 패쓰(short path)를 형성하여 쇼트 전류(short current)가 흐르도록 한다.
그런데, 상술한 바와 같이 종래의 플래쉬 메모리장치에서는 칩 디스에이블 퓨즈회로(15) 내의 퓨즈가 절단된 이후에는 명령(COMMAND)이 플래쉬 메모리 내부회로(13)로 입력되는 것이 불가능하다. 따라서 만약 잘못된 테스트 또는 잘못된 테스트 셋업(set-up)으로 인해 패스 칩(pass chip)을 불량 칩으로 오판하여 그 칩의 칩 디스에이블 퓨즈회로 내의 퓨즈를 절단해 버리는 경우에는(즉, 그 칩을 디스에이블시키는 경우에는), 그 칩에 대한 디스에이블을 해제시킬 방법이 없어서 그 칩에 대한 재동작(rework)이 불가능하게 된다.
따라서 본 발명이 해결하고자 하는 과제는 칩 디스에이블 퓨즈회로 내의 퓨즈를 절단한 이후에도(즉, 칩을 디스에이블시킨 이후에도), 필요시 칩에 대한 디스에이블을 해제시킬 수 있는 수단을 구비하는 플래쉬 메모리장치를 제공하는 데 있다.
또한 본 발명이 해결하고자 하는 다른 기술적 과제는 상기 플래쉬 메모리장치를 테스트하는 방법을 제공하는 데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 플래쉬 메모리장치는, 내부 동작 상태를 나타내는 레디/비지(ready/busy) 신호를 출력하는 레디/비지 출력핀; 퓨즈를 포함하고 상기 퓨즈가 절단되면 칩 디스에이블 신호를 출력하는 칩 디스에이블 퓨즈 회로; 및 상기 칩 디스에이블 신호에 응답하여 상기 레디/비지 출력핀을 통해 출력되는 상기 레디/비지 신호를 강제적으로 활성화시키는 레디/비지 제어회로를 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 플래쉬 메모리장치는, 외부에서 명령 입력핀을 통해 입력되는 명령을 수신하는 명령 수신회로, 상기 명령 수신회로를 거쳐 입력되는 상기 명령에 따라 동작하는 플래쉬 메모리 내부회로, 및 상기 칩 디스에이블 신호에 응답하여 쇼트 전류(short current)가 흐르도록 하는 쇼트 전류 생성회로를 더 구비한다.
상기 레디/비지 신호는, 상기 플래쉬 메모리 내부회로가 프로그램, 소거 또는 독출 동작을 수행할 때는 비활성화되고 상기 플래쉬 메모리 내부회로가 프로그램, 소거 또는 독출 동작을 완료하면 활성화된다.
상기 명령 수신회로는, 상기 칩 디스에이블 퓨즈 회로의 상기 퓨즈가 절단되어 있더라도 이와 무관하게 상기 명령을 수신한다.
상기 다른 과제를 해결하기 위한 본 발명에 따른 플래쉬 메모리장치를 테스트하는 방법은, 상기 플래쉬 메모리장치 내의 칩 디스에이블 용 퓨즈를 절단하여 칩 디스에이블 신호를 활성화시키는 단계; 상기 칩 디스에이블 신호의 활성화에 응답하여 상기 플래쉬 메모리장치의 동작 상태를 나타내는 레디/비지 신호를 강제적으로 활성화시키는 단계; 상기 활성화된 레디/비지 신호를 레디/비지 출력핀을 통해 상기 플래쉬 메모리장치의 외부로 출력시키는 단계; 및 상기 활성화된 레디/비지 신호가 외부로 출력되면 상기 플래쉬 메모리장치가 동작하지 않는 것으로 판단하는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 플래쉬 메모리장치를 테스트하는 방법은, 상기 칩 디스에이블 신호의 활성화에 응답하여 쇼트 전류(short current)가 흐르도록 하는 단계를 더 구비한다.
상기 레디/비지 신호는, 상기 플래쉬 메모리장치가 프로그램, 소거 또는 독출 동작을 수행할 때는 비활성화되고 상기 플래쉬 메모리장치가 프로그램, 소거 또는 독출 동작을 완료하면 활성화된다.
상술한 본 발명에 따른 플래쉬 메모리장치는, 테스트시 외부에서 마치 칩이 동작하지 않는 것처럼 판단하게 할 수 있고, 또한 칩 디스에이블 용 퓨즈를 절단한 이후에 잘못된 퓨즈 절단이라고 판단 될 시에는 외부에서 명령(COMMAND)을 인가하여 칩 디스에이블을 해제함으로써 다시 칩을 테스트하기 위해 재동작(rework)이 가능하다는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 플래쉬 메모리장치를 개략적으로 보여주는 블록도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 플래쉬 메모리장치는, 명령 수신회로(21), 플래쉬 메모리 내부회로(23), 칩 디스에이블 퓨즈 회로(25), 레디/비지(R/B) 제어회로(27), 및 쇼트 전류 생성회로(29)를 구비한다.
명령 수신회로(21)는 칩 인에이블 핀(/CE)을 통해 입력되는 칩 인에이블 신호(nCE)에 응답하여, 외부에서 명령 입력핀을 통해 입력되는 명령(COMMAND)을 수신한다. 플래쉬 메모리 내부회로(23)는 명령 수신회로(21)를 거쳐 입력되는 명령(COMMAND)에 따라 동작한다.
레디/비지(ready/busy) 신호(RB)는 플래쉬 메모리 내부회로(23)의 동작 상태를 나타내는 신호이고 레디/비지 출력핀(R/B)을 통해 외부로 출력된다. 레디/비지 신호(RB)는, 플래쉬 메모리 내부회로(23)가 프로그램, 소거 또는 독출 동작을 수행할 때는 논리 로우(low) 레벨로 비활성화되고 플래쉬 메모리 내부회로(23)가 프로그램, 소거 또는 독출 동작을 완료하면 논리 하이 레벨로 활성화되는 신호이다.
칩 디스에이블 퓨즈 회로(25)는 칩 디스에이블 용 퓨즈를 포함하고 이 퓨즈가 절단되면 칩 디스에이블 신호(DIS)를 출력한다. 특히 레디/비지(R/B) 제어회로(27)는 칩 디스에이블 신호(DIS)에 응답하여 상기 레디/비지 신호(RB)를 강제적으로 활성화시킨다.
쇼트 전류 생성회로(29)는 테스트시 불량(fail) 여부를 쉽게 판단할 수 있도록 하기 위해 구비된다. 쇼트 전류 생성회로(29)는 칩 디스에이블 신호(DIS)가 활성화되면 내부적으로 강제적으로 쇼트 패쓰(short path)를 형성하여 쇼트 전류(short current)가 흐르도록 한다.
좀더 설명하면, 본 발명에 따른 플래쉬 메모리장치에서는 칩 디스에이블 퓨즈회로(25) 내의 퓨즈가 절단되면 칩 디스에이블 신호(DIS)가 논리 하이 레벨로 활성화된다. 칩 디스에이블 신호(DIS)가 활성화되면 레디/비지(R/B) 제어회로(27)에서 발생되는 레디/비지 제어신호(RBCON)에 의해 레디/비지 신호(RB)가 강제적으로 논리 하이(high) 레벨이 된다. 강제적으로 논리 하이 레벨이 된 레디/비지 신호(RB)가 레디/비지 출력핀(R/B)을 통해 외부로 출력되면, 외부에서는 플래쉬 메모리장치가 동작하지 않는 것으로 인식된다.
따라서 테스트시 플래쉬 메모리장치에 불량이 있을 경우 그 불량이 있는 플래쉬 메모리장치 내의 칩 디스에이블 퓨즈 회로(25)의 퓨즈를 절단하면, 레디/비지 신호(RB)가 강제적으로 논리 하이(high) 레벨이 되어 플래쉬 메모리장치가 동작하지 않는 것으로 인식되므로 테스트 과정에 영향을 주지 않게 된다.
그리고 본 발명에 따른 플래쉬 메모리장치에서는 칩 디스에이블 퓨즈회로(25) 내의 퓨즈를 절단한 이후에도(즉, 플래쉬 메모리장치를 디스에이블시킨 이후에도), 필요시 칩 인에이블 신호(nCE)와 명령(COMMAND)을 입력하면 플래쉬 메모리장치의 디스에이블이 해제될 수 있다.
즉, 칩 인에이블 신호(nCE)를 논리 로우 레벨로 만들고 명령(COMMAND)을 입력하면, 명령 수신회로(21)는 칩 디스에이블 퓨즈회로(25) 내의 퓨즈의 절단 여부에 무관하게 명령(COMMAND)을 수신하여 플래쉬 메모리 내부회로(23)로 출력한다. 이에 따라 플래쉬 메모리 내부회로(23)는 정상적으로 재동작(rework)된다.
도 3은 도 2에 도시된 레디/비지(R/B) 제어회로의 일예를 나타내는 회로도이다.
도 3을 참조하면, 레디/비지(R/B) 제어회로(31)(도 2의 27에 해당)는, 칩 디스에이블 신호(DIS)를 반전시키는 제1인버터(311), 제1인버터(311)의 출력신호와 도 2에 도시된 플래쉬 메모리 내부회로(23)에서 발생되는 내부 레디/비지 신호(INT_RB)를 수신하는 낸드게이트(313), 및 낸드게이트(313)의 출력신호를 반전시켜 레디/비지 제어신호(RBCON)를 발생하는 제2인버터(315)를 포함한다.
한편, 도 2에는 도시되지 않았으나 본 발명에 따른 플래쉬 메모리장치는 레디/비지 출력핀(R/B)에 연결되는 레디/비지 신호 출력회로(33)를 더 구비한다. 레디/비지 신호 출력회로(33)는 전원전압(VDD)과 접지전압(VSS) 사이에 직렬연결되는 풀업 저항(331) 및 풀다운 트랜지스터(333)를 포함하고 풀다운 트랜지스터(333)의 게이트에는 레디/비지 제어신호(RBCON)가 인가된다. 풀업 저항(331)과 풀다운 트랜지스터(333)의 연결노드에서 레디/비지 신호(RB)가 출력되고 상기 연결노드에 레디/비지 출력핀(R/B)이 연결된다.
칩 디스에이블 신호(DIS)가 논리 하이 레벨이 되면(도 4의 칩 디스에이블 퓨즈회로 내의 퓨즈(413)가 절단된 상태) 제2인버터(315)에서 발생되는 레디/비지 제어신호(RBCON)는 논리 로우 레벨이 된다. 이에 따라 풀다운 트랜지스터(333)가 턴오프되고 레디/비지 신호(RB)는 논리 하이 레벨이 된다.
칩 디스에이블 신호(DIS)가 논리 로우 레벨이 되고(도 4의 칩 디스에이블 퓨즈회로 내의 퓨즈(413)가 절단되지 않은 상태) 이때 내부 레디/비지 신호(INT_RB)가 논리 하이 레벨(플래쉬 메모리 내부회로(23)가 동작하고 있는 상태)이면, 레디/비지 제어신호(RBCON)는 논리 하이 레벨이 된다. 이에 따라 풀다운 트랜지스터(333)가 턴온되고 레디/비지 신호(RB)는 논리 로우 레벨이 된다.
칩 디스에이블 신호(DIS)가 논리 로우 레벨이 되고(도 4의 칩 디스에이블 퓨즈회로 내의 퓨즈(413)가 절단되지 않은 상태) 이때 내부 레디/비지 신호(INT_RB)가 논리 로우 레벨(플래쉬 메모리 내부회로(23)가 동작하지 않는 상태)이면, 레디/비지 제어신호(RBCON)는 논리 로우 레벨이 된다. 이에 따라 풀다운 트랜지스터(333)가 턴오프되고 레디/비지 신호(RB)는 논리 하이 레벨이 된다.
도 4는 도 2에 도시된 칩 디스에이블 퓨즈 회로의 일예를 나타내는 회로도이다.
도 4를 참조하면, 칩 디스에이블 퓨즈 회로는 소오스에 전원전압(VDD)이 인가되고 게이트에 제어신호(CON)가 인가되고 드레인에 칩 디스에이블 신호(DIS)가 출력되는 출력노드(N)가 연결되는 피모스 트랜지스터(411), 및 일단에 상기 출력노드(N)가 연결되고 타단에 접지전압(VSS)이 연결되는 칩 디스에이블 용 퓨즈(413)를 포함한다.
퓨즈(413)가 절단되지 않으면 칩 디스에이블 신호(DIS)는 논리 로우 레벨이 된다. 퓨즈(413)가 절단되고 이때 제어신호(CON)가 논리 로우 레벨이 되면 칩 디스에이블 신호(DIS)는 논리 하이 레벨이 된다.
도 5는 도 2에 도시된 쇼트 전류 생성회로의 일예를 나타내는 회로도이다.
도 5를 참조하면, 쇼트 전류 생성회로는 칩 디스에이블 신호(DIS)를 반전시키는 인버터(511), 소오스에 전원전압(VDD)이 인가되고 게이트에 인버터(511)의 출력신호가 인가되는 피모스 트랜지스터(513), 및 드레인에 피모스 트랜지스터(513)의 드레인이 연결되고 게이트에 칩 디스에이블 신호(DIS)가 인가되고 소오스에 접지전압(VSS)이 인가되는 엔모스 트랜지스터(515)를 포함한다.
칩 디스에이블 신호(DIS)가 논리 하이 레벨이 되면(도 4의 칩 디스에이블 퓨즈회로 내의 퓨즈(413)가 절단된 상태), 피모스 트랜지스터(513) 및 엔모스 트랜지스터(515)가 모두 턴온된다. 이에 따라 피모스 트랜지스터(513) 및 엔모스 트랜지스터(515)를 통해 쇼트 전류가 흐르게 된다.
칩 디스에이블 신호(DIS)가 논리 로우 레벨이 되면(도 4의 칩 디스에이블 퓨즈회로 내의 퓨즈(413)가 절단되지 않은 상태), 피모스 트랜지스터(513) 및 엔모스 트랜지스터(515)는 모두 턴오프된다.
도 6은 도 2의 본 발명에 따른 플래쉬 메모리장치를 테스트하는 방법을 나타내는 플로우챠트이다.
도 6을 참조하면, 본 발명에 따른 테스트 방법은 단계(61) 내지 단계(69)를 포함한다. 이하 도 2 및 도 6을 참조하여 본 발명에 따른 테스트 방법을 상세히 설명한다.
먼저 테스트시 상기 플래쉬 메모리장치에 불량이 있을 경우 그 불량이 있는 플래쉬 메모리장치 내의 칩 디스에이블 퓨즈 회로(25)의 퓨즈를 절단하여 칩 디스에이블 신호(DIS)를 활성화시킨다(단계61). 다음에 칩 디스에이블 신호(DIS)의 활성화에 응답하여 상기 플래쉬 메모리장치의 동작 상태를 나타내는 레디/비지 신호(RB)를 강제적으로 논리 하이 레벨로 활성화시킨다(단계63).
다음에 칩 디스에이블 신호(DIS)의 활성화에 응답하여 쇼트 전류(short current)가 흐르도록 한다(단계 65). 다음에 상기 논리 하이 레벨로 활성화된 레디/비지 신호(RB)를 레디/비지 출력핀(R/B)을 통해 상기 플래쉬 메모리장치의 외부로 출력시킨다(단계67). 상기 활성화된 레디/비지 신호(RB)가 외부로 출력되면 상기 플래쉬 메모리장치가 동작하지 않는 것으로 판단한다(단계 69).
결론적으로 상술한 본 발명에 따른 플래쉬 메모리장치는, 테스트시 외부에서 마치 칩이 동작하지 않는 것처럼 판단하게 할 수 있고, 또한 칩 디스에이블 용 퓨즈를 절단한 이후에 잘못된 퓨즈 절단이라고 판단 될 시에는 외부에서 명령(COMMAND)을 인가하여 칩 디스에이블을 해제함으로써 다시 칩을 테스트하기 위 해 재동작(rework)이 가능하다는 장점이 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 칩 디스에이블 퓨즈회로를 포함하는 종래의 플래쉬 메모리장치를 개략적으로 보여주는 블록도이다.
도 2는 칩 디스에이블 퓨즈회로를 포함하는 본 발명의 일실시예에 따른 플래쉬 메모리장치를 개략적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 레디/비지(R/B) 제어회로의 일예를 나타내는 회로도이다.
도 4는 도 2에 도시된 칩 디스에이블 퓨즈 회로의 일예를 나타내는 회로도이다.
도 5는 도 2에 도시된 쇼트 전류 생성회로의 일예를 나타내는 회로도이다.
도 6은 도 2의 본 발명에 따른 플래쉬 메모리장치를 테스트하는 방법을 나타내는 플로우챠트이다.

Claims (11)

  1. 내부 동작 상태를 나타내는 레디/비지(ready/busy) 신호를 출력하는 레디/비지 출력핀;
    퓨즈를 포함하고 상기 퓨즈가 절단되면 칩 디스에이블 신호를 출력하는 칩 디스에이블 퓨즈 회로; 및
    상기 칩 디스에이블 신호에 응답하여 상기 레디/비지 출력핀을 통해 출력되는 상기 레디/비지 신호를 강제적으로 활성화시키는 레디/비지 제어회로를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  2. 제1항에 있어서,
    외부에서 명령 입력핀을 통해 입력되는 명령을 수신하는 명령 수신회로;
    상기 명령 수신회로를 거쳐 입력되는 상기 명령에 따라 동작하는 플래쉬 메모리 내부회로; 및
    상기 칩 디스에이블 신호에 응답하여 쇼트 전류(short current)가 흐르도록 하는 쇼트 전류 생성회로를 더 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  3. 제2항에 있어서, 상기 레디/비지 신호는,
    상기 플래쉬 메모리 내부회로가 프로그램, 소거 또는 독출 동작을 수행할 때는 비활성화되고 상기 플래쉬 메모리 내부회로가 프로그램, 소거 또는 독출 동작을 완료하면 활성화되는 것을 특징으로 하는 플래쉬 메모리장치.
  4. 제2항에 있어서, 상기 명령 수신회로는,
    상기 퓨즈가 절단되어 있더라도 이와 무관하게 상기 명령을 수신하는 것을 특징으로 하는 플래쉬 메모리장치.
  5. 제2항에 있어서, 상기 명령 수신회로는,
    칩 인에이블 핀을 통해 입력되는 칩 인에이블 신호에 응답하여, 상기 명령을 수신하는 것을 특징으로 하는 플래쉬 메모리장치.
  6. 제2항에 있어서,
    전원전압과 접지전압 사이에 직렬연결되는 풀업 저항 및 풀다운 트랜지스터를 포함하고 상기 풀업 저항과 상기 풀다운 트랜지스터의 연결노드에 상기 레디/비지 출력핀이 연결되는 레디/비지 신호 출력회로를 더 구비하고,
    상기 레디/비지 제어회로는,
    상기 칩 디스에이블 신호를 반전시키는 제1인버터;
    상기 인버터의 출력신호와 상기 플래쉬 메모리 내부회로에서 발생되는 내부 레디/비지 신호를 수신하는 낸드게이트; 및
    상기 낸드게이트의 출력신호를 반전시켜 레디/비지 제어신호를 발생하여 상기 풀다운 트랜지스터의 게이트에 제공하는 제2인버터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  7. 제2항에 있어서, 상기 칩 디스에이블 퓨즈 회로는,
    소오스에 전원전압이 인가되고 게이트에 제어신호가 인가되고 드레인에 상기 칩 디스에이블 신호가 출력되는 출력노드가 연결되는 피모스 트랜지스터; 및
    일단에 상기 출력노드가 연결되고 타단에 상기 접지전압이 연결되는 퓨즈를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  8. 제2항에 있어서, 상기 쇼트 전류 생성회로는,
    상기 칩 디스에이블 신호를 반전시키는 인버터;
    소오스에 전원전압이 인가되고 게이트에 상기 인버터의 출력신호가 인가되는 피모스 트랜지스터; 및
    드레인에 상기 피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 칩 디스에이블 신호가 인가되고 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  9. 플래쉬 메모리장치를 테스트하는 방법에 있어서,
    상기 플래쉬 메모리장치 내의 칩 디스에이블 용 퓨즈를 절단하여 칩 디스에이블 신호를 활성화시키는 단계;
    상기 칩 디스에이블 신호의 활성화에 응답하여 상기 플래쉬 메모리장치의 동 작 상태를 나타내는 레디/비지 신호를 강제적으로 활성화시키는 단계;
    상기 활성화된 레디/비지 신호를 레디/비지 출력핀을 통해 상기 플래쉬 메모리장치의 외부로 출력시키는 단계; 및
    상기 활성화된 레디/비지 신호가 외부로 출력되면 상기 플래쉬 메모리장치가 동작하지 않는 것으로 판단하는 단계를 구비하는 것을 특징으로 하는 테스트 방법.
  10. 제9항에 있어서,
    상기 칩 디스에이블 신호의 활성화에 응답하여 쇼트 전류(short current)가 흐르도록 하는 단계를 더 구비하는 것을 특징으로 하는 테스트 방법.
  11. 제9항에 있어서, 상기 레디/비지 신호는,
    상기 플래쉬 메모리장치가 프로그램, 소거 또는 독출 동작을 수행할 때는 비활성화되고 상기 플래쉬 메모리장치가 프로그램, 소거 또는 독출 동작을 완료하면 활성화되는 것을 특징으로 하는 테스트 방법.
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