KR100200311B1 - 반도체 메모리 장치의 멀티 비트 테스트 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 멀티 비트 테스트 회로에 관한 것으로, 특히 제1 멀티 비트 테스트 동작시 불합격된 셀들의 위치를 찾아내기 위한 멀티 비트 테스트 회로를 제공하기 위한 것으로 상기 목적 달성을 위하여 멀티 비트 테스트를 위한 라이트 동작시 동일한 데이타를 저장하기 위한 복수개의 기억소자와, 상기 복수개의 기억소자로부터 출력된 데이타들을 입력하여 제1 멀티 비트 테스트 동작시에는 셀의 합격·불합격 여부를 판정하고 제2 멀티 비트 테스트 동작시에는 불합격된 셀의 위치를 찾아내기 위한 멀티플렉서 수단과, 상기 복수개의 기억소자로부터 출력된 데이타와 상기 멀티플렉서회로부로부터 출력된 데이타를 입력으로 하여 정상 동작시는 입력되는 어드레스 신호에 의하여 선택된 데이타를 복수개의 데이타 출력 버퍼로 출력하고 멀티 비트 테스트 동작시는 비교 회로부를 통해 전달된 데이타를 복수개의 데이타 출력 버퍼로 출력하기 위한 복수개의 데이타 출력 수단과, 상기 복수개의 데이타 출력 회로부의 내의 전달 트랜지스터들을 동시에 제어하기 위한 제어 신호 발생 수단을 구비한다.

Description

반도체 메모리 장치의 멀티 비트 테스트 회로

제1도는 종래 기술에 따른 멀티 비트 테스트를 위한 라이트 동작 관련 회로도.

제2도는 종래 기술에 따른 멀티 비트 테스트를 위한 리드동작 관련 회로도.

제3도는 본 발명의 일실시예에 따른 멀티 비트 테스트 상세회로도.

제4도는 제3도에 도시된 본 발명의 일실시예에 따른 멀티플렉서 회로도.

제5도는 제3도에 도시된 본 발명의 일실시예에 따른 데이타 출력의 예.

* 도면의 주요부분에 대한 부호의 설명

15 : 제1, 제2 전달 트랜지스터 제어부

22 : 제3, 제4, 제5 전달 트랜지스터 제어부

26 : 제1 데이타 비교부

37 : 제6, 제7, 제8 전달 트랜지스터 제어부

41 : 제2 데이타 비교부 43, 48 : 멀티플렉서부

45 : 제3 데이타 비교부 IV1~IV25 : 인버터

ND : 낸드 게이트 NR : 노아 게이트

MP : PMOS형 트랜지스터 MN : NMOS형 트랜지스터

본 발명은 반도체 메모리 장치의 멀티 비트 테스트 회로에 관한 것으로, 특히 제1 멀티 비트 테스트 동작시 발생된 불합격된 셀들의 위치를 찾아내기 위한 멀티 비트 테스트 회로를 제공하기 위한 것이다.

반도체 소자가 고집적화 되어 셀의 수가 증가하면서 이들 셀의 불량 여부를 판정하는 테스트 시간이 증가하고 비용도 늘어난다. 이러한 상황 즉, 테스트 시간을 줄이기 위하여 사용하는 방법이 한꺼번에 복수개의 셀에 데이타를 쓰고 이들의 출력값을 비교하여 셀의 합격·불합격 여부를 판정하게 되는데 이러한 동작 방식을 멀티 비트 테스트(Multi Bit Test) 또는 병렬 테스트(Parallel Test)라고 한다.

제1도는 종래 기술에 따른 멀티 비트 테스트를 위한 라이트(Write) 동작 관련 회로도로서, 입력 데이타가 데이타 입력 버퍼(11)를 거쳐 입력 데이타 전송 라인(12)에 출력되면 정상 동작시는 해당 어드레스 신호에 의해 턴-온된 전달 트랜지스터를 통해 해당 기억소자에 저장되고 멀티 비트 테스트 동작시는 복수개의 전달 트랜지스터부가 동시에 턴-온되어 복수개의 기억소자에 동시에 저장된다.

상기 제1도에 도시된 회로도는 2개의 전달 트랜지스터부(13,14)와 2개의 기억소자(16,17)를 예로 들어 나타낸 것이다.

상기 제1도에 도시된 회로도는 입력 데이타를 버퍼링하여 입력 데이타 전송 라인(12)으로 출력하기 위한 데이타 입력 버퍼(11)와, 정상 동작시 또는 멀티 비트 테스트 동작시 제1, 제2 전달 트랜지스터 제어부(15)의 출력신호에 의해 턴-온되어 상기 입력 데이타 전송 라인(12)상의 데이타를 제1 기억소자(16)와, 제2 기억소자(17)로 전달시키기 위한 제1, 제2, 전달 트랜지스터부(13, 14)와, 상기 제1, 제2 전달 트랜지스터부(13, 14)를 제어하기 위한 제1, 제2 전달 트랜지스터 제어부(15)와, 상기 제1 전달 트랜지스터부(13)를 통해 전달된 데이타를 저장하기 위한 제1 기억소자(16)와, 상기 제2 전달 트랜지스터부(14)를 통해 전달된 데이타를 저장하기 위한 제2 기억소자(17)로 구성된다.

상기 제1, 제2 전달 트랜지스터부(13, 14)는 멀티 테스트 동작 신호(testmode)와, 제1 어드레스 신호(add1)를 논리 연산하여 제3 노아 게이트(NR3)의 한 입력단으로 출력시키기 위한 제1 노아 게이트(NR1)와, 라이트 동작 신호(wrt)를 반전시켜 상기 제3 노아 게이트(NR3)의 다른 한 입력단으로 출력시키기 위한 제1 인버터(IV1)와, 상기 제1 인버터(IV1)의 출력신호와 상기 제1 노아 게이트(NR1)의 출력신호를 논리 연산하여 상기 제1 전달 트랜지스터부(13)로 입력시키기 위한 제3 노아 게이트(NR3)와, 상기 멀티 비트 테스트 동작 신호(testmode)와 제2 어드레스 신호(add2)를 논리 연산하여 제4 노아 게이트(NR4)의 한 입력단으로 출력시키기 위한 제2 노아 게이트(NR2)와, 상기 라이트 동작 신호(wrt)를 반전시켜 상기 제4 노아 게이트(NR4)의 다른 한 입력단으로 출력시키기 위한 제2 인버터(IV2)와, 상기 제2 인버터(IV2)의 출력신호와 상기 제2 노아 게이트(NR2)의 출력신호를 논리 연산하여 상기 제2 전달 트랜지스터부(14)로 입력시키기 위한 제4 노아 게이트(NR4)로 구성된다.

상기 제1 전달 트랜지스터부(13)는 제1 NMOS형 트랜지스터(MN1)의 드레인 단자와 제1 PMOS형 트랜지스터(MP1)의 드레인 단자 및 상기 제1 NMOS형 트랜지스터(MN1)의 소스 단자와 상기 제1 PMOS형 트랜지스터(MP1)의 소스 단자가 상호 접속되어 상기 제3 노아 게이트(NR3)의 출력신호가 게이트로 인가되는 제1 NMOS형 트랜지스터(MN1)와, 상기 제3 노아 게이트(NR3)의 출력신호가 반전되어 게이트로 인가되는 제1 PMOS형 트랜지스터(MP1)로 구성된다.

이하, 상기 구성에 따른 동작을 제1도에 도시된 회로도를 참조하여 설명하기로 한다.

먼저, 데이타 입력라인을 통해 하나의 데이타가 입력되면 데이타 입력 버퍼(11)에 의해 버퍼링을 거쳐 입력 데이타 전송 라인(12)으로 출력된다. 정상 동작시는 라이트 동작 신호(wrt)가 하이(High), 멀티 테스트 동작 신호(testmode)가 로우(Low), 제1, 또는 제2 어드레스 신호(add1, add2)가 하이(High) 상태가 되어 상기 제1 전달 트랜지스터부(13) 또는 제2 전달 트랜지스터부(14)를 제어하게 된다. 예를들어 상기 제1 어드레스 신호(add1)가 하이(High), 제2 어드레스 신호(add2)가 로우(Low)인 경우 제1 노아 게이트(NR1)의 출력단에는 로우(Low) 신호가 출력되고 제1 인버터(IV1)의 출력단에는 로우(Low) 신호가 출력되어 제3 노아 게이트(NR3)의 출력단에는 하이(High) 신호가 출력되므로써 상기 제1 전달 트랜지스터부(13)가 턴-온되게 된다. 한편, 제2 노아 게이트(NR2)의 출력단에 하이(High) 신호가 출력되고 제2 인버터(IV2)의 출력단에 로우(Low) 신호가 출력되는 제2 어드레스 신호(add2)에 의한 경우는 제4 노아 게이트(NR4)의 출력단에 로우(Low) 신호가 출력되므로써 상기 제2 전달 트랜지스터부(14)는 턴-오프 상태에 있게 된다.

상기 제1 전달 트랜지스터부(13)가 턴-온되면 상기 입력 데이타 전송 라인(12)상의 데이타는 상기 제1 전달 트랜지스터부(13)를 통해 제1 기억소자(16)로 전달되어 저장된다. 이처럼 정상 동작시는 해당 어드레스 신호에 의해 선택된 임의의 전달 트랜지스트부를 통해 데이타가 선택적으로 기억소자에 저장된다.

멀티 비트 테스트 동작시는 라이트 동작 신호(wrt)와 멀티 비트 테스트 동작 신호(testmode)가 하이(High) 상태이고 어드레스 신호는 영향을 받지 않는다.

상기 라이트 동작 신호(wrt)가 하이(High)이면 제1 인버터(IV1)의 출력단과 제2 인버터(IV2)의 출력단은 로우(Low) 상태가 되고 제1 노아 게이트(NR1)의 출력단과 제2 노아 게이트(NR2)의 출력단은 로우(Low) 상태가 되어 상기 제3 노아 게이트(NR3)의 출력단과 상기 제4 노아 게이트(NR4)의 출력단은 하이(High) 상태가 되므로써 상기 제1 전달 트랜지스터부(13) 및 제2 전달 트랜지스터부(14)가 턴-온되어 상기 입력 데이타 전송 라인(12)상의 데이타는 제1 기억소자(16) 및 제2 기억소자(17)에 저장된다.

제2도는 종래 기술에 따른 멀티 비트 테스트를 위한 리드(Read) 동작 관련 회로도로서, 복수개의 기억소자에 저장되어 있던 데이타들이 정상 동작시는 해당 어드레스 신호에 의해 선택적으로 턴-온된 전달 트랜지스터부를 통해 출력 데이타 전송라인상의 데이타가 데이타 출력 버퍼를 통해 출력된다. 한편, 멀티 비트 데이트 동작시는 출력 데이타 전송라인에 직접 접속된 전달 트랜지스터부는 턴-오프되고 데이타 비교부에 접속된 전달 트랜지스터부는 턴-온된다. 멀티 비트 테스트 동작시 테스트 셀들의 합격·불합격 판정여부는 동시에 복수개의 셀들에 라이트(Write) 동작시 동일한 데이타를 저장시켜 리드(Read) 동작시 2개 이상의 출력 데이타 전송라인으로 출력되는 데이타 신호를 비교하여 미리 정해진 방식으로 예를들어 출력 데이타 전송라인으로 출력되는 데이타들이 모두 같은 경우에는 하이(High) 신호를 출력하고 하나라도 다른 경우에는 로우(Low) 신호를 출력하는 방식 또는 출력 데이타 전송라인으로 출력된 데이타들이 모두 같은 경우에는 그 데이타 신호를 출력하고 하나라도 다른 경우에는 그 데이타를 출력하지 않도록 하는 방식을 통해 테스트 셀들의 합격·불합격 여부를 판정하게 된다. 상기 제2도에 도시된 제1 데이타 비교부(26)에서는 모두 같은 경우 하이(High) 신호를 출력하고 하나라도 다른 경우 로우(Low) 신호를 출력하는 방식을 사용하였다. 이제 복수개의 기억소자에 저장되어 있는 데이타들은 데이타 비교부의 입력단으로 입력되어 해당 셀들의 합격·불합격 여부를 판정하게 되는데 상기 제2도에 도시된 회로도는 복수개의 기억소자중 제3, 제4 기억소자(18, 19)와 복수개의 전달 트랜지스터중 제3, 제4, 제5 전달 트랜지스터부(24, 25, 27)와 이에 따른 2개의 해당 어드레스 신호(add1, add2)를 예를들어 나타낸 것으로 상기 제3 기억소자(18) 및 제4 기억소자(19)에 저장되어 있는 데이타들은 정상 동작시는 상기 제1 데이타 비교부(26)에 직접 연결되어 있는 제5 전달 트랜지스터부(27)는 턴-오프 상태에 있게 되고 제3, 제4 전달 트랜지스터부(24, 25)는 해당 어드레스 신호(add1, add2)에 의해 선택적으로 턴-온되어 상기 제1, 제2 출력 데이타 전송라인(20, 21)상의 데이타가 제1 데이타 출력 버퍼(28)로 출력된다. 정상 동작시 제1 어드레스 신호(add1)가 하이(High)이면 제3 전달 트랜지스터부(24)가 턴-온되고 제2 어드레스 신호(add2)가 하이(High)이면 제4 전달 트랜지스터부(25)가 턴-온된다.

멀티 비트 테스트 동작시는 상기 제3, 제4 전달 트랜지스터부(24, 25)는 턴-오프되고 상기제5 전달 트랜지스터부(27)는 턴-온된다. 이에 대한 동작을 보면 예를들어 제3, 제4 기억소자(18, 19)에 하이(High) 데이타를 저장시켰다고 하면 상기 제3 기억소자(18)의 하이(High) 데이타와 상기 제4 기억소자(19)의 하이(High) 데이타는 상기 데이타 비교부(26)로 입력되어 논리 연산의 과정을 거치게 된다. 따라서, 제4 낸드 게이트(ND4)의 출력단과 제5 노아 게이트(NR5)의 출력단에는 로우(Low) 신호가 출력되고 제5 낸드 게이트(ND5)의 출력단에는 하이(High) 신호가 출력되므로써 상기 제3, 제4 기억소자(18, 19)는 아무런 이상이 없음을 알 수 있다.

만약, 상기 제3 기억소자(18)와 제4 기억소자(19)에 하이(High) 데이타를 저장시켰는데 상기 제3 기억소자(18)에 이상이 발생되어 상기 제3 기억소자(18)에 연결된 제1 출력 데이타 전송라인(20)에 로우(Low) 데이타가 출력되었다면 상기 제1 데이타 비교부(26)의 출력단에는 로우(Low) 신호가 출력되어 테스트 셀에 이상이 있다는 것을 알 수 있게 된다.

그런데, 상기 멀티 비트 테스트를 하는 것이 소자의 합격·불합격을 빠르게 판정하기 위한 것인데 대부분의 반도체 기억소자는 소자의 내부에 여분의 셀들을 가지고 있어 정상 기억소자에 결함이 발견되면 일정범위 내에서 여분의 셀로 리페어를 실시하게 된다. 이때 결함이 발생된 셀의 위치를 아는 것이 필요하게 되는데 종래의 멀티 비트 테스트 방식으로 소자의 셀들을 테스트하게 되면 한번에 복수개의 비트에 대해서 테스트를 수행하기 때문에 불합격된 셀들의 정확한 위치를 찾아내기가 어렵다는 문제점이 있었다.

따라서, 본 발명은 멀티 비트 테스트를 통해 테스트 셀들의 합격·불합격 여부를 판정함과 아울러 불합격된 셀들의 위치까지 찾아내기 위한 멀티 비트 테스트 회로를 제공함에 그 목적이 있다.

상기 목적 달성을 위해 본 발명의 멀티 비트 테스트 회로는 멀티 비트 테스트를 위한 라이트 동작시 동일한 데이타를 저장하기 위한 복수개의 기억소자와, 상기 복수개의 기억소자로부터 출력된 데이타들을 입력으로 하여 제1 멀티 비트 테스트 동작시에는 셀의 합격·불합격 여부를 판정하고 제2 멀티 비트 테스트 동작시에는 불합격된 셀의 위치를 찾아내기 위한 멀티플렉서 수단과, 상기 복수개의 기억소자로부터 출력된 데이타와 상기 멀티플렉서 회로부로부터 출력된 데이타를 입력으로 하여 정상 동작시는 입력되는 어드레스 신호에 의하여 선택된 데이타를 복수개의 데이타 출력 버퍼로 출력하고 멀티 비트 테스트 동작시는 데이타 비교부를 통해 전달된 데이타를 복수개의 데이타 출력 버퍼로 출력하기 위한 복수개의 데이타 출력 수단과, 상기 복수개의 데이타 출력부 내의 전달 트랜지스터들을 동시에 제어하기 위한 제어 신호 발생 수단을 포함하는 것을 특징으로 한다.

상기 데이타 출력 수단은 상기 멀티플렉서부에서 출력된 복수개의 데이타들을 상호 비교하여 전달 트랜지스터부(42)의 입력단으로 논리 연산된 데이타를 출력시키기 위한 데이타 비교 수단과, 정상 동작시 상기 제어신호 발생 회로부의 출력신호에 턴-온되어 상기 복수개의 기억소자로부터 출력된 데이타들을 선택적으로 데이타 출력 버퍼로 전달시키기 위한 전달 트랜지스터 수단(39, 40)과, 제1, 제2 멀티 비트 테스트 동작시 상기 제어신호 발생 회로부의 출력신호에 의해 턴-온되어 상기 데이타 비교부의 출력신호를 상기 데이타 출력 버퍼로 전달시키기 위한 전달 트랜지스터 수단(42)을 포함하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

제3도는 본 발명의 일실시예에 따른 멀티 비트 테스트 상세회로도로서, 멀티 비트 테스트를 위한 라이트(Write) 동작시 하나의 데이타가 동시에 저장되는 제5, 제6, 제7, 그리고 제8 기억소자(29, 30, 31, 32)와, 상기 제5, 제6, 제7 그리고 제8 기억소자(29, 30, 31, 32)로부터 출력된 데이타들을 입력으로 하여 제1 멀티 비트 테스트 동작시에는 셀의 합격·불합격 여부를 판정하고 제2 멀티 비트 테스트 동작시에는 불합격된 셀의 위치를 찾아내기 위한 멀티플렉서부(43)와, 상기 제5, 제6, 제7 그리고 제8 기억소자(29,30,31,32)로부터 출력된 데이타와 상기 멀티플렉서 회로부(43)로부터 출력된 데이타를 입력으로 하여 정상 동작시 입력되는 어드레스 신호에 의하여 선택된 전달 트랜지스터를 통하여 데이타를 제2 데이타 출력 버퍼(46)와 제3 데이타 출력 버퍼(47)로 출력하고 제1 멀티 비트 테스트 동작시와 제2 멀티 비트 테스트 동작시는 데이타 비교부와 데이타 비교부에 접속된 전달 트랜지스터를 통해 각각 제2 데이타 출력 버퍼(46)와 제3 데이타 출력 버퍼(47)로 논리 연산된 데이타를 출력시키는 제2 데이타 출력부(38) 및 제3 데이타 출력부(44)와, 상기 제2 데이타 출력부(38) 및 상기 제3 데이타 출력부(44) 내의 전달 트랜지스터부를 동시에 제어하기 위한 제6, 제7, 제8 제어신호 발생 회로부(37)로 구성된다.

상기 제2 데이타 출력부(38)는 상기 멀티플렉서부(43)에서 출력된 데이타들을 상호 비교하여 제8 전달 트랜지스터부(42)의 입력단으로 논리 연산된 데이타를 출력시키기 위한 제2 데이타 비교부(41)와, 정상 동작시 상기 제6, 제7, 제8 제어신호 발생 회로부(37)의 출력신호에 의해 턴-온되어 상기 제5 기억소자(29) 및 상기 제6 기억소자(30)로부터 출력된 데이타들을 선택적으로 제2 데이타 출력 버퍼(46)로 전달시키기 위한 제6, 제7 전달 트랜지스터부(39, 40)와, 제1, 제2 멀티 비트 테스트 동작시 상기 제6, 제7, 제8 제어신호 발생 회로부(37)의 출력신호에 의해 턴-온되어 상기 제2 데이타 비교부(41)의 출력신호를 상기 제2 데이타 출력 버퍼(46)로 전달시키기 위한 제8 전달 트랜지스터부(42)로 구성된다.

상기 제2 데이타 출력부(44) 또한 상기 제1 데이타 출력부(38)와 같다.

상기 멀티플렉서부(43)는 제4도에 도시된 바와 같이 상기 제5 기억소자(29)에 저장된 데이타 d11를 제1 멀티 비트 테스트 동작과 제2 멀티 비트 테스트 동작에 관계없이 항상 제2 데이타 출력부(38)의 제2 데이타 비교부(41)로 출력시키기 위한 라인과, 상기 제6 기억소자(30)에 저장된 데이타 dln 및 상기 제7 기억소자(31)에 저장된 데이타 dk1을 제1 멀티 비트 테스트 동작시는 각각 상기 제2 데이타 출력부(38)의 제2 데이타 비교부(41) 및 상기 제3 데이타 출력부(44)의 제3 데이타 비교부(45)로 출력시키기 위한 제9 전달 트랜지스터부(50) 및 제10 전달 트랜지스터부(51)와, 제2 멀티 비트 테스트 동작시는 상기 제6 기억소자(30)의 데이타 dln을 상기 제3 데이타 출력부(44)의 제3 데이타 비교부(45)의 한 입력단자로 전달시키기 위한 제11 전달 트랜지스터부(52) 및 상기 제7 기억소자(31)의 데이타 dk1을 상기 제2 데이타 출력부(38)의 제2 데이타 비교부(41)의 한 입력단자로 전달시키기 위한 제12 전달 트랜지스터부(53)와, 상기 제8 기억소자(32)의 데이타 dkn을 제1 멀티 비트 테스트 동작과 제2 멀티 비트 테스트 동작에 관계없이 항상 제3 데이타 출력부(44)의 제3 데이타 비교부(45)로 출력시키기 위한 라인과, 상기 제9, 제10, 제11 그리고 제12 전달 트랜지스터부(50, 51, 52, 53)를 제어하기 위한 멀티플렉서 제어신호 발생부(49)로 구성된다.

상기 제9 전달 트랜지스터부(50) 및 제10 전달 트랜지스터부(10)는 NMOS형 트랜지스터(MN9, MN10)의 게이트로 멀티플렉서 제어신호(sig)가 인가되고 PMOS형 트랜지스터(MP9, MP10)의 게이트로는 상기 멀티플렉서 제어신호(sig)가 반전되어 인가되는 NMOS형 트랜지스트와 PMOS형 트랜지스터의 드레인 단자가 서로 접속되고 상기 NMOS형 트랜지스터와 PMOS형 트랜지스터의 소스 단자가 서로 접속되어 구성된다.

상기 제11 전달 트랜지스터부(52) 및 상기 제12 전달 트랜지스터부(53)는 NMOS형 트랜지스터(MN11, MN12)의 게이트로 멀티플렉서 제어신호(sig)가 반전되어 인가되고 PMOS형 트랜지스터(MP11, MP12)의 게이트로는 반전된 상기 멀티플렉서 제어신호가 다시 반전되어 인가되는 NMOS형 트랜지스트와 PMOS형 트랜지스터의 드레인 단자가 서로 접속되고 상기 NMOS형 트랜지스텅와 PMOS형 트랜지스터의 소스 단자가 서로 접속되어 구성된다.

상기 제2 데이타 출력부(38)의 제2 데이타 비교부(41)는 상기 멀티플렉서부(43)에서 입력되는 2개의 데이타 신호를 논리 연산하여 제10 낸드 게이트(ND10)의 한 입력단으로 출력시키기 위한 제9 낸드 게이트(ND9)와, 상기 멀티플렉서부(43)의 2개의 데이타 신호를 논리 연산하여 제19 인버터(19)의 입력단으로 출력시키기 위한 제6 노아 게이트(NR6)와, 상기 제9 낸드 게이트(ND9)의 출력신호와 상기 제19 인버터(IV19)의 출력신호를 논리 연산하여 상기 제8 전달 트랜지스터부(42)로 출력시키기 위한 제10 낸드 게이트(ND10)로 구성된다.

상기 제6, 제7, 제8 제어신호 발생 회로부(37)는 리드 동작 신호(read)와 제1 어드레스 신호(add1) 그리고 반전된 멀티 테스트 신호(testmode)를 논리 연산하여 제13 인버터(IV13)의 입력단으로 출력시키기 위한 제6 낸드 게이트(ND6)와, 상기 제6 낸드 게이트(ND6)의 출력신호를 반전시켜 상기 제6 전달 트랜지스터부(39)의 제17 인버터(IV17)와 제6 NMOS형 트랜지스터(MN6)의 게이트로 전달시키기 위한 제13 인버터(IV13)와, 상기 리드 동작 신호(read)와 반전된 멀티 테스트 신호(testmode) 그리고 제2 어드레스 신호(add2)를 논리 연산하여 제14 인버터(IV14)의 입력단으로 출력시키기 위한 제7 낸드 게이트(ND7)와, 상기 제7 낸드 게이트(ND7)의 출력신호를 반전시켜 상기 제7 전달 트랜지스터부(40)의 제18 인버터(IV18)와 제7 NMOS형 트랜지스터(MN7)의 게이트로 전달시키기 위한 제14 인버터(IV14)와, 리드 동작 신호(read)와 멀티 테스트 동작 신호(testmode)를 논리 연산하여 제16 인버터(IV16)의 입력단으로 출력시키기 위한 제8 낸드 게이트(ND8)와, 상기 제8 낸드 게이트(ND8)의 출력신호를 반전시켜 제8 전달 트랜지스터부(42)의 제20 인버터(IV20)와 제8 NMOS형 트랜지스터(MN8)의 게이트로 인가시키기 위한 제16 인버터(IV16)로 구성된다.

상기 제6 전달 트랜지스터부(39)는 상기 제13 인버터(IV13)의 출력신호를 반전시켜 제6 PMOS형 트랜지스터(MP6)의 게이트로 출력시키기 위한 제17 인버터(IV17)와, 게이트로 상기 제17 인버터(IV17)의 출력신호가 인가되는 제6 PMOS형 트랜지스터와, 게이트로 상기 제13 인버터(IV13)의 출력신호가 인가되고 상기 제6 PMOS형 트랜지스터(MP6)의 드레인 단자와 소스 단자가 상호 접속된 제6 NMOS형 트랜지스터(MN6)로 구성된다.

상기 제7 전달 트랜지스터부(40)는 상기 제14 인버터(IV14)의 출력신호를 반전시켜 제7 PMOS형 트랜지스터(MP7)의 게이트로 출력시키기 위한 제18 인버터(IV18)와, 게이트로 상기 제18 인버터(IV18)의 출력신호가 인가되는 제7 PMOS형 트랜지스터(MP7)와 게이트로 상기 제14 인버터(IV14)의 출력신호가 인가되고 상기 제7 PMOS형 트랜지스터(MP7)의 드레인 단자와 소스 단자가 상호 접속된 제7 NMOS형 트랜지스터(MN7)로 구성된다.

상기 제8 전달 트랜지스터부(42)는 상기 제16 인버터(IV16)의 출력신호를 반전시켜 제8 PMOS형 트랜지스터(MP8)의 게이트로 출력시키기 위한 제20 인버터(IV20)와, 게이트로 상기 제20 인버터(IV20)의 출력신호가 인가되는 제8 PMOS형 트랜지스터(MP8)와 게이트로 상기 제16 인버터(IV16)의 출력신호가 인가되고 상기 제8 PMOS형 트랜지스터(MP8)의 드레인 단자와 소스 단자가 상호 접속된 제8 NMOS형 트랜지스터(MN8)로 구성된다.

상기 구성에 따른 동작을 보면 먼저, 정상 동작시는 상기 제6 전달 트랜지스터부(39)와, 상기 제7 전달 트랜지스터부(40)가 선택적으로 턴-온되며 상기 제8 전달 트랜지스터부(42)는 턴-오프 상태에 있는다.

따라서, 상기 제5, 제6, 기억소자(29, 30) 내의 데이타들은 선택적으로 턴-온된 제6 전달 트랜지스터부(39) 또는 제7 전달 트랜지스터부(40)를 통해 제2 데이타 출력 버퍼(46)로 전달된다.

제1 멀티 비트 테스트 동작시는 상기 제6, 제7 전달 트랜지스터부(39, 40)는 턴-오프되고 상기 제8 전달 트랜지스터부(42)는 턴-온되어 제2 데이타 비교부(41)에 의해 논리 연산된 값이 상기 제8 전달 트랜지스터부(42)를 통해 제2 데이타 출력 버퍼(46)로 전달된다. 그 동작을 보면, 상기 제5 기억소자(29)의 데이타와 상기 제6 기억소자(30)의 데이타는 상기 멀티플렉서부(43)를 통해 상기 제2 데이타 출력부(38)의 제2 데이타 비교부(41)로 입력되고 상기 제7 기억소자(31)의 데이타와 상기 제8 기억소자(32)의 데이타는 상기 멀티플렉서부(43)를 통해 제3 데이타 출력부(44)의 제3 데이타 비교부(45)로 입력되어 각각 논리 연산된 값이 상기 제5 기억소자(29)와 제6 기억소자(30)의 데이타는 상기 제8 전달 트랜지스터부(42)를 통해 제2 데이타 출력 버퍼(46)로 전달되고 상기 제7 기억소자(31)와 상기 제8 기억소자(32)의 데이타들은 상기 제3 데이타 출력부(44) 내이 전달 트랜지스터부를 통해 제3 데이타 출력 버퍼(47)로 전달된다. 이렇게 하므로써 테스트 셀들에 대한 합격·불합격 여부를 판정하게 된다.

제2 멀티 비트 테스트 동작시는 상기 제1 멀티 비트 테스트 동작시에 발생된 불합격된 셀들의 위치를 찾아내기 위한 것으로 상기 제5 기억소자(29)의 데이타는 상기 제2 데이타 출력부(38)의 제2 데이타 비교부(41)로 입력되고 상기 제6 기억소자(30)의 데이타는 상기 멀티플렉서부(43)에 의해 상기 제3 데이타 출력부(44)의 제3 데이타 비교부(45)로 입력된다. 또한 상기 제7 기억소자(31)의 데이타는 상기 멀티플렉서부(43)에 의해 상기 제2 데이타 출력부(38)의 제2 데이타 비교부(41)로 입력되고 상기 제8 기억소자(32)의 데이타는 상기 멀티플렉서부(43)를 통해 상기 제3 데이타 출력부(44)의 제3 데이타 비교부(45)로 입력된다. 상기 제2 데이타 출력부(38)의 제2 데이타 비교부(41)와 상기 제3 데이타 출력부(44)의 제3 데이타 비교부(45)로 입력된 데이타들은 논리 연산의 과정을 거쳐 각각 상기 제2 데이타 출력버퍼(46)와 상기 제3 데이타 출력 버퍼(47)로 전달되고 각각 출력된다.

제5도는 제1 멀티 비트 테스트 동작시 테스트 셀들의 합격·불합격 여부와 제2 멀티 비트 테스트 동작시 불합격된 셀들의 위치를 찾아내는 방법에 관하여 나타낸 것으로 케이스 1은 각각의 테스트 셀들의 합격·불합격 여부를 판정하는 경우이다. m개의 데이타 출력단 중에서 불합격된 셀이 존재하는 데이타 출력단에는 로우 신호가 출력된다.

케이스 2는 불합격된 셀들의 위치를 찾아내기 위한 것으로 마찬가지로 n개의 데이타 출력단 중에서 불합격된 셀들이 존재하는 출력단에는 로우 신호가 출력된다.

이렇게 하므로써 2번의 멀티 비트 테스트를 통해 소자의 합격·불합격 여부와 동시에 불합격된 셀들의 위치 또한 찾아낼 수가 있게 된다.

이상에서 설명한 바와 같이, 본 발명의 멀티 비트 테스트 회로를 반도체 메모리 장치에 사용하게 되면 테스트 비용의 감소와 리페어를 보다 용이하게 하는 효과가 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (7)

1. 멀티 비트 테스트를 위한 라이트 동작시 동일한 데이타를 저장하기 위한 복수개의 기억소자와, 상기 복수개의 기억소자로부터 출력된 데이타들을 입력으로 하여 제1 멀티 비트 테스트 동작시에는 셀의 합격·불합격 여부를 판정하고 제2 멀티 비트 테스트 동작시에는 불합격된 셀의 위치를 찾아내기 위한 멀티플렉서 수단과, 상기 복수개의 기억소자로부터 출력된 데이타와 상기 멀티플렉서부로부터 출력된 데이타를 입력으로 하여 정상 동작시는 입력되는 어드레스 신호에 의하여 선택된 전달 트랜지스터부를 통해 데이타를 복수개의 데이타 출력 버퍼로 출력하고 멀티 비트 테스트 동작시는 데이타 비교부와 전달 트랜지스터를 통해 전달된 데이타를 복수개의 데이타 출력 버퍼로 출력하기 위한 복수개의 데이타 출력 수단과, 상기 복수개의 데이타 출력부의 내의 전달 트랜지스터들을 동시에 제어하기 위한 제어 신호 발생수단으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 멀티 비트 테스트 회로.
2. 제1항에 있어서, 상기 멀티플렉서 수단은 제1 멀티 비트 테스트 동작시에는 정상 동작시 해당 출력단으로 출력되는 복수개의 데이타들을 해당 데이타 비교부의 입력단으로 전달시키기 위한 제9 전달 트랜지스터 및 제10 전달 트랜지스터 수단과, 제2 멀티 비트 테스트 동작시에는 정상 동작시 해당 출력단으로 출력되는 복수개의 데이타들과 다른 출력단으로 출력되는 데이타들을 상호 조합하여 각각의 제1 제2 멀티 비트 테스트 동작시 해당 데이타 비교부의 입력단으로 전달시키기 위한 제11 전달 트랜지스터 및 제12 전달 트랜지스터 수단과, 외부에서 입력되는 신호에 의해 제1 멀티 비트 테스트 동작시는 상기 제9 전달 트랜지스터부 및 제10 전달 트랜지스터부를 턴-온시키는 신호를 출력하고 제2 멀티 비트 테스트 동작시는 외부에서 입력되는 신호를 반전시켜 상기 제11 전달 트랜지스터부 및 제12 전달 트랜지스터부를 턴-온시키기 위한 멀티플렉서 제어 수단으로 구성되는 것을 특징으로 하는 멀티 비트 테스트 회로.
3. 제2항에 있어서, 상기 제9, 제10 전달 트랜지스터 수단은 PMOS형 트랜지스터의 드레인 단자와, NMOS형 트랜지스터의 드레인 단자 및 PMOS형 트랜지스터의 소스 단자와 NMOS형 트랜지스터의 소스 단자가 각각 상호 접속되고 게이트로 상기 NMOS형 트랜지스터는 상기 멀티플렉서 제어부의 외부신호가 인가되고 상기 PMOS형 트랜지스터의 게이트로는 상기 멀티플렉서 제어부의 외부신호가 반전되어 인가되고 상기 제11 전달 트랜지스터 수단 및 제12 전달 트랜지스터 수단은 PMOS형 트랜지스터의 드레인 단자와 NMOS형 트랜지스터의 드레인 단자 및 PMOS형 트랜지스터의 소스 단자와 NPMOS형 트랜지스터의 소스 단자가 각각 상호 접속되고 게이트로 상기 NMOS형 트랜지스터는 상기 멀티플렉서 제어부의 인버터에 의해 반전된 신호가 인가되고 상기 PMOS형 트랜지스터의 게이트로는 상기 멀티플렉서 제어부의 인버터에 의해 반전된 신호를 다시 반전시킨 신호가 인가되는 것을 특징으로 하는 멀티 비트 테스트 회로.
4. 제1항에 있어서, 상기 데이타 출력 수단은 상기 멀티플렉서부에서 출력된 복수개의 데이타들을 상호 비교하여 전달 트랜지스터부(42)의 입력단으로 논리 연산된 데이타를 출력시키기 위한 데이타 비교 수단과, 정상 동작시 상기 제어신호 발생 회로부의 출력신호에 의해 턴-온되어 상기 복수개의 기억소자로부터 출력된 데이타들을 선택적으로 데이타 출력 버퍼로 전달시키기 위한 전달 트랜지스터 수단(39, 40)과, 제1, 제2 멀티 비트 테스트 동작시 상기 제어신호 발생 회로부의 출력신호에 의해 턴-온되어 상기 데이타 비교부의 출력신호를 상기 데이타 출력 버퍼로 전달시키기 위한 전달 트랜지스터 수단(42)를 포함하는 것을 특징으로 하는 멀티 비트 테스트 회로.
5. 제4항에 있어서, 상기 데이타 비교 수단은 상기 멀티플렉서의 출력신호를 낸드 연산하여 다른 한 낸드 게이트의 한 입력단으로 출력시키는 낸드 게이트와, 상기 멀티플렉서의 출력신호를 노아 연산하여 인버터의 입력단으로 출력하는 노아 게이트와, 상기 노아 게이트의 출력신호를 반전시킨 신호와 상기 낸드 게이트의 출력신호를 낸드 연산하여 출력하는 낸드 게이트로 구성된 것을 특징으로 하는 멀티 비트 테스트 회로.
6. 제4항에 있어서, 상기 전달 트랜지스터 수단(39, 40, 42)은 PMOS형 트랜지스터의 드레인 단자와, NMOS형 트랜지스터의 드레인 단자 및 PMOS형 트랜지스터의 소스 단자와 NMOS형 트랜지스터의 소스 단자가 각각 상호 접속되고 게이트로 NMOS형 트랜지스터는 상기 제어신호 발생 회로부의 해당 어드레스 신호에 의해 선택된 신호가 인가되고 PMOS형 트랜지스터의 게이트로는 해당 어드레스 신호에 의해 선택된 신호가 반전되어 인가되는 것을 특징으로 하는 멀티 비트 테스트 회로.
7. 제1항에 있어서, 상기 제어신호 발생 수단(37)은 리드 동작 신호와 한 어드레스 신호와 멀티 비트 테스트 동작 신호를 반전시킨 신호가 입력되어 논리 연산과정을 거쳐 한 인버터의 입력단으로 출력하는 한 낸드 게이트와, 상기 한 낸드 게이트의 출력신호를 반전시켜 상기 한 전달 트랜지스터부(39)로 출력하는 인버터와, 상기 리드 동작 신호와 다른 어드레스 신호와 상기 멀티 비트 테스트 동작 신호를 반전시킨 신호가 입력되어 논리 연산 과정을 거쳐 다른 한 인버터의 입력단으로 출력하는 다른 한 낸드 게이트와, 상기 다른 한 낸드 게이트의 출력신호를 반전시켜 상기 다른 한 전달 트랜지스터부(40)의 입력단으로 출력하는 다른 한 인버터와, 상기 리드 동작 신호와 상기 멀티 비트 테스트 동작 신호를 낸드 연산하여 또다른 한 인버터의 입력단으로 출력시키는 또다른 한 낸드 게이트와, 상기 또다른 낸드 게이트의 출력신호를 반전시켜 상기 또다른 한 전달 트랜지스터부(42)의 입력단으로 출력하는 또다른 한 인버터로 구성되는 것을 특징으로 하는 멀티 비트 테스트 회로.