JPH0376407A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH0376407A JPH0376407A JP1213478A JP21347889A JPH0376407A JP H0376407 A JPH0376407 A JP H0376407A JP 1213478 A JP1213478 A JP 1213478A JP 21347889 A JP21347889 A JP 21347889A JP H0376407 A JPH0376407 A JP H0376407A
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- Japan
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- test
- operational amplifier
- signal
- terminal
- external
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Links
- 238000012360 testing method Methods 0.000 claims abstract description 96
- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 101100156949 Arabidopsis thaliana XRN4 gene Proteins 0.000 abstract 1
- 101100215777 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ain1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 101150090280 MOS1 gene Proteins 0.000 description 2
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241001133287 Artocarpus hirsutus Species 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
演算増幅器に関し、
試験の工数および時間を短縮することのできる演算増幅
器を提供することを目的とし、正負２つの入力端子にア
ナログ人力信号を受け入れ、演算増幅を行ってアナログ
信号を出力するとともに、試験時にはボロテージフォロ
ワを形成して特性試験を行う演算増幅器において、前記
アナログ入力信号を受け取る２つの外部入力端子と、テ
スト信号を受け取る外部テスト信号端子と、通常モード
と試験モードを切り換える切換信号を受け取る外部切換
端子とを設け、２つの外部入力端子と演算増幅器自体の
正負２つの入力端子との間にスイッチをそれぞれ設け、
これらの各端子と演算増幅器自体の入出力端子との間に
スイッチを含み、少なくとも試験時にはポロテージフォ
ロワを形成するテスト回路を設け、前記切換信号に基づ
いてスイッチをオン／オフ制御することにより、通常モ
ードと試験モードを選択するように構成する。
器を提供することを目的とし、正負２つの入力端子にア
ナログ人力信号を受け入れ、演算増幅を行ってアナログ
信号を出力するとともに、試験時にはボロテージフォロ
ワを形成して特性試験を行う演算増幅器において、前記
アナログ入力信号を受け取る２つの外部入力端子と、テ
スト信号を受け取る外部テスト信号端子と、通常モード
と試験モードを切り換える切換信号を受け取る外部切換
端子とを設け、２つの外部入力端子と演算増幅器自体の
正負２つの入力端子との間にスイッチをそれぞれ設け、
これらの各端子と演算増幅器自体の入出力端子との間に
スイッチを含み、少なくとも試験時にはポロテージフォ
ロワを形成するテスト回路を設け、前記切換信号に基づ
いてスイッチをオン／オフ制御することにより、通常モ
ードと試験モードを選択するように構成する。
本発明は、演算増幅器（以下、オペアンプという）に係
り、詳しくは、オペアンプ単体の特性試験を行うテスト
回路を素子の周囲に設けた演算増幅器に関する。
り、詳しくは、オペアンプ単体の特性試験を行うテスト
回路を素子の周囲に設けた演算増幅器に関する。
オペアンプ（ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉ
ｅｒ）はアナログ信号を取り扱う素子で、広帯域、高利
得の直流増幅器である。基本的には、正負２本の信号入
力線があり、を源供給は＋Ｖｃｃ、−Ｖｃｃ（７）２電
源であるが、オフセント調整のための端子を有するもの
もある。ＶｃｃＯ値は機種によって様々であるが、その
許容範囲はかなり広く、−Ｖｃｃ〜Ｖｃｃの範囲内の電
圧レベルを有する信号を扱うことができる。オペアンプ
は直流増幅器として用いる以外、回路の組み方によって
、コンパレータ回路、アクティブファイル回路、アナロ
グスイッチ回路が実現するほか、加減乗除の演算回路を
組むことも可能である。
ｅｒ）はアナログ信号を取り扱う素子で、広帯域、高利
得の直流増幅器である。基本的には、正負２本の信号入
力線があり、を源供給は＋Ｖｃｃ、−Ｖｃｃ（７）２電
源であるが、オフセント調整のための端子を有するもの
もある。ＶｃｃＯ値は機種によって様々であるが、その
許容範囲はかなり広く、−Ｖｃｃ〜Ｖｃｃの範囲内の電
圧レベルを有する信号を扱うことができる。オペアンプ
は直流増幅器として用いる以外、回路の組み方によって
、コンパレータ回路、アクティブファイル回路、アナロ
グスイッチ回路が実現するほか、加減乗除の演算回路を
組むことも可能である。
このようなオペアンプをアナログ回路に使用した場合等
の特性試験においては、試験の簡易化が要求されている
が、オペアンプの試験では回路の複雑化に伴い、試験も
複雑化する傾向にある。
の特性試験においては、試験の簡易化が要求されている
が、オペアンプの試験では回路の複雑化に伴い、試験も
複雑化する傾向にある。
従来、多数のオペアンプが組込まれたアナログ回路につ
いて、各オペアンプ単体の特性試験を行う場合には各オ
ペアンプの入出力端子をそれぞれ順次外部に取り出し、
試験ボード上でボルテージフォロワに結線し、次々に試
験を行っている。
いて、各オペアンプ単体の特性試験を行う場合には各オ
ペアンプの入出力端子をそれぞれ順次外部に取り出し、
試験ボード上でボルテージフォロワに結線し、次々に試
験を行っている。
しかしながら、このような従来のオペアンプにあっては
、上記アナログ回路を構成するチップ内の各オペアンプ
につきそれぞれに上述のような試験のための結線を必要
とするため、−度に全てのオペアンプの試験ができず、
また、外部結線の必要もあることから、試験のための多
くの工数および時間を必要とするという問題点があった
。
、上記アナログ回路を構成するチップ内の各オペアンプ
につきそれぞれに上述のような試験のための結線を必要
とするため、−度に全てのオペアンプの試験ができず、
また、外部結線の必要もあることから、試験のための多
くの工数および時間を必要とするという問題点があった
。
そこで本発明は、試験の工数および時間を短縮すること
のできる演算増幅器を提供することを目的としている。
のできる演算増幅器を提供することを目的としている。
本発明による演算増幅器は上記目的達成のため、正負２
つの入力端子にアナログ入力信号を受け入れ、演算増幅
を行ってアナログ信号を出力するとともに、試験時には
ポロテージフォロワを形成して特性試験を行う演算増幅
器において、前記アナログ入力信号を受け取る２つの外
部入力端子と、テスト信号を受け取る外部テスト信号端
子と、通常モードと試験モードを切り換える切換信号を
受け取る外部切換端子とを設け、２つの外部入力端子と
演算増幅器自体の正負２つの入力端子との間にスイッチ
をそれぞれ設け、これらの各端子と演算増幅器自体の入
出力端子との間にスイッチを含み、少なくとも試験時に
はポロテージフォロワを形成するテスト回路を設け、前
記切換信号に基づいてスイッチをオン／オフ制御するこ
とにより、通常モードと試験モードを選択するように構
成している。
つの入力端子にアナログ入力信号を受け入れ、演算増幅
を行ってアナログ信号を出力するとともに、試験時には
ポロテージフォロワを形成して特性試験を行う演算増幅
器において、前記アナログ入力信号を受け取る２つの外
部入力端子と、テスト信号を受け取る外部テスト信号端
子と、通常モードと試験モードを切り換える切換信号を
受け取る外部切換端子とを設け、２つの外部入力端子と
演算増幅器自体の正負２つの入力端子との間にスイッチ
をそれぞれ設け、これらの各端子と演算増幅器自体の入
出力端子との間にスイッチを含み、少なくとも試験時に
はポロテージフォロワを形成するテスト回路を設け、前
記切換信号に基づいてスイッチをオン／オフ制御するこ
とにより、通常モードと試験モードを選択するように構
成している。
本発明では、通常モード時には切換信号により（例えば
、切換信号が“Ｈ”）テスト回路の各スイッチが作動し
て通常の演算のためのアナログ入力信号が正負２つの入
力端子に供給される。一方、試験モード時には切換信号
により（例えば、切換信号が“Ｌ”）各スイッチが逆の
態様に作動してテスト信号が正負２つの入力端子に供給
されるとともに、テスト回路により試験のためのボルテ
ージフォロワが形成されて特性試験が行われる。
、切換信号が“Ｈ”）テスト回路の各スイッチが作動し
て通常の演算のためのアナログ入力信号が正負２つの入
力端子に供給される。一方、試験モード時には切換信号
により（例えば、切換信号が“Ｌ”）各スイッチが逆の
態様に作動してテスト信号が正負２つの入力端子に供給
されるとともに、テスト回路により試験のためのボルテ
ージフォロワが形成されて特性試験が行われる。
したがって、上記のようにテスト回路を付加したオペア
ンプであれば、チップ内の全てのオペアンプについて試
験用の接続を施すのみで、−度に全オペアンプの試験が
可能になり、試験の工数および時間が低減する。
ンプであれば、チップ内の全てのオペアンプについて試
験用の接続を施すのみで、−度に全オペアンプの試験が
可能になり、試験の工数および時間が低減する。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る演算増幅器の一実施例を示す
図である。第１図は単体のオペアンプを含む回路を示す
図であり、この図において、１は単体のオペアンプとし
て区分できるオペアンプ回路である。オペアンプ回路１
はオペアンプ２と、スイッチとしてのＮチャネルＭＯＳ
）ランジスタ３〜６と、インバータ７と、外部入力端子
８．９と、テスト信号端子１０と、外部切換端子１１と
、外部出力端子１２とにより構成される。
図である。第１図は単体のオペアンプを含む回路を示す
図であり、この図において、１は単体のオペアンプとし
て区分できるオペアンプ回路である。オペアンプ回路１
はオペアンプ２と、スイッチとしてのＮチャネルＭＯＳ
）ランジスタ３〜６と、インバータ７と、外部入力端子
８．９と、テスト信号端子１０と、外部切換端子１１と
、外部出力端子１２とにより構成される。
オペアンプ２は＋、−で表される正負２つの入力端子を
有し、アナログ入力信号Ａ１□、Ａ４２を受け入れて演
算増幅（直流増幅）を行い、アナログ信号Ａｏｕｔを外
部出力端子１２から出力する。
有し、アナログ入力信号Ａ１□、Ａ４２を受け入れて演
算増幅（直流増幅）を行い、アナログ信号Ａｏｕｔを外
部出力端子１２から出力する。
外部入力端子８．９にはそれぞれアナログ入力信号ＡＩ
□、Ａ１Ｎ□が印加され、ＭＯＳ）ランジスタ４．５を
介してオペアンプ２の入力端子に供給される。また、外
部切換端子１１には切換信号ＴＥＳＴが入力され、ＴＥ
ＳＴ＝Ｈのときオペアンプ２を通常モードに、ＴＥＳＴ
＝Ｌのときボルテージフォロワを形成してオペアンプ２
をｉ＆Ｍモー）’に切り換える。テスト信号端子１０に
はテスト信号ＴＩＮが入力され、試験モードにはＭＯＳ
）ランジスタ３を介してオペアンプ２の＋入力端子に供
給される。上記ＭＯＳｌ−ランジスタ３〜６およびイン
バータ７はテスト回路１３を構成しており、テスト回路
１３はＴＥＳＴ＝ＨのときにはＭＯＳトランジスタ４．
５をオン、ＭＯＳ）ランジスタ３．６をオフとしてオペ
アンプ２を通常モードに、ＴＥＳＴ＝ＬのときにはＭＯ
Ｓ）ランジスタ４．５をオフ、ＭＯＳ）ランジスタ３．
６をオンとしてオペアンプ２を試験モードとし、ボルテ
ージフォロワを形成する。
□、Ａ１Ｎ□が印加され、ＭＯＳ）ランジスタ４．５を
介してオペアンプ２の入力端子に供給される。また、外
部切換端子１１には切換信号ＴＥＳＴが入力され、ＴＥ
ＳＴ＝Ｈのときオペアンプ２を通常モードに、ＴＥＳＴ
＝Ｌのときボルテージフォロワを形成してオペアンプ２
をｉ＆Ｍモー）’に切り換える。テスト信号端子１０に
はテスト信号ＴＩＮが入力され、試験モードにはＭＯＳ
）ランジスタ３を介してオペアンプ２の＋入力端子に供
給される。上記ＭＯＳｌ−ランジスタ３〜６およびイン
バータ７はテスト回路１３を構成しており、テスト回路
１３はＴＥＳＴ＝ＨのときにはＭＯＳトランジスタ４．
５をオン、ＭＯＳ）ランジスタ３．６をオフとしてオペ
アンプ２を通常モードに、ＴＥＳＴ＝ＬのときにはＭＯ
Ｓ）ランジスタ４．５をオフ、ＭＯＳ）ランジスタ３．
６をオンとしてオペアンプ２を試験モードとし、ボルテ
ージフォロワを形成する。
第２図は所定のアナログ演算処理を行う演算回路２０を
示す図であり、演算回路２０の内部には第１図のオペア
ンプ回路１と同様の素子構成によるオペアンプ回路２１
〜２３が３個含まれている。オペアンプ回１２１〜２３
は所定のアナログ演算処理を行うために図外以外の各種
周辺回路に接続されているとともに、各外部切換端子は
並列に接続されて切換信号ＴＥＳＴが入力され、各外部
テスト信号端子と出力端子とが相互に直列接続されてい
る。なお、図中ではわかり易くするために信号名をオペ
アンプ回路２１〜２３に表示している。また、２４は総
合外部切換端子、２５は総合外部テスト信号端子、２６
は総合外部出力端子である。
示す図であり、演算回路２０の内部には第１図のオペア
ンプ回路１と同様の素子構成によるオペアンプ回路２１
〜２３が３個含まれている。オペアンプ回１２１〜２３
は所定のアナログ演算処理を行うために図外以外の各種
周辺回路に接続されているとともに、各外部切換端子は
並列に接続されて切換信号ＴＥＳＴが入力され、各外部
テスト信号端子と出力端子とが相互に直列接続されてい
る。なお、図中ではわかり易くするために信号名をオペ
アンプ回路２１〜２３に表示している。また、２４は総
合外部切換端子、２５は総合外部テスト信号端子、２６
は総合外部出力端子である。
以上の構成において、各モードに分けて作用を説明する
。
。
皿蛮至二上旦
このときは切換信号ＴＥＳＴを“Ｈ”レベルにする。こ
れにより、ＭＯＳｌ−ランジスタ４．５がオンとなって
アナログ入力信号Ａ ＩＮＩ 、Ａ ｒｗｚがオペアン
プ２の入力端子に供給される。また、インバータ７を介
して切換信号ＴＥＳＴの反転信号がＭＯＳｌ−ランジス
タ３〜６のゲートに印加されるため、これらのＭＯＳｌ
−ランジスタ３．６がオフとなってテスト信号端子１０
が＋入力端子から切り離されとともに、ボルテージフォ
ロワの形成が解除される。したがって、アナログ入力信
号Ａ Ｅ Ｎ Ｉ ＋Ａ、Ｎ、が演算増幅されて外部出
力端子１２からアナログ信号Ａｏｕｔが取り出され、通
常の動作が行われる。これは、第２図における各オペア
ンプ回路２１〜２３について全て同様であり、テスト回
路１３の機能が全て通常モード側に切り換わり、演算回
路２０においても通常の演算増幅が行われる。
れにより、ＭＯＳｌ−ランジスタ４．５がオンとなって
アナログ入力信号Ａ ＩＮＩ 、Ａ ｒｗｚがオペアン
プ２の入力端子に供給される。また、インバータ７を介
して切換信号ＴＥＳＴの反転信号がＭＯＳｌ−ランジス
タ３〜６のゲートに印加されるため、これらのＭＯＳｌ
−ランジスタ３．６がオフとなってテスト信号端子１０
が＋入力端子から切り離されとともに、ボルテージフォ
ロワの形成が解除される。したがって、アナログ入力信
号Ａ Ｅ Ｎ Ｉ ＋Ａ、Ｎ、が演算増幅されて外部出
力端子１２からアナログ信号Ａｏｕｔが取り出され、通
常の動作が行われる。これは、第２図における各オペア
ンプ回路２１〜２３について全て同様であり、テスト回
路１３の機能が全て通常モード側に切り換わり、演算回
路２０においても通常の演算増幅が行われる。
拭並孟二上豊
このときは切換信号ＴＥＳＴを“Ｌ”レベルにする。こ
れにより、ＭＯＳトランジスタ４．５がオフとなってア
ナログ信号ＡＩＮＩ ； ＡｓＮｚの供給が阻止される
一方、ＭＯＳ）ランジスタ３がオンとなってテスト信号
ＴＩＮがオペアンプ２の＋入力端子に供給されるととも
に、ＭＯＳトランジスタ６がオンとなってボルテージフ
ォロワが形成され、テスト信号ＴＩＮによりオペアンプ
２の試験が行われ、その結果は外部出力端子１２から取
り出される。
れにより、ＭＯＳトランジスタ４．５がオフとなってア
ナログ信号ＡＩＮＩ ； ＡｓＮｚの供給が阻止される
一方、ＭＯＳ）ランジスタ３がオンとなってテスト信号
ＴＩＮがオペアンプ２の＋入力端子に供給されるととも
に、ＭＯＳトランジスタ６がオンとなってボルテージフ
ォロワが形成され、テスト信号ＴＩＮによりオペアンプ
２の試験が行われ、その結果は外部出力端子１２から取
り出される。
以上は主に第１図の動作であるが、これを第２図の演算
回路２０にあてはめて考えると、切換信号ＴＥＳＴを“
Ｌ″レベルし、総合外部テスト信号端子２５にテスト信
号Ｔ４を印加するのみで、演算回路２０内の全てのオペ
アンプ回路２１〜２３が試験モードとなって何れも試験
の動作を行い、このときテスト信号ＴＩＮはオペアンプ
回路２１〜２３を順次伝達し総合外部出力端子２６から
試験結果の出力信号が取り出される。したがって、本実
施例では切換信号ＴＥＳＴのレベル切換とテスト信号Ｔ
ＩＮの印加のみで、全てのオペアンプ回路２１〜２３を
一度に試験することができ、試験の工数および時間を大
幅に短縮することができる。その結果、試験の効率がア
ンプする。
回路２０にあてはめて考えると、切換信号ＴＥＳＴを“
Ｌ″レベルし、総合外部テスト信号端子２５にテスト信
号Ｔ４を印加するのみで、演算回路２０内の全てのオペ
アンプ回路２１〜２３が試験モードとなって何れも試験
の動作を行い、このときテスト信号ＴＩＮはオペアンプ
回路２１〜２３を順次伝達し総合外部出力端子２６から
試験結果の出力信号が取り出される。したがって、本実
施例では切換信号ＴＥＳＴのレベル切換とテスト信号Ｔ
ＩＮの印加のみで、全てのオペアンプ回路２１〜２３を
一度に試験することができ、試験の工数および時間を大
幅に短縮することができる。その結果、試験の効率がア
ンプする。
次に、第３図は本発明に係る演算増幅器の他の実施例を
示す図である。第３図にオイて、３０はオペアンプ回路
、３１はＮチャネルＭＯ３Ｉ−ランジスタで、オペアン
プ２の出力端子から分岐して設けられるテスト用外部出
力端子３２に連なるラインに介挿されている。ＭＯ３Ｉ
−ランジメタ３工のゲートにはインバータ７の出力信号
が印加される。本実施例ではＭＯＳ）ランジスタ３１を
含めてテスト回路３３が構成される。
示す図である。第３図にオイて、３０はオペアンプ回路
、３１はＮチャネルＭＯ３Ｉ−ランジスタで、オペアン
プ２の出力端子から分岐して設けられるテスト用外部出
力端子３２に連なるラインに介挿されている。ＭＯ３Ｉ
−ランジメタ３工のゲートにはインバータ７の出力信号
が印加される。本実施例ではＭＯＳ）ランジスタ３１を
含めてテスト回路３３が構成される。
したがって、本実施例では試験モード時にはＭ○Ｓトラ
ンジスタ３１がオンとなってオペアンプ２の試験結果信
号をＭＯＳ）ランジスタ３１を介してテスト用外部出力
端子３２から取り出すことができ、通常モード時と試験
モード時の外部出力端子を別々に分けることができる。
ンジスタ３１がオンとなってオペアンプ２の試験結果信
号をＭＯＳ）ランジスタ３１を介してテスト用外部出力
端子３２から取り出すことができ、通常モード時と試験
モード時の外部出力端子を別々に分けることができる。
本発明によれば、オペアンプの試験を行う際の工数およ
び時間を低減できるという効果が得られる。
び時間を低減できるという効果が得られる。
第１．２図は本発明に係る演算増幅器の一実施例を示す
図であり、 第１図はその１つのオペアンプ回路の回路図、第２図は
その演算回路のブロック図、 第３図は本発明に係る演算増幅器の他の実施例を示す１
つのオペアンプの回路図である。 ２６・・・・・・総合外部出力端子、 ３２・・・・・・テスト用外部出力端子。 １．２１〜２３・・・・・・オペアンプ回路、２・・・
・・・オペアンプ、 ３〜６．３１・・・・・・ＭＯＳ）ランジスタ（スイッ
チ）、７・・・・・・インバータ、 ８．９・・・・・・外部入力端子、 １０・・・・・・テスト信号端子、 １１・・・・・・外部切換端子、 １２・・・・・・外部出力端子、 １３．３３・・・・・・テスト回路、 ２０・・・・・・演算回路、 ２４・・・・・・総合外部切換端子、 ２５・・・・・・総合外部テスト信号端子・、−Ｘｎ％
例の１つのオペアンプ回路の回路国策 図
図であり、 第１図はその１つのオペアンプ回路の回路図、第２図は
その演算回路のブロック図、 第３図は本発明に係る演算増幅器の他の実施例を示す１
つのオペアンプの回路図である。 ２６・・・・・・総合外部出力端子、 ３２・・・・・・テスト用外部出力端子。 １．２１〜２３・・・・・・オペアンプ回路、２・・・
・・・オペアンプ、 ３〜６．３１・・・・・・ＭＯＳ）ランジスタ（スイッ
チ）、７・・・・・・インバータ、 ８．９・・・・・・外部入力端子、 １０・・・・・・テスト信号端子、 １１・・・・・・外部切換端子、 １２・・・・・・外部出力端子、 １３．３３・・・・・・テスト回路、 ２０・・・・・・演算回路、 ２４・・・・・・総合外部切換端子、 ２５・・・・・・総合外部テスト信号端子・、−Ｘｎ％
例の１つのオペアンプ回路の回路国策 図
Claims (1)
- 【特許請求の範囲】 正負２つの入力端子にアナログ入力信号を受け入れ、演
算増幅を行ってアナログ信号を出力するとともに、 試験時にはボロテージフォロワを形成して特性試験を行
う演算増幅器において、 前記アナログ入力信号を受け取る２つの外部入力端子と
、 テスト信号を受け取る外部テスト信号端子と、通常モー
ドと試験モードを切り換える切換信号を受け取る外部切
換端子とを設け、 ２つの外部入力端子と演算増幅器自体の正負２つの入力
端子との間にスイッチをそれぞれ設け、これらの各端子
と演算増幅器自体の入出力端子との間にスイッチを含み
、少なくとも試験時にはボロテージフォロワを形成する
テスト回路を設け、前記切換信号に基づいてスイッチを
オン／オフ制御することにより、通常モードと試験モー
ドを選択するように構成したことを特徴とする演算増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213478A JPH0376407A (ja) | 1989-08-18 | 1989-08-18 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213478A JPH0376407A (ja) | 1989-08-18 | 1989-08-18 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376407A true JPH0376407A (ja) | 1991-04-02 |
Family
ID=16639867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213478A Pending JPH0376407A (ja) | 1989-08-18 | 1989-08-18 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376407A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337819B1 (en) * | 1999-04-28 | 2002-01-08 | Fujitsu Limited | Semiconductor device having on-chip terminal with voltage to be measured in test |
| JP2004521440A (ja) * | 2001-06-20 | 2004-07-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | １回プログラム可能な（ｏｔｐ）サリサイド構造ポリヒューズアレイ中のアクティブトラックおよびラッチセンスアンプ（コンパレータ）の特性を決定する方法。 |
| JP2016178659A (ja) * | 2012-12-10 | 2016-10-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | テスト信号生成のための再構成可能な受信機回路 |
-
1989
- 1989-08-18 JP JP1213478A patent/JPH0376407A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337819B1 (en) * | 1999-04-28 | 2002-01-08 | Fujitsu Limited | Semiconductor device having on-chip terminal with voltage to be measured in test |
| JP2004521440A (ja) * | 2001-06-20 | 2004-07-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | １回プログラム可能な（ｏｔｐ）サリサイド構造ポリヒューズアレイ中のアクティブトラックおよびラッチセンスアンプ（コンパレータ）の特性を決定する方法。 |
| JP2016178659A (ja) * | 2012-12-10 | 2016-10-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | テスト信号生成のための再構成可能な受信機回路 |
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