JPH0292005A - 電圧バッファ増幅回路 - Google Patents
電圧バッファ増幅回路Info
- Publication number
- JPH0292005A JPH0292005A JP63245041A JP24504188A JPH0292005A JP H0292005 A JPH0292005 A JP H0292005A JP 63245041 A JP63245041 A JP 63245041A JP 24504188 A JP24504188 A JP 24504188A JP H0292005 A JPH0292005 A JP H0292005A
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- JP
- Japan
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- current
- input signal
- output
- source
- buffer amplifier
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は増幅回路に関し、特に集積回路に適した電圧バ
ッファ増幅回路に関する。
ッファ増幅回路に関する。
従来、かかる電圧バッファ増幅回路としては、ＭＯＳト
ランジスタおよび定電流源を用いて構成される回路が知
られている。
ランジスタおよび定電流源を用いて構成される回路が知
られている。
第３図は従来の一例を示す増幅回路図である。
第３図に示すように、この増幅回路はソース・フォロワ
ー回路として知られており、ＭｏＳトランジスタＱ１ｏ
と定電流源Ｉ４で構成され、Ｑｔｏのソースは定電流源
工４を介して接地されるとともに出力端子ＯＵＴに、ド
レインは電源Ｖ−に、またゲートは入力端子ＩＮにそれ
ぞれ接続されている。この増幅回路において、入力端子
ＩＮに印加された信号は負荷抵抗に依存せず、はぼ電圧
利得１で出力端子ＯＵＴに現われる。従って、電力利得
を有することが分かる。
ー回路として知られており、ＭｏＳトランジスタＱ１ｏ
と定電流源Ｉ４で構成され、Ｑｔｏのソースは定電流源
工４を介して接地されるとともに出力端子ＯＵＴに、ド
レインは電源Ｖ−に、またゲートは入力端子ＩＮにそれ
ぞれ接続されている。この増幅回路において、入力端子
ＩＮに印加された信号は負荷抵抗に依存せず、はぼ電圧
利得１で出力端子ＯＵＴに現われる。従って、電力利得
を有することが分かる。
上述した従来のソース・フォロワ増幅回路は、負荷への
吐き出し電流の供給能力はほぼ無制限であるのに対し、
吸い込み電流のそれは定電流源Ｉ２の電流値で決定され
る。従って、負荷抵抗が低く且つ出力振幅が大きいとき
に波形歪みを生じさせないためには、定電流源工２の値
を大きく設定しておく必要がある。これは必然的に消費
電力の増加を招き、許容消費電力の小さな集積回路では
適用範囲が限定されるという欠点がある。
吐き出し電流の供給能力はほぼ無制限であるのに対し、
吸い込み電流のそれは定電流源Ｉ２の電流値で決定され
る。従って、負荷抵抗が低く且つ出力振幅が大きいとき
に波形歪みを生じさせないためには、定電流源工２の値
を大きく設定しておく必要がある。これは必然的に消費
電力の増加を招き、許容消費電力の小さな集積回路では
適用範囲が限定されるという欠点がある。
本発明の目的は、上述したように低消費電力で且つ低歪
みの電圧バッファ増幅回路を提供することにある。
みの電圧バッファ増幅回路を提供することにある。
本発明の電圧バッファ増幅回路は、ゲートが入力端子に
接続され且つドレインが電源に接続されるＭＯＳトラン
ジスタと、制御電圧を前記入力端子側から得る可変利得
カレントミラー回路とを有し、前記可変利得カレントミ
ラー回路の入力側は定電流源で駆動され且つ出力側は前
記トランジスタのソースおよび出力端子にそれぞれ接続
されるように構成される。
接続され且つドレインが電源に接続されるＭＯＳトラン
ジスタと、制御電圧を前記入力端子側から得る可変利得
カレントミラー回路とを有し、前記可変利得カレントミ
ラー回路の入力側は定電流源で駆動され且つ出力側は前
記トランジスタのソースおよび出力端子にそれぞれ接続
されるように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す電圧バッファ増幅
回路図である。
回路図である。
第１図に示すように、本実施例はＭＯＳトランジスタＱ
２とＱ４のゲートが入力端子ＩＮに接続され、ＭＯＳト
ランジスタＱ１とＱ２とＱ３で構成される可変利得カレ
ントミラー回路１の入力側は定電流源１１に、また出力
側は出力端子ＯＵＴおよびＱ４のソースにそれぞれ接続
される。
２とＱ４のゲートが入力端子ＩＮに接続され、ＭＯＳト
ランジスタＱ１とＱ２とＱ３で構成される可変利得カレ
ントミラー回路１の入力側は定電流源１１に、また出力
側は出力端子ＯＵＴおよびＱ４のソースにそれぞれ接続
される。
かかる構成の電圧バッファ増幅回路に於いて、出力端子
ＯＵＴに負荷が接続されているときの出力電流を説明す
る。
ＯＵＴに負荷が接続されているときの出力電流を説明す
る。
ます、入力信号の正の半サイクルでは、出力電流はＱ４
から供給される。このとき、Ｑ４のドレイン電流は出力
電流と可変利得カレントミラー回路１を構成するＱ３の
ドレイン電流の和であるが、入力信号によりＱ２が深く
オンされるので、Ｑ２の大きさを適当に設定しておけば
、非常に小さなオン抵抗になる。すなわち、Ｑ＋とＱ３
を同一サイズとすれば、Ｑ３のドレイン電流はほぼ定電
流源１．の電流値に等しい。従って、あらかじめ１１の
値を低く設定しておけば、Ｑ４のドレイン電流はほぼ出
力電流に等しくなる。
から供給される。このとき、Ｑ４のドレイン電流は出力
電流と可変利得カレントミラー回路１を構成するＱ３の
ドレイン電流の和であるが、入力信号によりＱ２が深く
オンされるので、Ｑ２の大きさを適当に設定しておけば
、非常に小さなオン抵抗になる。すなわち、Ｑ＋とＱ３
を同一サイズとすれば、Ｑ３のドレイン電流はほぼ定電
流源１．の電流値に等しい。従って、あらかじめ１１の
値を低く設定しておけば、Ｑ４のドレイン電流はほぼ出
力電流に等しくなる。
また、入力信号の負の半サイクルでは、出力電流はＱ３
から供給される。このとき、入力信号の振幅が大きくな
るに伴い、Ｑ２はオフ方向に深く追い込まれるので、カ
レントミラー回路１の電流利得が増加する。従って、Ｑ
３のドレイン電流も増加し、出力電流の増加に対して不
足なく供給することが出来るので、波形歪みを生ずるこ
とがない。
から供給される。このとき、入力信号の振幅が大きくな
るに伴い、Ｑ２はオフ方向に深く追い込まれるので、カ
レントミラー回路１の電流利得が増加する。従って、Ｑ
３のドレイン電流も増加し、出力電流の増加に対して不
足なく供給することが出来るので、波形歪みを生ずるこ
とがない。
以上のことから、無信号時のＱ３のドレイン電流は入力
信号の大振幅時に比べて小さく抑えることが出来る。さ
らに、このＱ３のトレイン電流は所謂負帰還による制御
ではなく、またＱ２は三極管領域にあるので入力端子Ｉ
ＮからＱａ迄の利得は小さくなる。
信号の大振幅時に比べて小さく抑えることが出来る。さ
らに、このＱ３のトレイン電流は所謂負帰還による制御
ではなく、またＱ２は三極管領域にあるので入力端子Ｉ
ＮからＱａ迄の利得は小さくなる。
第２図は本発明の第二の実施例を示す電圧バッファ増幅
回路図であるや 第２図に示すように、本実施例は前述した第１図の実施
例に対し、トランジスタのスレッショルド電圧による無
信号時の消費電流のばらつきを小さくしたものである。
回路図であるや 第２図に示すように、本実施例は前述した第１図の実施
例に対し、トランジスタのスレッショルド電圧による無
信号時の消費電流のばらつきを小さくしたものである。
すなわち、ＭＯＳトランジスタＱ８のドレイン電流はＱ
８のオン抵抗、言い換えればＱ８のゲート電圧に依存す
るが、このゲート電圧はほぼ出力端子ＯＵＴの直流電圧
により定まり、ＭＯＳトランジスタＱ５．Ｑ９のゲート
・ソース間電圧には依存しない。
８のオン抵抗、言い換えればＱ８のゲート電圧に依存す
るが、このゲート電圧はほぼ出力端子ＯＵＴの直流電圧
により定まり、ＭＯＳトランジスタＱ５．Ｑ９のゲート
・ソース間電圧には依存しない。
従って、ＭＯＳトランジスタＱ５．Ｑ９のスレッショル
ド電圧のばらつきに対しても不感となる。
ド電圧のばらつきに対しても不感となる。
尚、Ｉ２．Ｉ、は定電流源であり、またＭＯＳトランジ
スタＱ６．Ｑａ 、Ｑａにより可変利得カレントミラー
回路１を構成することは第１図と同様である。
スタＱ６．Ｑａ 、Ｑａにより可変利得カレントミラー
回路１を構成することは第１図と同様である。
以上説明したように、本発明の電圧バッファ増幅回路は
バッファトランジスタのソースに接続される電流源の値
を入力信号の振幅に比例して変化させることにより、低
負荷抵抗や大振幅動作においても波形歪みを起こさず、
またブツシュ・プル回路のようなりロスオーバー歪みを
起こさず、しかも無信号時の消費電力も低く抑えること
が出来るという効果がある。
バッファトランジスタのソースに接続される電流源の値
を入力信号の振幅に比例して変化させることにより、低
負荷抵抗や大振幅動作においても波形歪みを起こさず、
またブツシュ・プル回路のようなりロスオーバー歪みを
起こさず、しかも無信号時の消費電力も低く抑えること
が出来るという効果がある。
第１図は本発明の第一の実施例を示す電圧バッファ増幅
回路図、第２図は本発明の第二の実施例を示す電圧バッ
ファ増幅回路図、第３図は従来の一例を示す電圧バッフ
ァ増幅回路図である。 ＩＮ・・・入力端子、ＯＵＴ・・・出力端子、Ｑ１〜Ｑ
＋ｏ・・・ＭＯＳトランジスタ、Ｉｌ〜Ｉ４・・・定電
流源。 代理人 弁理士 内 原 晋
回路図、第２図は本発明の第二の実施例を示す電圧バッ
ファ増幅回路図、第３図は従来の一例を示す電圧バッフ
ァ増幅回路図である。 ＩＮ・・・入力端子、ＯＵＴ・・・出力端子、Ｑ１〜Ｑ
＋ｏ・・・ＭＯＳトランジスタ、Ｉｌ〜Ｉ４・・・定電
流源。 代理人 弁理士 内 原 晋
Claims (1)
- ゲートが入力端子に接続され且つドレインが電源に接
続されるＭＯＳトランジスタと、制御電圧を前記入力端
子側から得る可変利得カレントミラー回路とを有し、前
記可変利得カレントミラー回路の入力側は定電流源で駆
動され且つ出力側は前記トランジスタのソースおよび出
力端子にそれぞれ接続されることを特徴とする電圧バッ
ファ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245041A JPH0292005A (ja) | 1988-09-28 | 1988-09-28 | 電圧バッファ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245041A JPH0292005A (ja) | 1988-09-28 | 1988-09-28 | 電圧バッファ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0292005A true JPH0292005A (ja) | 1990-03-30 |
Family
ID=17127703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245041A Pending JPH0292005A (ja) | 1988-09-28 | 1988-09-28 | 電圧バッファ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0292005A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100501187B1 (ko) * | 2003-02-19 | 2005-07-18 | 삼성전기주식회사 | 전류미러를 이용한 가변 이득 증폭기 |
| JP2007288646A (ja) * | 2006-04-19 | 2007-11-01 | Sharp Corp | バッファ回路及び固体撮像装置 |
| WO2008019098A3 (en) * | 2006-08-04 | 2008-04-10 | Nat Semiconductor Corp | Voltage buffering apparatus and method |
-
1988
- 1988-09-28 JP JP63245041A patent/JPH0292005A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100501187B1 (ko) * | 2003-02-19 | 2005-07-18 | 삼성전기주식회사 | 전류미러를 이용한 가변 이득 증폭기 |
| JP2007288646A (ja) * | 2006-04-19 | 2007-11-01 | Sharp Corp | バッファ回路及び固体撮像装置 |
| WO2008019098A3 (en) * | 2006-08-04 | 2008-04-10 | Nat Semiconductor Corp | Voltage buffering apparatus and method |
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