JPH0543532Y2

JPH0543532Y2 -

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Publication number: JPH0543532Y2
Application number: JP1988136894U
Authority: JP
Priority date: 1988-10-20
Filing date: 1988-10-20
Publication date: 1993-11-02
Anticipated expiration: 2003-10-20
Also published as: JPH0257614U

Description

【考案の詳細な説明】 (イ) 産業上の利用分野本考案は、ヘツドフオン等の負荷を駆動する為
の増幅器に関するもので、特に出力コンデンサ及
びバイアス用コンデンサを除去し得るIC（集積回
路）化に適した増幅器に関する。 (ロ) 従来の技術昭和62年12月10日付で発行された「′88三洋半
導体データブツクポータブルオーデイオ用バイ
ポーラ集積回路編」第513頁には、前段増幅回路
と後段増幅回路とを内蔵するIC LA4570の回路
図が記載されている。前記LA4570は、第２図に
示す如く、その内部に前段増幅回路１と、後段増
幅回路２と、該後段増幅回路の増幅率を定める第
１及び第２帰還抵抗３及び４と、バイアス電圧を
発生する為のバイアス抵抗５及び６とを備えてい
る。また、前記LA4570の外付ピンには、IC化出
来ない素子が外付されている。例えば、前段増幅
回路１の正入力端子が接続される第１外付ピン７
には、入力信号源８が接続され、前段増幅回路１
の出力端子が接続される第２外付ピン９には、段
間結合コンデンサ１０及び可変抵抗１１の直列回
路が接続され、後段増幅回路２の出力端子が接続
される第３出力ピン１２には出力結合コンデンサ
１３及び負荷となるヘツドフオン１４の直列回路
が接続され、バイアス電圧を発生する第４出力ピ
ン１５にはバイアス用コンデンサ１６が接続され
ている。しかして、第２図の増幅器は、第１外付ピン７
に印加される入力信号をまず前段増幅回路１で電
圧増幅し、第２出力ピン９から段間結合コンデン
サ１０、可変抵抗１１及び第５外付ピン１７を介
して後段増幅回路２に印加される。その後、前記
後段増幅回路２に印加された信号は、該後段増幅
回路２で電力増幅され、第３外付ピン１２から出
力結合コンデンサ１３を介して、ヘツドフオン１
４に印加される。 (ハ) 考案が解決しようとする課題第２図の増幅器の場合、ヘツドフオン１４に直
流電流が流れ、最悪前記ヘツドフオン１４が破壊
されるのを防止する為、出力結合コンデンサ１３
を必須とする。また、前段増幅回路１及び後段増
幅回路２に安定なバイアス電圧を供給する為、バ
イアス用コンデンサ１６を必須とする。しかして、前記出力結合コンデンサ１３及びバ
イアス用コンデンサ１６は、容量が大（例えば
220μF）である為、IC内に集積化出来ず、第２図
の増幅器は外付部品が多くなるという問題があつ
た。また、前記出力結合コンデンサ１３は信号路
に直接挿入される為、後段増幅回路２の出力信号
に周波数特性を与えてしまい、ハイフアイ化が妨
げられるという問題があつた。 (ニ) 課題を解決するための手段本考案は、上述の点に鑑み成されたもので、バ
イアス用基準電源と、該基準電源から得られる基
準電圧を前段及び後段増幅回路に印加する第１バ
ツフア増幅回路と、前記基準電圧と等しい値の出
力電圧を発生する第２バツフア増幅回路とを備
え、前記第２バツフア増幅回路の出力端を、前記
後段増幅回路の出力信号が一端に印加される負荷
の他端に接続する様にした点を特徴とする。 (ホ) 作用本考案に依れば、第１バツフア増幅回路を配置
し、その出力電圧を前段及び後段増幅回路のバイ
アス電圧として印加しているので、従来必要であ
つたバイアス用コンデンサの削減を計ることが出
来る。また、第２バツフア増幅回路を配置し、そ
の出力電圧を負荷の他端に印加し得る様にすると
ともに、第１及び第２バツフア増幅回路の出力電
圧を等しい値に設定しているので、負荷に直流電
流が流れるのを防止出来、出力結合コンデンサを
削除出来る。 (ヘ) 実施例第１図は、本考案の一実施例を示す回路図で、
１８は正負入力端子と出力端子とを備える前段増
幅回路、１９は正負入力端子と出力端子とを備え
る後段増幅回路、２０はICの第１外付ピン２１
を介して前段増幅回路１８の正入力端子に入力信
号を印加する入力信号源、２２は前段増幅回路１
８の正負入力端子間に接続された負帰還回路、２
３は前段増幅回路１８の出力端子に接続される段
間結合コンデンサ２４及び可変抵抗２５から成る
直列回路、２６及び２７は後段増幅回路１９の負
帰還路を構成する第１及び第２負帰還抵抗、２８
は基準電源、２９は該基準電源２８の出力電圧に
等しいバイアス電圧を発生する第１バツフア増幅
回路、３０は前記バイアス電圧と等しい値の出力
電圧を発生する第２バツフア増幅回路、及び３１
は一端が前記後段増幅回路１９の出力端に、他端
が第２バツフア増幅回路３０の出力端にそれぞれ
接続されるヘツドフオンである。尚、第１図にお
いて、一点鎖線で囲まれた部分はICの内部回路
であり、３２乃至３７は前記ICの外付ピンであ
る。基準電源２８から発生する基準電圧は、第１バ
ツフア増幅回路２９で増幅され、外付ピン３７に
所定レベルのバイアス電圧が発生する。その際、
前記第１バツフア増幅回路２９は、その出力端子
と負入力端子とが直結されて100％の負帰還がか
けられているので、利得１の増幅回路となり、前
記バイアス電圧は基準電圧と等しい値になる。ま
た、第２ハラツフア増幅回路３０も100％の負帰
還がかけられているので、その出力電圧は基準電
圧と等しい値になる。更に、前記第１及び第２バ
ツフア増幅回路２９及び３０は、上述の如く100
％負帰還がかけられているので、それらの出力イ
ンピーダンスは極く小となつている。外付ピン３７に得られる第１バツフア増幅回路
２９の出力バイアス電圧は、第１帰還抵抗２６を
介して後段増幅回路１９の負入力端子に印加され
る。また、前記出力バイアス電圧は、入力信号源
２０の他端に印加され、前段増幅回路１８の正入
力端子をバイアスする。更に、前記バイアス電圧
は、可変抵抗２５を介して、後段増幅回路１９の
正入力端子に印加される。前記バイアス電圧は、
基準電源２８に応じたもであり、出力インピーダ
ンスが低い第１バツフア増幅回路２９から発生す
る様に成されているので、極めて安定なものとな
る。その為、外付ピン３７には、バイアス用コン
デンサを接続する必要が無い。また、前段増幅回
路１８及び後段増幅回路１９に対し、前記バイア
ス電圧がバランスして供給される為、前記前段及
び後段増幅回路１８及び１９の同相成分除去能力
をフルに活用することが出来、不要な信号の発生
を防止し得る。負荷となるヘツドフオン３１には、その一端に
後段増幅回路１９の出力信号及び出力直流電圧が
印加され、その他端に第２バツフア増幅回路３０
の出力直流電圧が印加される。前記ヘツドフオン
３１に印加される直流電圧は、いずれも基準電源
２８から発生する基準電圧に応じたものであり、
それらのレベルは略等しくなる。その為、ヘツド
フオン３１には、直流電流が流れず、前記ヘツド
フオン３１は該直流電流に起因する破壊から保護
される。 (ト) 考案の効果以上述べた如く、本考案に依れば、基準電源か
ら発生する基準電圧が印加される第１及び第２バ
ツフア増幅回路を設けているので、前記第１及び
第２バツフア増幅回路の出力端に得られる出力直
流電圧の値を等しく設定することが出来る。そし
て、前記第１バツフア増幅回路の出力電圧をバイ
アスとして前段及び後段増幅回路に印加している
ので、前記後段増幅回路の出力直流電圧と、第２
バツフア増幅回路の出力直流電圧とを略等しく設
定出来る。その為、従来必要であつたICに外付
けされるバイアス用コンデンサ及び出力結合コン
デンサを省略することが出来る。従つて、本考案
に依れば、IC化に適した増幅器を提供出来る。

【図面の簡単な説明】

第１図は、本考案の一実施例を示す回路図、及
び第２図は従来の増幅器を示す回路図である。１８……前段増幅回路、１９……後段増幅回
路、２８……基準電源、２９……第１バツフア増
幅回路、３０……第２バツフア増幅回路、３１…
…ヘツドフオン。

Claims

【実用新案登録請求の範囲】 (1) 入力交流信号を増幅する前段増幅回路と、該前段増幅回路の出力信号を増幅する後段増
幅回路と、バイアス用基準電源と、該基準電源から得られる基準電圧を前記前段
及び後段増幅回路にバイアス電圧として印加す
る第１バツフア増幅回路と、前記基準電圧と等しい値の出力電圧を発生す
る第２バツフア増幅回路とから成り、前記後段増幅回路の出力端と前記第
２バツフア増幅回路の出力端との間に負荷を接
続し得る様にし、バイアス用コンデンサ及び出
力コンデンサの削除を行うことを特徴とする増
幅器。 (2) 前記前段増幅回路及び前記後段増幅回路は、
それぞれ正及び負入力端子と出力端子とを有
し、前記第１バツフア増幅回路の出力バイアス
電圧を前記前段増幅回路の正入力端子及び前記
後段増幅回路の負入力端子に印加するととも
に、前記前段増幅回路の出力信号を前記後段増
幅回路の正入力端子に印加するようにしたこと
を特徴とする請求項第１項記載の増幅器。