JPH02170707A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH02170707A JPH02170707A JP32536288A JP32536288A JPH02170707A JP H02170707 A JPH02170707 A JP H02170707A JP 32536288 A JP32536288 A JP 32536288A JP 32536288 A JP32536288 A JP 32536288A JP H02170707 A JPH02170707 A JP H02170707A
- Authority
- JP
- Japan
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- transistor
- operational amplifier
- transistors
- source
- drain
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- Pending
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- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯ３半導体装置に関し、特に演算増幅器の
同相帰還回路に関する。
同相帰還回路に関する。
ＣＭＯ３半導体装置上に演算増幅器を実現する回路構成
は、従来より各種提案されているが、高速動作を可能と
する構成として、第２図に示すカスコード型の演算増幅
器が知られている。
は、従来より各種提案されているが、高速動作を可能と
する構成として、第２図に示すカスコード型の演算増幅
器が知られている。
第２図に示す演算増幅器はゲートがバイアス電圧源Ｖ、
ユに接続され、ソースが負電源ＶＳＳに接続されるＮ型
ＭＯＳトランジスタＭ１と、ソースがトランジスタＭ１
のドレインに共通に接続されるＮ型ＭＯＳトランジスタ
Ｍ２及びＭ３と、ゲートがバイアス電圧源ＶＢｚに共通
に接続されソースが正電源ＶＤＤに接続されるＰ型ＭＯ
Ｓトランジスタ旧及びＭ５と、ゲートがバイアス電圧ｆ
ｌＪＸＶａ３に共通に接続されるＰ型ＭＯＳトランジス
タＭ６及びＭ７と、ゲートがバイアス電圧源ＶＢ４に共
通に接続されるＮ型ＭＯＳトランジスタＭ８及びＭ９と
、ゲートがバイアス電圧源ＶＢｓに共通に接続され、ソ
ースが負電源ＶＳＳに接続されるＮ型ＮＯＳトランジス
タＭＩＯ及びＭ１２とを備え、トランジスタＭ２のドレ
インとトランジスタＭ４のドレインとトランジスタＭ６
のソースを共通に接続し、トランジスタＭ３のドレイン
とトランジスタＭ５のドレインとトランジスタ！４７の
ソースを共通に接続し、トランジスタＭ６のドレインと
トランジスタＭ８のドレインをまとめて第１の出力端子
に接続し、トランジスタＭ７のドレインとトランジスタ
Ｍ９のドレインをまとめて第２の出力端子に接続し、ト
ランジスタＭ８のソースとトランジスタＭＩＯのドレイ
ンを接続し、トランジスタＭ９のソースとトランジスタ
Ｍ１２のドレインを接続した構成となっている。さらに
、トランジスタＭ２とＭ３のトランジスタサイズ、トラ
ンジスタＭ４とＭ５のトランジスタサイズ、トランジス
タＭ６とＭ７のトランジスタサイズ、トランジスタＭ８
とＭ９のトランジスタサイズ、トランジスタＭＩＯとＸ
１２のトランジスタサイズはそれぞれ等しく設定されて
いる。
ユに接続され、ソースが負電源ＶＳＳに接続されるＮ型
ＭＯＳトランジスタＭ１と、ソースがトランジスタＭ１
のドレインに共通に接続されるＮ型ＭＯＳトランジスタ
Ｍ２及びＭ３と、ゲートがバイアス電圧源ＶＢｚに共通
に接続されソースが正電源ＶＤＤに接続されるＰ型ＭＯ
Ｓトランジスタ旧及びＭ５と、ゲートがバイアス電圧ｆ
ｌＪＸＶａ３に共通に接続されるＰ型ＭＯＳトランジス
タＭ６及びＭ７と、ゲートがバイアス電圧源ＶＢ４に共
通に接続されるＮ型ＭＯＳトランジスタＭ８及びＭ９と
、ゲートがバイアス電圧源ＶＢｓに共通に接続され、ソ
ースが負電源ＶＳＳに接続されるＮ型ＮＯＳトランジス
タＭＩＯ及びＭ１２とを備え、トランジスタＭ２のドレ
インとトランジスタＭ４のドレインとトランジスタＭ６
のソースを共通に接続し、トランジスタＭ３のドレイン
とトランジスタＭ５のドレインとトランジスタ！４７の
ソースを共通に接続し、トランジスタＭ６のドレインと
トランジスタＭ８のドレインをまとめて第１の出力端子
に接続し、トランジスタＭ７のドレインとトランジスタ
Ｍ９のドレインをまとめて第２の出力端子に接続し、ト
ランジスタＭ８のソースとトランジスタＭＩＯのドレイ
ンを接続し、トランジスタＭ９のソースとトランジスタ
Ｍ１２のドレインを接続した構成となっている。さらに
、トランジスタＭ２とＭ３のトランジスタサイズ、トラ
ンジスタＭ４とＭ５のトランジスタサイズ、トランジス
タＭ６とＭ７のトランジスタサイズ、トランジスタＭ８
とＭ９のトランジスタサイズ、トランジスタＭＩＯとＸ
１２のトランジスタサイズはそれぞれ等しく設定されて
いる。
従って、本増幅器の小信号伝達特性は
（ＶＯＵＴ” Ｖｏｕｒ）／（Ｖ）ＶＩＮ−）＝ｇｍ
６ ｇｍｓ ＋＋＋■ｇ６”ｇ毫ｈ０ （Ｖｏｕｒ’ 十ＶＯｕｒ）／ （ＶｘＨ” ＋ ＶＩ
Ｎ−） ＝ Ｏ” ・ ■ただし、ｇ＋ｎ□：トラン
ジスタＭｉの相互コンダクタンスであり、高ゲイン広帯
域の増幅器を実現するのに適している。
６ ｇｍｓ ＋＋＋■ｇ６”ｇ毫ｈ０ （Ｖｏｕｒ’ 十ＶＯｕｒ）／ （ＶｘＨ” ＋ ＶＩ
Ｎ−） ＝ Ｏ” ・ ■ただし、ｇ＋ｎ□：トラン
ジスタＭｉの相互コンダクタンスであり、高ゲイン広帯
域の増幅器を実現するのに適している。
しかしながら、上述した高ゲイン特性は出力電圧ＶＯＵ
Ｔ”＋ ｖｏｕＴ−が適切な直流動作点に安定に設定さ
れることではじめて得られるため、動作点を安定化する
ための手段を付加して使用されることが多い。
Ｔ”＋ ｖｏｕＴ−が適切な直流動作点に安定に設定さ
れることではじめて得られるため、動作点を安定化する
ための手段を付加して使用されることが多い。
第３図は、上述した第２図に示した回路の出力電圧の直
流動作点を安定化するための手段を付加した場合の回路
図である。第３図に示す演算増幅回路は第２図に示した
回路構成要素と、Ｎ型ＭＯＳトランジスタＭ８１及びＸ
８２で構成されるソースフォロワＳＦＩと、Ｎ型ＭＯ５
）−ランジスタＭ９１及びＸ９２で構成されるソースフ
ォロワＳＦ２と、第１の端子がソースフォロワＳＦＩの
出力に接続される抵抗器Ｒ１と、第１の端子がＳＦ２の
出力に接続される抵抗器Ｒ２とを備え、抵抗器Ｒ１の第
２の端子と抵抗器Ｒ２の第２の端子をあわせてトランジ
スタＭ１０及びＸ１２のゲートに共通に接続している。
流動作点を安定化するための手段を付加した場合の回路
図である。第３図に示す演算増幅回路は第２図に示した
回路構成要素と、Ｎ型ＭＯＳトランジスタＭ８１及びＸ
８２で構成されるソースフォロワＳＦＩと、Ｎ型ＭＯ５
）−ランジスタＭ９１及びＸ９２で構成されるソースフ
ォロワＳＦ２と、第１の端子がソースフォロワＳＦＩの
出力に接続される抵抗器Ｒ１と、第１の端子がＳＦ２の
出力に接続される抵抗器Ｒ２とを備え、抵抗器Ｒ１の第
２の端子と抵抗器Ｒ２の第２の端子をあわせてトランジ
スタＭ１０及びＸ１２のゲートに共通に接続している。
さらに、トランジスタＭ８１とＸ９１のトランジスタサ
イズとトランジスタＭ９１と８９２のトランジスタサイ
ズ及び抵抗器Ｒ１とＲ２の抵抗値は等しく設定されてい
る。
イズとトランジスタＭ９１と８９２のトランジスタサイ
ズ及び抵抗器Ｒ１とＲ２の抵抗値は等しく設定されてい
る。
ここで、トランジスタＭ８１及びＸ９１のゲート・ソー
ス間電圧は等しいので、Ｖｇｓとおくと、ソースフォロ
ワＳＦＩ及びＳＦ２の出力電位Ｖ、、Ｖ、はｖ、＝ｖｏ
ＵｒＶｇｓ −・−■ｔ Ｖ９＝ＶＯＵＴ” Ｖｇ
Ｓ ・・・■従って、！−ランジスタＭＩＯ，Ｘ１２
のゲートに印加される電位Ｖ。は となる。
ス間電圧は等しいので、Ｖｇｓとおくと、ソースフォロ
ワＳＦＩ及びＳＦ２の出力電位Ｖ、、Ｖ、はｖ、＝ｖｏ
ＵｒＶｇｓ −・−■ｔ Ｖ９＝ＶＯＵＴ” Ｖｇ
Ｓ ・・・■従って、！−ランジスタＭＩＯ，Ｘ１２
のゲートに印加される電位Ｖ。は となる。
従って、本演算増幅器の出力電圧ＶＯＬＩＴ−＋ ｖｏ
ｕＴ”が何らかの原因により同時に上昇すると、トラン
ジスタＭＩＯ，Ｘ１２のゲート電圧が高くなり、トラン
ジスタＭＩＯ，Ｘ１２のドレイン・ソース間抵抗が減少
するため、Ｖｏｕｒ”ｙ ＶＯＬＩＴ−が同時に下降す
るように負帰還が働き、逆にＶＯＵＴ”＋ ＶＯＵＴ−
が同時に下降すると、トランジスタＭＩＯ，ＭＬ２のゲ
ート電圧が低くなり、トランジスタＭＩＯ，Ｘ１２のド
レイ゛ン・ソース間抵抗が増大するため、ＶＯＵＴ”＋
ＶＯＩＪＴ−が同時に上昇するように負帰還が働くこ
ととなり、安定した直流動作点が得られる。また、この
とき、この帰還回路は出力電圧の差動成分の変化に対し
ては、全熱影響されない。すなわち、ＶＯＵＴ”＋ Ｖ
ＯＵＴ−が逆方向に動作した場合、Ｖ、、Ｖ、も逆方向
に動作するため、■、とＶ、の中点電位Ｖ。は常に一定
で、不変である。従って、本演算増幅器は安定に高ゲイ
ンを得る演算増幅器を実現するのに適している。
ｕＴ”が何らかの原因により同時に上昇すると、トラン
ジスタＭＩＯ，Ｘ１２のゲート電圧が高くなり、トラン
ジスタＭＩＯ，Ｘ１２のドレイン・ソース間抵抗が減少
するため、Ｖｏｕｒ”ｙ ＶＯＬＩＴ−が同時に下降す
るように負帰還が働き、逆にＶＯＵＴ”＋ ＶＯＵＴ−
が同時に下降すると、トランジスタＭＩＯ，ＭＬ２のゲ
ート電圧が低くなり、トランジスタＭＩＯ，Ｘ１２のド
レイ゛ン・ソース間抵抗が増大するため、ＶＯＵＴ”＋
ＶＯＩＪＴ−が同時に上昇するように負帰還が働くこ
ととなり、安定した直流動作点が得られる。また、この
とき、この帰還回路は出力電圧の差動成分の変化に対し
ては、全熱影響されない。すなわち、ＶＯＵＴ”＋ Ｖ
ＯＵＴ−が逆方向に動作した場合、Ｖ、、Ｖ、も逆方向
に動作するため、■、とＶ、の中点電位Ｖ。は常に一定
で、不変である。従って、本演算増幅器は安定に高ゲイ
ンを得る演算増幅器を実現するのに適している。
しかしながら、第３図に示した従来回路においては、同
相帰還のため、ＶＯＵＴ＋とＶＯＵＴ−の平均電位を求
める上でソースフォロワ出力に抵抗器Ｒ１，Ｒ２を必要
とする。しかも、抵抗器Ｒ１，Ｒ２の抵抗値はソースフ
ォロワの出力抵抗に比較して充分大きくする必要がある
。一般に半導体装置上に抵抗器を実現する場合、所謂精
度を得るため、その専有面積は大きく、さらに抵抗値の
増大とともにその専有面積はさらに大きくなる。このよ
うに、第３図に示した従来回路は専有面積が大きくなる
という欠点を有する。
相帰還のため、ＶＯＵＴ＋とＶＯＵＴ−の平均電位を求
める上でソースフォロワ出力に抵抗器Ｒ１，Ｒ２を必要
とする。しかも、抵抗器Ｒ１，Ｒ２の抵抗値はソースフ
ォロワの出力抵抗に比較して充分大きくする必要がある
。一般に半導体装置上に抵抗器を実現する場合、所謂精
度を得るため、その専有面積は大きく、さらに抵抗値の
増大とともにその専有面積はさらに大きくなる。このよ
うに、第３図に示した従来回路は専有面積が大きくなる
という欠点を有する。
本発明の目的は前記課題を解決した演算増幅器を提供す
ることにある。
ることにある。
前記目的を達成するため、本発明の演算増幅器において
はカスコード型演算増幅器の出力電圧を帰還させるソー
スフォロワの対と、各ソースフォロワの帰還回路に並列
に設けられ、各々のソースフォロワより独立して出力を
受けて同相帰還を行うトランジスタの対とを有するもの
である。
はカスコード型演算増幅器の出力電圧を帰還させるソー
スフォロワの対と、各ソースフォロワの帰還回路に並列
に設けられ、各々のソースフォロワより独立して出力を
受けて同相帰還を行うトランジスタの対とを有するもの
である。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
図において、本発明は、ゲートがバイアス電圧源ｖＢ工
に接続され、ソースが負電源ＶＳＳに接続されるＮ型Ｍ
ＯＳトランジスタＭ１と、ソースがトランジスタＭ１の
ドレインに共通に接続されるＮ型ＭＯＳトランジスタＭ
２及び旧と、ゲートがバイアス電圧源ＶＢｚに共通に接
続され、ソースが正電源ｖＤＤに共通に接続されるＰ型
ＭＯＳトランジスタＭ４及びＭ５と、ゲートがバイアス
電圧源ＶＢ３に共通に接続されるＰ型ＭＯＳトランジス
タＭ６及びＭ７と、ゲートがバイアス電圧源ＶＢ４に共
通に接続されるＮ型ＭＯＳトランジスタＭ８及びｌ’＋
９と、ドレインがトランジスタＭ８のソースに共通に接
続され、ソースがＶＳＳに共通に接続されるＮ型ＭＯＳ
トランジスタＭ１０及びＭｌｌと、ドレインがトランジ
スタＭ９のソースに共通に接続されソースがＶＳＳに共
通に接続されるＮ型ＭＯ５トランジスタＭ１２及びＭ１
３と、ゲートが第１の出力端子に接続されドレインがＶ
Ｄｆ）に接続されるＮ型開ＳトランジスタＭ８１と、ゲ
ートが第２の出力端子に接続されドレインが正電源Ｖｏ
ｏに接続されるＮ型ＭＯＳトランジスタＭ９１と、ゲー
トがバイアス電圧源ＶＢｓに共通に接続されソースが共
通に負電源ＶＳＳに接続されるＮ型ＭＯＳトランジスタ
Ｍ８２及びＭ９２とを備え、トランジスタＭ３のゲート
を第１の入力端子に接続し、トランジスタＭ４のゲート
を第２の入力端子に接続し、トランジスタＭ２のドレイ
ンとトランジスタＭ４のドレインとトランジスタＭ６の
ソースを共通に接続し、トランジスタＭ３のドレインと
トランジスタＭ５のドレインとトランジスタＭ７のソー
スを共通に接続し、トランジスタＭ６のドレインとトラ
ンジスタＭ８のドレインをまとめて第１の出力端子に接
続し、トランジスタＭ７のドレインとトランジスタＭ９
のドレインをまとめて第２の出力端子に接続する構成と
なっている。ここに、Ｎ型ＭＯＳトランジスタＭ８１．
ＭＢ２でソースフォロワが構成され、Ｎ型ＭＯＳトラン
ジスタＭ９１及びＭ９２でソースフォロワが構成される
。また、トランジスタＭ２とＭ３のトランジスタサイズ
、トランジスタＭ４とＭ５のトランジスタサイズ、トラ
ンジスタＭ８とＭ９のトランジスタサイズ、トランジス
タＭＩＯ〜Ｍ１３のトランジスタサイズ、トランジスタ
Ｍ８１とＭ９１のトランジスタサイズ、トランジスタＭ
８２とＭ９２のトランジスタサイズはそれぞれ等しく設
定されている。
に接続され、ソースが負電源ＶＳＳに接続されるＮ型Ｍ
ＯＳトランジスタＭ１と、ソースがトランジスタＭ１の
ドレインに共通に接続されるＮ型ＭＯＳトランジスタＭ
２及び旧と、ゲートがバイアス電圧源ＶＢｚに共通に接
続され、ソースが正電源ｖＤＤに共通に接続されるＰ型
ＭＯＳトランジスタＭ４及びＭ５と、ゲートがバイアス
電圧源ＶＢ３に共通に接続されるＰ型ＭＯＳトランジス
タＭ６及びＭ７と、ゲートがバイアス電圧源ＶＢ４に共
通に接続されるＮ型ＭＯＳトランジスタＭ８及びｌ’＋
９と、ドレインがトランジスタＭ８のソースに共通に接
続され、ソースがＶＳＳに共通に接続されるＮ型ＭＯＳ
トランジスタＭ１０及びＭｌｌと、ドレインがトランジ
スタＭ９のソースに共通に接続されソースがＶＳＳに共
通に接続されるＮ型ＭＯ５トランジスタＭ１２及びＭ１
３と、ゲートが第１の出力端子に接続されドレインがＶ
Ｄｆ）に接続されるＮ型開ＳトランジスタＭ８１と、ゲ
ートが第２の出力端子に接続されドレインが正電源Ｖｏ
ｏに接続されるＮ型ＭＯＳトランジスタＭ９１と、ゲー
トがバイアス電圧源ＶＢｓに共通に接続されソースが共
通に負電源ＶＳＳに接続されるＮ型ＭＯＳトランジスタ
Ｍ８２及びＭ９２とを備え、トランジスタＭ３のゲート
を第１の入力端子に接続し、トランジスタＭ４のゲート
を第２の入力端子に接続し、トランジスタＭ２のドレイ
ンとトランジスタＭ４のドレインとトランジスタＭ６の
ソースを共通に接続し、トランジスタＭ３のドレインと
トランジスタＭ５のドレインとトランジスタＭ７のソー
スを共通に接続し、トランジスタＭ６のドレインとトラ
ンジスタＭ８のドレインをまとめて第１の出力端子に接
続し、トランジスタＭ７のドレインとトランジスタＭ９
のドレインをまとめて第２の出力端子に接続する構成と
なっている。ここに、Ｎ型ＭＯＳトランジスタＭ８１．
ＭＢ２でソースフォロワが構成され、Ｎ型ＭＯＳトラン
ジスタＭ９１及びＭ９２でソースフォロワが構成される
。また、トランジスタＭ２とＭ３のトランジスタサイズ
、トランジスタＭ４とＭ５のトランジスタサイズ、トラ
ンジスタＭ８とＭ９のトランジスタサイズ、トランジス
タＭＩＯ〜Ｍ１３のトランジスタサイズ、トランジスタ
Ｍ８１とＭ９１のトランジスタサイズ、トランジスタＭ
８２とＭ９２のトランジスタサイズはそれぞれ等しく設
定されている。
本回路の基本動作は第２図及び第３図と同じであり、そ
の伝達特性は （Ｖｏｕｒ”＋Ｖｏｕｒ）／（Ｖ♂＋Ｖ：ａｖ−）＝Ｏ
−■である。また、■式に示した高ゲインが得られるた
めにはｖ０υＴ”ｔ ＶＯＵＴ−が適切な直流動作点に
安定に設定されなければならないことも第２図及び第３
図と同じである。
の伝達特性は （Ｖｏｕｒ”＋Ｖｏｕｒ）／（Ｖ♂＋Ｖ：ａｖ−）＝Ｏ
−■である。また、■式に示した高ゲインが得られるた
めにはｖ０υＴ”ｔ ＶＯＵＴ−が適切な直流動作点に
安定に設定されなければならないことも第２図及び第３
図と同じである。
ここで、第１図における同相帰還動作を以下に説明する
。
。
トランジスタＭ８１及びＭ９１のゲート・ソース間電圧
は等しいので、Ｖｇｓとおくと、トランジスタＭｌｌ。
は等しいので、Ｖｇｓとおくと、トランジスタＭｌｌ。
Ｍ１２のゲート及びトランジスタＭＩＯ，Ｍ１３のゲー
トに印加電圧はそれぞれ Ｖｓ＝Ｖｏｕｒ Ｖｇｓ ・−・■＊ ＶＩ＝ＶＯ
ＩＪＴ＋Ｖｇｓ ・・・ｅｌと表される。
トに印加電圧はそれぞれ Ｖｓ＝Ｖｏｕｒ Ｖｇｓ ・−・■＊ ＶＩ＝ＶＯ
ＩＪＴ＋Ｖｇｓ ・・・ｅｌと表される。
従って１本演算増幅器の出力電圧Ｖ。ＵＴ−ｔ ｖｏｕ
Ｔ”が何らかの原因により同時に上昇すると、トランジ
スタＭ１０〜Ｍ１３のゲート電圧が高くなり、トランジ
スタＭＩＯ〜Ｍ１３のドレイン・ソース間抵抗が減少す
るため、ＶＯＵＴ−＋ ｖｏυ丁＋が同時に下降するよ
うに負帰還が働き、逆にＶＯＵＴ−ｔ ＶＯＵＴ＋が同
時に下降すると、トランジスタＭＩＯ〜８１３のゲート
電圧が低くなり、トランジスタＭＩＯ〜Ｍ１３のドレイ
ン・ソース間抵抗が増大するため、ＶＯＵＴ−ｙ ＶＯ
ＵＴ＋が同時に上昇するように負帰還が働くので、安定
した直流動作点が得られる。また、このとき、この帰還
回路は出力電圧の差動成分の変化に対しては全熱影響さ
れない。例えば、■。０アーが上昇し、ＶＯＵτ＋が下
降する場合、Ｖ、が上昇し、■、が下降するので、トラ
ンジスタＭｌｌ、 Ｎ１２のドレイン・ソース間抵抗は
減少するが、トランジスタＭＩＯ，Ｎ１３のドレイン・
ソース間抵抗は増大するので、トランジスタＭ１２とＮ
１３あるいはＭＩＯとＭｌｌのドレイン・ソース間抵抗
を合せて見ると、はぼ一定とみなすことができる。
Ｔ”が何らかの原因により同時に上昇すると、トランジ
スタＭ１０〜Ｍ１３のゲート電圧が高くなり、トランジ
スタＭＩＯ〜Ｍ１３のドレイン・ソース間抵抗が減少す
るため、ＶＯＵＴ−＋ ｖｏυ丁＋が同時に下降するよ
うに負帰還が働き、逆にＶＯＵＴ−ｔ ＶＯＵＴ＋が同
時に下降すると、トランジスタＭＩＯ〜８１３のゲート
電圧が低くなり、トランジスタＭＩＯ〜Ｍ１３のドレイ
ン・ソース間抵抗が増大するため、ＶＯＵＴ−ｙ ＶＯ
ＵＴ＋が同時に上昇するように負帰還が働くので、安定
した直流動作点が得られる。また、このとき、この帰還
回路は出力電圧の差動成分の変化に対しては全熱影響さ
れない。例えば、■。０アーが上昇し、ＶＯＵτ＋が下
降する場合、Ｖ、が上昇し、■、が下降するので、トラ
ンジスタＭｌｌ、 Ｎ１２のドレイン・ソース間抵抗は
減少するが、トランジスタＭＩＯ，Ｎ１３のドレイン・
ソース間抵抗は増大するので、トランジスタＭ１２とＮ
１３あるいはＭＩＯとＭｌｌのドレイン・ソース間抵抗
を合せて見ると、はぼ一定とみなすことができる。
以上説明したように本発明はカスコード型演算増幅器の
出力電圧をソースフォロワを使用して帰還させることに
より、安定な高ゲインの演算増幅器を実現することを可
能にし、しかも従来この種の回路で用いられる抵抗素子
を使用しないので、半導体集積装置上の専有面積を極め
て小さくできるという効果がある。
出力電圧をソースフォロワを使用して帰還させることに
より、安定な高ゲインの演算増幅器を実現することを可
能にし、しかも従来この種の回路で用いられる抵抗素子
を使用しないので、半導体集積装置上の専有面積を極め
て小さくできるという効果がある。
【図面の簡単な説明】
第１図は本発明の演算増幅器を示す回路図、第２図、第
３図は従来の演算増幅器を示す回路図である。 肘〜Ｍ３．Ｍ８〜Ｍ１３．Ｍ８１．Ｍ８２．Ｎ９１．Ｎ
９２・・・Ｎ型ＭＯＳトランジスタ Ｍ４〜Ｍ７・・・Ｐ型ＭＯＳトランジスタＲ１，Ｒ２・
・・抵抗器
３図は従来の演算増幅器を示す回路図である。 肘〜Ｍ３．Ｍ８〜Ｍ１３．Ｍ８１．Ｍ８２．Ｎ９１．Ｎ
９２・・・Ｎ型ＭＯＳトランジスタ Ｍ４〜Ｍ７・・・Ｐ型ＭＯＳトランジスタＲ１，Ｒ２・
・・抵抗器
Claims (1)
- （１）カスコード型演算増幅器の出力電圧を帰還させる
ソースフォロワの対と、各ソースフォロワの帰還回路に
並列に設けられ、各々のソースフォロワより独立して出
力を受けて同相帰還を行うトランジスタの対とを有する
ことを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32536288A JPH02170707A (ja) | 1988-12-23 | 1988-12-23 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32536288A JPH02170707A (ja) | 1988-12-23 | 1988-12-23 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170707A true JPH02170707A (ja) | 1990-07-02 |
Family
ID=18175980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32536288A Pending JPH02170707A (ja) | 1988-12-23 | 1988-12-23 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170707A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825245A (en) * | 1997-05-13 | 1998-10-20 | International Business Machines Corporation | Compound cascode amplifier |
| JP2018174477A (ja) * | 2017-03-31 | 2018-11-08 | エイブリック株式会社 | トランスコンダクタンス増幅器 |
-
1988
- 1988-12-23 JP JP32536288A patent/JPH02170707A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825245A (en) * | 1997-05-13 | 1998-10-20 | International Business Machines Corporation | Compound cascode amplifier |
| JP2018174477A (ja) * | 2017-03-31 | 2018-11-08 | エイブリック株式会社 | トランスコンダクタンス増幅器 |
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